lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32>;
   4 def simm7 : Operand<i32>;
   5
   6 def simm12 : Operand<i32> {
   7   let DecoderMethod = "DecodeSimm12";
   8 }
   9
  10 def uimm5_lsl2 : Operand<OtherVT> {
  11   let EncoderMethod = "getUImm5Lsl2Encoding";
  12 }
  13
  14 def uimm6_lsl2 : Operand<i32> {
  15   let EncoderMethod = "getUImm6Lsl2Encoding";
  16 }
  17
  18 def simm9_addiusp : Operand<i32> {
  19   let EncoderMethod = "getSImm9AddiuspValue";
  20 }
  21
  22 def uimm3_shift : Operand<i32> {
  23   let EncoderMethod = "getUImm3Mod8Encoding";
  24 }
  25
  26 def simm3_lsa2 : Operand<i32> {
  27   let EncoderMethod = "getSImm3Lsa2Value";
  28 }
  29
  30 def uimm4_andi : Operand<i32> {
  31   let EncoderMethod = "getUImm4AndValue";
  32 }
  33
  34 def immZExtAndi16 : ImmLeaf<i32,
  35   [{return (Imm == 128 || (Imm >= 1 && Imm <= 4) || Imm == 7 || Imm == 8 ||
  36             Imm == 15 || Imm == 16 || Imm == 31 || Imm == 32 || Imm == 63 ||
  37             Imm == 64 || Imm == 255 || Imm == 32768 || Imm == 65535 );}]>;
  38
  39 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  40
  41 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  42
  43 def mem_mm_12 : Operand<i32> {
  44   let PrintMethod = "printMemOperand";
  45   let MIOperandInfo = (ops GPR32, simm12);
  46   let EncoderMethod = "getMemEncodingMMImm12";
  47   let ParserMatchClass = MipsMemAsmOperand;
  48   let OperandType = "OPERAND_MEMORY";
  49 }
  50
  51 def jmptarget_mm : Operand<OtherVT> {
  52   let EncoderMethod = "getJumpTargetOpValueMM";
  53 }
  54
  55 def calltarget_mm : Operand<iPTR> {
  56   let EncoderMethod = "getJumpTargetOpValueMM";
  57 }
  58
  59 def brtarget_mm : Operand<OtherVT> {
  60   let EncoderMethod = "getBranchTargetOpValueMM";
  61   let OperandType   = "OPERAND_PCREL";
  62   let DecoderMethod = "DecodeBranchTargetMM";
  63 }
  64
  65 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  66                       RegisterOperand RO> :
  67   InstSE<(outs), (ins RO:$rs, opnd:$offset),
  68          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
  69   let isBranch = 1;
  70   let isTerminator = 1;
  71   let hasDelaySlot = 0;
  72   let Defs = [AT];
  73 }
  74
  75 let canFoldAsLoad = 1 in
  76 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  77                       Operand MemOpnd> :
  78   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
  79          !strconcat(opstr, "\t$rt, $addr"),
  80          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
  81          NoItinerary, FrmI> {
  82   let DecoderMethod = "DecodeMemMMImm12";
  83   string Constraints = "$src = $rt";
  84 }
  85
  86 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  87                        Operand MemOpnd>:
  88   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
  89          !strconcat(opstr, "\t$rt, $addr"),
  90          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
  91   let DecoderMethod = "DecodeMemMMImm12";
  92 }
  93
  94 class LLBaseMM<string opstr, RegisterOperand RO> :
  95   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  96          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  97   let DecoderMethod = "DecodeMemMMImm12";
  98   let mayLoad = 1;
  99 }
 100
 101 class SCBaseMM<string opstr, RegisterOperand RO> :
 102   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
 103          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 104   let DecoderMethod = "DecodeMemMMImm12";
 105   let mayStore = 1;
 106   let Constraints = "$rt = $dst";
 107 }
 108
 109 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 110              InstrItinClass Itin = NoItinerary> :
 111   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 112          !strconcat(opstr, "\t$rt, $addr"),
 113          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
 114   let DecoderMethod = "DecodeMemMMImm12";
 115   let canFoldAsLoad = 1;
 116   let mayLoad = 1;
 117 }
 118
 119 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 120                  InstrItinClass Itin = NoItinerary,
 121                  SDPatternOperator OpNode = null_frag> :
 122   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 123                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 124                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 125   let isCommutable = isComm;
 126 }
 127
 128 class AndImmMM16<string opstr, RegisterOperand RO,
 129                  InstrItinClass Itin = NoItinerary> :
 130   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, uimm4_andi:$imm),
 131                   !strconcat(opstr, "\t$rd, $rs, $imm"), [], Itin, FrmI>;
 132
 133 class LogicRMM16<string opstr, RegisterOperand RO,
 134                  InstrItinClass Itin = NoItinerary,
 135                  SDPatternOperator OpNode = null_frag> :
 136   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 137          !strconcat(opstr, "\t$rt, $rs"),
 138          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 139   let isCommutable = 1;
 140   let Constraints = "$rt = $dst";
 141 }
 142
 143 class NotMM16<string opstr, RegisterOperand RO> :
 144   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 145          !strconcat(opstr, "\t$rt, $rs"),
 146          [(set RO:$rt, (not RO:$rs))], NoItinerary, FrmR>;
 147
 148 class ShiftIMM16<string opstr, Operand ImmOpnd, RegisterOperand RO,
 149                  InstrItinClass Itin = NoItinerary> :
 150   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 151                   !strconcat(opstr, "\t$rd, $rt, $shamt"), [], Itin, FrmR>;
 152
 153 class AddImmUR2<string opstr, RegisterOperand RO> :
 154   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, simm3_lsa2:$imm),
 155                   !strconcat(opstr, "\t$rd, $rs, $imm"),
 156                   [], NoItinerary, FrmR> {
 157   let isCommutable = 1;
 158 }
 159
 160 class AddImmUS5<string opstr, RegisterOperand RO> :
 161   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 162                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
 163   let Constraints = "$rd = $dst";
 164   let isCommutable = 1;
 165 }
 166
 167 class AddImmUR1SP<string opstr, RegisterOperand RO> :
 168   MicroMipsInst16<(outs RO:$rd), (ins uimm6_lsl2:$imm),
 169                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR>;
 170
 171 class AddImmUSP<string opstr> :
 172   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 173                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 174
 175 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 176       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 177   [], II_MFHI_MFLO, FrmR> {
 178   let Uses = [UseReg];
 179   let hasSideEffects = 0;
 180 }
 181
 182 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 183                InstrItinClass Itin = NoItinerary> :
 184   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 185                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 186   let isCommutable = isComm;
 187   let isReMaterializable = 1;
 188 }
 189
 190 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO,
 191                   SDPatternOperator imm_type = null_frag> :
 192   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 193                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmI> {
 194   let isReMaterializable = 1;
 195 }
 196
 197 // 16-bit Jump and Link (Call)
 198 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 199   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 200            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 201   let isCall = 1;
 202   let hasDelaySlot = 1;
 203   let Defs = [RA];
 204 }
 205
 206 // 16-bit Jump Reg
 207 class JumpRegMM16<string opstr, RegisterOperand RO> :
 208   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 209            [], IIBranch, FrmR> {
 210   let hasDelaySlot = 1;
 211   let isBranch = 1;
 212   let isIndirectBranch = 1;
 213 }
 214
 215 // Base class for JRADDIUSP instruction.
 216 class JumpRAddiuStackMM16 :
 217   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 218                   [], IIBranch, FrmR> {
 219   let isTerminator = 1;
 220   let isBarrier = 1;
 221   let hasDelaySlot = 1;
 222   let isBranch = 1;
 223   let isIndirectBranch = 1;
 224 }
 225
 226 // 16-bit Jump and Link (Call) - Short Delay Slot
 227 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 228   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 229            [], IIBranch, FrmR> {
 230   let isCall = 1;
 231   let hasDelaySlot = 1;
 232   let Defs = [RA];
 233 }
 234
 235 // 16-bit Jump Register Compact - No delay slot
 236 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 237   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 238                   [], IIBranch, FrmR> {
 239   let isTerminator = 1;
 240   let isBarrier = 1;
 241   let isBranch = 1;
 242   let isIndirectBranch = 1;
 243 }
 244
 245 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 246 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 247   class JumpLinkMM<string opstr, DAGOperand opnd> :
 248     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 249            [], IIBranch, FrmJ, opstr> {
 250     let DecoderMethod = "DecodeJumpTargetMM";
 251   }
 252
 253   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 254     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 255             [], IIBranch, FrmR>;
 256
 257   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 258                                   RegisterOperand RO> :
 259     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 260            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 261 }
 262
 263 class LoadWordIndexedScaledMM<string opstr, RegisterOperand RO,
 264                               InstrItinClass Itin = NoItinerary,
 265                               SDPatternOperator OpNode = null_frag> :
 266   InstSE<(outs RO:$rd), (ins PtrRC:$base, PtrRC:$index),
 267          !strconcat(opstr, "\t$rd, ${index}(${base})"), [], Itin, FrmFI>;
 268
 269 def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 270                 ARITH_FM_MM16<0>;
 271 def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 272                 ARITH_FM_MM16<1>;
 273 def ANDI16_MM : AndImmMM16<"andi16", GPRMM16Opnd, II_AND>, ANDI_FM_MM16<0x0b>;
 274 def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 275                LOGIC_FM_MM16<0x2>;
 276 def OR16_MM  : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>,
 277                LOGIC_FM_MM16<0x3>;
 278 def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 279                LOGIC_FM_MM16<0x1>;
 280 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>;
 281 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, II_SLL>,
 282                SHIFT_FM_MM16<0>;
 283 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, II_SRL>,
 284                SHIFT_FM_MM16<1>;
 285 def ADDIUR1SP_MM : AddImmUR1SP<"addiur1sp", GPRMM16Opnd>, ADDIUR1SP_FM_MM16;
 286 def ADDIUR2_MM : AddImmUR2<"addiur2", GPRMM16Opnd>, ADDIUR2_FM_MM16;
 287 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 288 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 289 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 290 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 291 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 292 def LI16_MM : LoadImmMM16<"li16", simm7, GPRMM16Opnd, immLi16>,
 293               LI_FM_MM16, IsAsCheapAsAMove;
 294 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 295 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 296 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 297 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 298 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 299
 300 class WaitMM<string opstr> :
 301   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 302          NoItinerary, FrmOther, opstr>;
 303
 304 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 305   /// Compact Branch Instructions
 306   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 307                  COMPACT_BRANCH_FM_MM<0x7>;
 308   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 309                  COMPACT_BRANCH_FM_MM<0x5>;
 310
 311   /// Arithmetic Instructions (ALU Immediate)
 312   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 313                  ADDI_FM_MM<0xc>;
 314   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 315                  ADDI_FM_MM<0x4>;
 316   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 317                  SLTI_FM_MM<0x24>;
 318   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 319                  SLTI_FM_MM<0x2c>;
 320   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 321                  ADDI_FM_MM<0x34>;
 322   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 323                  ADDI_FM_MM<0x14>;
 324   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 325                  ADDI_FM_MM<0x1c>;
 326   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 327
 328   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 329                      LW_FM_MM<0xc>;
 330
 331   /// Arithmetic Instructions (3-Operand, R-Type)
 332   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 333   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 334   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 335   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 336   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 337   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 338   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 339                  ADD_FM_MM<0, 0x390>;
 340   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 341                  ADD_FM_MM<0, 0x250>;
 342   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 343                  ADD_FM_MM<0, 0x290>;
 344   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 345                  ADD_FM_MM<0, 0x310>;
 346   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 347   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 348                  MULT_FM_MM<0x22c>;
 349   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 350                  MULT_FM_MM<0x26c>;
 351   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 352                  MULT_FM_MM<0x2ac>;
 353   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 354                  MULT_FM_MM<0x2ec>;
 355
 356   /// Shift Instructions
 357   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 358                  SRA_FM_MM<0, 0>;
 359   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 360                  SRA_FM_MM<0x40, 0>;
 361   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 362                  SRA_FM_MM<0x80, 0>;
 363   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 364                  SRLV_FM_MM<0x10, 0>;
 365   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 366                  SRLV_FM_MM<0x50, 0>;
 367   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 368                  SRLV_FM_MM<0x90, 0>;
 369   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 370                  SRA_FM_MM<0xc0, 0>;
 371   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 372                  SRLV_FM_MM<0xd0, 0>;
 373
 374   /// Load and Store Instructions - aligned
 375   let DecoderMethod = "DecodeMemMMImm16" in {
 376     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 377     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 378     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 379     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 380     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 381     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 382     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 383     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 384   }
 385
 386   def LWXS_MM : LoadWordIndexedScaledMM<"lwxs", GPR32Opnd>, LWXS_FM_MM<0x118>;
 387
 388   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 389
 390   /// Load and Store Instructions - unaligned
 391   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 392                LWL_FM_MM<0x0>;
 393   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 394                LWL_FM_MM<0x1>;
 395   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 396                LWL_FM_MM<0x8>;
 397   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 398                LWL_FM_MM<0x9>;
 399
 400   /// Move Conditional
 401   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 402                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 403   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 404                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 405   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 406                   CMov_F_I_FM_MM<0x25>;
 407   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 408                   CMov_F_I_FM_MM<0x5>;
 409
 410   /// Move to/from HI/LO
 411   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 412                 MTLO_FM_MM<0x0b5>;
 413   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 414                 MTLO_FM_MM<0x0f5>;
 415   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 416                 MFLO_FM_MM<0x035>;
 417   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 418                 MFLO_FM_MM<0x075>;
 419
 420   /// Multiply Add/Sub Instructions
 421   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 422   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 423   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 424   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 425
 426   /// Count Leading
 427   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 428                ISA_MIPS32;
 429   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 430                ISA_MIPS32;
 431
 432   /// Sign Ext In Register Instructions.
 433   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 434                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 435   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 436                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 437
 438   /// Word Swap Bytes Within Halfwords
 439   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 440                 ISA_MIPS32R2;
 441
 442   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 443                EXT_FM_MM<0x2c>;
 444   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 445                EXT_FM_MM<0x0c>;
 446
 447   /// Jump Instructions
 448   let DecoderMethod = "DecodeJumpTargetMM" in {
 449     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 450                       J_FM_MM<0x35>;
 451     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 452   }
 453   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 454   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 455
 456   /// Jump Instructions - Short Delay Slot
 457   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 458   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 459
 460   /// Branch Instructions
 461   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 462                 BEQ_FM_MM<0x25>;
 463   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 464                 BEQ_FM_MM<0x2d>;
 465   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 466                 BGEZ_FM_MM<0x2>;
 467   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 468                 BGEZ_FM_MM<0x6>;
 469   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 470                 BGEZ_FM_MM<0x4>;
 471   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 472                 BGEZ_FM_MM<0x0>;
 473   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 474                   BGEZAL_FM_MM<0x03>;
 475   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 476                   BGEZAL_FM_MM<0x01>;
 477
 478   /// Branch Instructions - Short Delay Slot
 479   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 480                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 481   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 482                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 483
 484   /// Control Instructions
 485   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 486   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 487   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 488   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 489   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 490   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 491   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 492                    ISA_MIPS32R2;
 493   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 494                    ISA_MIPS32R2;
 495
 496   /// Trap Instructions
 497   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 498   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 499   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 500   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 501   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 502   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 503
 504   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 505   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 506   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 507   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 508   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 509   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 510
 511   /// Load-linked, Store-conditional
 512   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 513   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 514
 515   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 516   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 517   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 518   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 519
 520   def SDBBP_MM : MMRel, SYS_FT<"sdbbp">, SDBBP_FM_MM;
 521   def RDHWR_MM : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM_MM;
 522 }
 523
 524 let Predicates = [InMicroMips] in {
 525
 526 //===----------------------------------------------------------------------===//
 527 // MicroMips arbitrary patterns that map to one or more instructions
 528 //===----------------------------------------------------------------------===//
 529
 530 def : MipsPat<(and GPRMM16:$src, immZExtAndi16:$imm),
 531               (ANDI16_MM GPRMM16:$src, immZExtAndi16:$imm)>;
 532 def : MipsPat<(and GPR32:$src, immZExt16:$imm),
 533               (ANDi_MM GPR32:$src, immZExt16:$imm)>;
 534
 535 def : MipsPat<(shl GPRMM16:$src, immZExt2Shift:$imm),
 536               (SLL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 537 def : MipsPat<(shl GPR32:$src, immZExt5:$imm),
 538               (SLL_MM GPR32:$src, immZExt5:$imm)>;
 539
 540 def : MipsPat<(srl GPRMM16:$src, immZExt2Shift:$imm),
 541               (SRL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 542 def : MipsPat<(srl GPR32:$src, immZExt5:$imm),
 543               (SRL_MM GPR32:$src, immZExt5:$imm)>;
 544
 545 //===----------------------------------------------------------------------===//
 546 // MicroMips instruction aliases
 547 //===----------------------------------------------------------------------===//
 548
 549   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 550 }