Provide an operand for microMIPS wait instruction.
[oota-llvm.git] / lib / Target / Mips / MicroMipsInstrInfo.td
1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
2
3 def simm12 : Operand<i32> {
4   let DecoderMethod = "DecodeSimm12";
5 }
6
7 def mem_mm_12 : Operand<i32> {
8   let PrintMethod = "printMemOperand";
9   let MIOperandInfo = (ops GPR32, simm12);
10   let EncoderMethod = "getMemEncodingMMImm12";
11   let ParserMatchClass = MipsMemAsmOperand;
12   let OperandType = "OPERAND_MEMORY";
13 }
14
15 def jmptarget_mm : Operand<OtherVT> {
16   let EncoderMethod = "getJumpTargetOpValueMM";
17 }
18
19 def calltarget_mm : Operand<iPTR> {
20   let EncoderMethod = "getJumpTargetOpValueMM";
21 }
22
23 def brtarget_mm : Operand<OtherVT> {
24   let EncoderMethod = "getBranchTargetOpValueMM";
25   let OperandType   = "OPERAND_PCREL";
26   let DecoderMethod = "DecodeBranchTargetMM";
27 }
28
29 let canFoldAsLoad = 1 in
30 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
31                       Operand MemOpnd> :
32   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
33          !strconcat(opstr, "\t$rt, $addr"),
34          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
35          NoItinerary, FrmI> {
36   let DecoderMethod = "DecodeMemMMImm12";
37   string Constraints = "$src = $rt";
38 }
39
40 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
41                        Operand MemOpnd>:
42   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
43          !strconcat(opstr, "\t$rt, $addr"),
44          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
45   let DecoderMethod = "DecodeMemMMImm12";
46 }
47
48 class LLBaseMM<string opstr, RegisterOperand RO> :
49   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
50          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
51   let DecoderMethod = "DecodeMemMMImm12";
52   let mayLoad = 1;
53 }
54
55 class SCBaseMM<string opstr, RegisterOperand RO> :
56   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
57          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
58   let DecoderMethod = "DecodeMemMMImm12";
59   let mayStore = 1;
60   let Constraints = "$rt = $dst";
61 }
62
63 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
64              InstrItinClass Itin = NoItinerary> :
65   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
66          !strconcat(opstr, "\t$rt, $addr"),
67          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
68   let DecoderMethod = "DecodeMemMMImm12";
69   let canFoldAsLoad = 1;
70   let mayLoad = 1;
71 }
72
73 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
74                InstrItinClass Itin = NoItinerary> :
75   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
76                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
77   let isCommutable = isComm;
78   let isReMaterializable = 1;
79 }
80
81 // MicroMIPS Call
82 def MicroMipsJmpLink : SDNode<"MipsISD::JmpLinkMM",SDT_MipsJmpLink,
83                               [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
84                               SDNPVariadic]>;
85
86 // 16-bit Jump and Link (Call)
87 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
88   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
89            [(MicroMipsJmpLink RO:$rs)], IIBranch, FrmR> {
90   let isCall = 1;
91   let hasDelaySlot = 1;
92   let Defs = [RA];
93 }
94
95 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
96 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
97
98 class WaitMM<string opstr> :
99   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
100          NoItinerary, FrmOther, opstr>;
101
102 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
103   /// Arithmetic Instructions (ALU Immediate)
104   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
105                  ADDI_FM_MM<0xc>;
106   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
107                  ADDI_FM_MM<0x4>;
108   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
109                  SLTI_FM_MM<0x24>;
110   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
111                  SLTI_FM_MM<0x2c>;
112   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
113                  ADDI_FM_MM<0x34>;
114   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
115                  ADDI_FM_MM<0x14>;
116   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
117                  ADDI_FM_MM<0x1c>;
118   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
119
120   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
121                      LW_FM_MM<0xc>;
122
123   /// Arithmetic Instructions (3-Operand, R-Type)
124   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
125   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
126   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
127   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
128   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
129   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
130   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
131                  ADD_FM_MM<0, 0x390>;
132   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
133                  ADD_FM_MM<0, 0x250>;
134   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
135                  ADD_FM_MM<0, 0x290>;
136   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
137                  ADD_FM_MM<0, 0x310>;
138   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
139   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
140                  MULT_FM_MM<0x22c>;
141   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
142                  MULT_FM_MM<0x26c>;
143   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
144                  MULT_FM_MM<0x2ac>;
145   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
146                  MULT_FM_MM<0x2ec>;
147
148   /// Shift Instructions
149   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
150                  SRA_FM_MM<0, 0>;
151   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
152                  SRA_FM_MM<0x40, 0>;
153   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
154                  SRA_FM_MM<0x80, 0>;
155   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
156                  SRLV_FM_MM<0x10, 0>;
157   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
158                  SRLV_FM_MM<0x50, 0>;
159   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
160                  SRLV_FM_MM<0x90, 0>;
161   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
162                  SRA_FM_MM<0xc0, 0>;
163   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
164                  SRLV_FM_MM<0xd0, 0>;
165
166   /// Load and Store Instructions - aligned
167   let DecoderMethod = "DecodeMemMMImm16" in {
168     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
169     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
170     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
171     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
172     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
173     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
174     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
175     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
176   }
177
178   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
179
180   /// Load and Store Instructions - unaligned
181   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
182                LWL_FM_MM<0x0>;
183   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
184                LWL_FM_MM<0x1>;
185   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
186                LWL_FM_MM<0x8>;
187   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
188                LWL_FM_MM<0x9>;
189
190   /// Move Conditional
191   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
192                   NoItinerary>, ADD_FM_MM<0, 0x58>;
193   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
194                   NoItinerary>, ADD_FM_MM<0, 0x18>;
195   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
196                   CMov_F_I_FM_MM<0x25>;
197   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
198                   CMov_F_I_FM_MM<0x5>;
199
200   /// Move to/from HI/LO
201   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
202                 MTLO_FM_MM<0x0b5>;
203   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
204                 MTLO_FM_MM<0x0f5>;
205   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
206                 MFLO_FM_MM<0x035>;
207   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
208                 MFLO_FM_MM<0x075>;
209
210   /// Multiply Add/Sub Instructions
211   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
212   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
213   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
214   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
215
216   /// Count Leading
217   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>;
218   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>;
219
220   /// Sign Ext In Register Instructions.
221   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>, SEB_FM_MM<0x0ac>;
222   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>, SEB_FM_MM<0x0ec>;
223
224   /// Word Swap Bytes Within Halfwords
225   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>;
226
227   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
228                EXT_FM_MM<0x2c>;
229   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
230                EXT_FM_MM<0x0c>;
231
232   /// Jump Instructions
233   let DecoderMethod = "DecodeJumpTargetMM" in {
234     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
235                       J_FM_MM<0x35>;
236     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
237   }
238   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
239   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
240   def RET_MM : MMRel, RetBase<"ret", GPR32Opnd>, JR_FM_MM<0x3c>;
241
242   /// Branch Instructions
243   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
244                 BEQ_FM_MM<0x25>;
245   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
246                 BEQ_FM_MM<0x2d>;
247   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
248                 BGEZ_FM_MM<0x2>;
249   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
250                 BGEZ_FM_MM<0x6>;
251   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
252                 BGEZ_FM_MM<0x4>;
253   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
254                 BGEZ_FM_MM<0x0>;
255   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
256                   BGEZAL_FM_MM<0x03>;
257   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
258                   BGEZAL_FM_MM<0x01>;
259
260   /// Control Instructions
261   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
262   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
263   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
264   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
265   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
266   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
267   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>;
268   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>;
269
270   /// Trap Instructions
271   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
272   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
273   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
274   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
275   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
276   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
277
278   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
279   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
280   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
281   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
282   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
283   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
284
285   /// Load-linked, Store-conditional
286   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
287   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
288 }
289
290 //===----------------------------------------------------------------------===//
291 // MicroMips instruction aliases
292 //===----------------------------------------------------------------------===//
293
294 let Predicates = [InMicroMips] in {
295   def : InstAlias<"wait", (WAIT_MM 0x0), 1>;
296 }