lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32>;
   4
   5 def simm12 : Operand<i32> {
   6   let DecoderMethod = "DecodeSimm12";
   7 }
   8
   9 def uimm5_lsl2 : Operand<OtherVT> {
  10   let EncoderMethod = "getUImm5Lsl2Encoding";
  11 }
  12
  13 def mem_mm_12 : Operand<i32> {
  14   let PrintMethod = "printMemOperand";
  15   let MIOperandInfo = (ops GPR32, simm12);
  16   let EncoderMethod = "getMemEncodingMMImm12";
  17   let ParserMatchClass = MipsMemAsmOperand;
  18   let OperandType = "OPERAND_MEMORY";
  19 }
  20
  21 def jmptarget_mm : Operand<OtherVT> {
  22   let EncoderMethod = "getJumpTargetOpValueMM";
  23 }
  24
  25 def calltarget_mm : Operand<iPTR> {
  26   let EncoderMethod = "getJumpTargetOpValueMM";
  27 }
  28
  29 def brtarget_mm : Operand<OtherVT> {
  30   let EncoderMethod = "getBranchTargetOpValueMM";
  31   let OperandType   = "OPERAND_PCREL";
  32   let DecoderMethod = "DecodeBranchTargetMM";
  33 }
  34
  35 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  36                       RegisterOperand RO> :
  37   InstSE<(outs), (ins RO:$rs, opnd:$offset),
  38          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
  39   let isBranch = 1;
  40   let isTerminator = 1;
  41   let hasDelaySlot = 0;
  42   let Defs = [AT];
  43 }
  44
  45 let canFoldAsLoad = 1 in
  46 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  47                       Operand MemOpnd> :
  48   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
  49          !strconcat(opstr, "\t$rt, $addr"),
  50          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
  51          NoItinerary, FrmI> {
  52   let DecoderMethod = "DecodeMemMMImm12";
  53   string Constraints = "$src = $rt";
  54 }
  55
  56 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  57                        Operand MemOpnd>:
  58   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
  59          !strconcat(opstr, "\t$rt, $addr"),
  60          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
  61   let DecoderMethod = "DecodeMemMMImm12";
  62 }
  63
  64 class LLBaseMM<string opstr, RegisterOperand RO> :
  65   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  66          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  67   let DecoderMethod = "DecodeMemMMImm12";
  68   let mayLoad = 1;
  69 }
  70
  71 class SCBaseMM<string opstr, RegisterOperand RO> :
  72   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
  73          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  74   let DecoderMethod = "DecodeMemMMImm12";
  75   let mayStore = 1;
  76   let Constraints = "$rt = $dst";
  77 }
  78
  79 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
  80              InstrItinClass Itin = NoItinerary> :
  81   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  82          !strconcat(opstr, "\t$rt, $addr"),
  83          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
  84   let DecoderMethod = "DecodeMemMMImm12";
  85   let canFoldAsLoad = 1;
  86   let mayLoad = 1;
  87 }
  88
  89 class AddImmUS5<string opstr, RegisterOperand RO> :
  90   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
  91                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
  92   let Constraints = "$rd = $dst";
  93   let isCommutable = 1;
  94 }
  95
  96 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
  97       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
  98   [], II_MFHI_MFLO, FrmR> {
  99   let Uses = [UseReg];
 100   let hasSideEffects = 0;
 101 }
 102
 103 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 104                InstrItinClass Itin = NoItinerary> :
 105   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 106                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 107   let isCommutable = isComm;
 108   let isReMaterializable = 1;
 109 }
 110
 111 // 16-bit Jump and Link (Call)
 112 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 113   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 114            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 115   let isCall = 1;
 116   let hasDelaySlot = 1;
 117   let Defs = [RA];
 118 }
 119
 120 // 16-bit Jump Reg
 121 class JumpRegMM16<string opstr, RegisterOperand RO> :
 122   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 123            [], IIBranch, FrmR> {
 124   let hasDelaySlot = 1;
 125   let isBranch = 1;
 126   let isIndirectBranch = 1;
 127 }
 128
 129 // Base class for JRADDIUSP instruction.
 130 class JumpRAddiuStackMM16 :
 131   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 132                   [], IIBranch, FrmR> {
 133   let isTerminator = 1;
 134   let isBarrier = 1;
 135   let hasDelaySlot = 1;
 136   let isBranch = 1;
 137   let isIndirectBranch = 1;
 138 }
 139
 140 // 16-bit Jump and Link (Call) - Short Delay Slot
 141 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 142   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 143            [], IIBranch, FrmR> {
 144   let isCall = 1;
 145   let hasDelaySlot = 1;
 146   let Defs = [RA];
 147 }
 148
 149 // 16-bit Jump Register Compact - No delay slot
 150 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 151   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 152                   [], IIBranch, FrmR> {
 153   let isTerminator = 1;
 154   let isBarrier = 1;
 155   let isBranch = 1;
 156   let isIndirectBranch = 1;
 157 }
 158
 159 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 160 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 161   class JumpLinkMM<string opstr, DAGOperand opnd> :
 162     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 163            [], IIBranch, FrmJ, opstr> {
 164     let DecoderMethod = "DecodeJumpTargetMM";
 165   }
 166
 167   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 168     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 169             [], IIBranch, FrmR>;
 170
 171   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 172                                   RegisterOperand RO> :
 173     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 174            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 175 }
 176
 177 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 178 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 179 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 180 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 181 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 182 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 183 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 184 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 185 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 186
 187 class WaitMM<string opstr> :
 188   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 189          NoItinerary, FrmOther, opstr>;
 190
 191 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 192   /// Compact Branch Instructions
 193   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 194                  COMPACT_BRANCH_FM_MM<0x7>;
 195   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 196                  COMPACT_BRANCH_FM_MM<0x5>;
 197
 198   /// Arithmetic Instructions (ALU Immediate)
 199   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 200                  ADDI_FM_MM<0xc>;
 201   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 202                  ADDI_FM_MM<0x4>;
 203   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 204                  SLTI_FM_MM<0x24>;
 205   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 206                  SLTI_FM_MM<0x2c>;
 207   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 208                  ADDI_FM_MM<0x34>;
 209   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 210                  ADDI_FM_MM<0x14>;
 211   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 212                  ADDI_FM_MM<0x1c>;
 213   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 214
 215   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 216                      LW_FM_MM<0xc>;
 217
 218   /// Arithmetic Instructions (3-Operand, R-Type)
 219   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 220   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 221   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 222   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 223   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 224   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 225   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 226                  ADD_FM_MM<0, 0x390>;
 227   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 228                  ADD_FM_MM<0, 0x250>;
 229   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 230                  ADD_FM_MM<0, 0x290>;
 231   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 232                  ADD_FM_MM<0, 0x310>;
 233   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 234   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 235                  MULT_FM_MM<0x22c>;
 236   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 237                  MULT_FM_MM<0x26c>;
 238   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 239                  MULT_FM_MM<0x2ac>;
 240   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 241                  MULT_FM_MM<0x2ec>;
 242
 243   /// Shift Instructions
 244   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 245                  SRA_FM_MM<0, 0>;
 246   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 247                  SRA_FM_MM<0x40, 0>;
 248   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 249                  SRA_FM_MM<0x80, 0>;
 250   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 251                  SRLV_FM_MM<0x10, 0>;
 252   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 253                  SRLV_FM_MM<0x50, 0>;
 254   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 255                  SRLV_FM_MM<0x90, 0>;
 256   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 257                  SRA_FM_MM<0xc0, 0>;
 258   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 259                  SRLV_FM_MM<0xd0, 0>;
 260
 261   /// Load and Store Instructions - aligned
 262   let DecoderMethod = "DecodeMemMMImm16" in {
 263     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 264     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 265     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 266     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 267     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 268     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 269     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 270     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 271   }
 272
 273   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 274
 275   /// Load and Store Instructions - unaligned
 276   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 277                LWL_FM_MM<0x0>;
 278   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 279                LWL_FM_MM<0x1>;
 280   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 281                LWL_FM_MM<0x8>;
 282   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 283                LWL_FM_MM<0x9>;
 284
 285   /// Move Conditional
 286   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 287                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 288   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 289                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 290   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 291                   CMov_F_I_FM_MM<0x25>;
 292   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 293                   CMov_F_I_FM_MM<0x5>;
 294
 295   /// Move to/from HI/LO
 296   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 297                 MTLO_FM_MM<0x0b5>;
 298   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 299                 MTLO_FM_MM<0x0f5>;
 300   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 301                 MFLO_FM_MM<0x035>;
 302   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 303                 MFLO_FM_MM<0x075>;
 304
 305   /// Multiply Add/Sub Instructions
 306   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 307   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 308   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 309   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 310
 311   /// Count Leading
 312   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 313                ISA_MIPS32;
 314   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 315                ISA_MIPS32;
 316
 317   /// Sign Ext In Register Instructions.
 318   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 319                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 320   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 321                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 322
 323   /// Word Swap Bytes Within Halfwords
 324   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 325                 ISA_MIPS32R2;
 326
 327   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 328                EXT_FM_MM<0x2c>;
 329   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 330                EXT_FM_MM<0x0c>;
 331
 332   /// Jump Instructions
 333   let DecoderMethod = "DecodeJumpTargetMM" in {
 334     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 335                       J_FM_MM<0x35>;
 336     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 337   }
 338   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 339   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 340
 341   /// Jump Instructions - Short Delay Slot
 342   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 343   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 344
 345   /// Branch Instructions
 346   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 347                 BEQ_FM_MM<0x25>;
 348   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 349                 BEQ_FM_MM<0x2d>;
 350   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 351                 BGEZ_FM_MM<0x2>;
 352   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 353                 BGEZ_FM_MM<0x6>;
 354   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 355                 BGEZ_FM_MM<0x4>;
 356   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 357                 BGEZ_FM_MM<0x0>;
 358   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 359                   BGEZAL_FM_MM<0x03>;
 360   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 361                   BGEZAL_FM_MM<0x01>;
 362
 363   /// Branch Instructions - Short Delay Slot
 364   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 365                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 366   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 367                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 368
 369   /// Control Instructions
 370   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 371   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 372   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 373   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 374   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 375   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 376   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 377                    ISA_MIPS32R2;
 378   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 379                    ISA_MIPS32R2;
 380
 381   /// Trap Instructions
 382   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 383   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 384   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 385   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 386   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 387   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 388
 389   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 390   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 391   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 392   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 393   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 394   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 395
 396   /// Load-linked, Store-conditional
 397   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 398   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 399
 400   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 401   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 402   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 403   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 404 }
 405
 406 //===----------------------------------------------------------------------===//
 407 // MicroMips instruction aliases
 408 //===----------------------------------------------------------------------===//
 409
 410 let Predicates = [InMicroMips] in {
 411   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 412 }