lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32>;
   4
   5 def simm12 : Operand<i32> {
   6   let DecoderMethod = "DecodeSimm12";
   7 }
   8
   9 def uimm5_lsl2 : Operand<OtherVT> {
  10   let EncoderMethod = "getUImm5Lsl2Encoding";
  11 }
  12
  13 def simm9_addiusp : Operand<i32> {
  14   let EncoderMethod = "getSImm9AddiuspValue";
  15 }
  16
  17 def mem_mm_12 : Operand<i32> {
  18   let PrintMethod = "printMemOperand";
  19   let MIOperandInfo = (ops GPR32, simm12);
  20   let EncoderMethod = "getMemEncodingMMImm12";
  21   let ParserMatchClass = MipsMemAsmOperand;
  22   let OperandType = "OPERAND_MEMORY";
  23 }
  24
  25 def jmptarget_mm : Operand<OtherVT> {
  26   let EncoderMethod = "getJumpTargetOpValueMM";
  27 }
  28
  29 def calltarget_mm : Operand<iPTR> {
  30   let EncoderMethod = "getJumpTargetOpValueMM";
  31 }
  32
  33 def brtarget_mm : Operand<OtherVT> {
  34   let EncoderMethod = "getBranchTargetOpValueMM";
  35   let OperandType   = "OPERAND_PCREL";
  36   let DecoderMethod = "DecodeBranchTargetMM";
  37 }
  38
  39 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  40                       RegisterOperand RO> :
  41   InstSE<(outs), (ins RO:$rs, opnd:$offset),
  42          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
  43   let isBranch = 1;
  44   let isTerminator = 1;
  45   let hasDelaySlot = 0;
  46   let Defs = [AT];
  47 }
  48
  49 let canFoldAsLoad = 1 in
  50 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  51                       Operand MemOpnd> :
  52   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
  53          !strconcat(opstr, "\t$rt, $addr"),
  54          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
  55          NoItinerary, FrmI> {
  56   let DecoderMethod = "DecodeMemMMImm12";
  57   string Constraints = "$src = $rt";
  58 }
  59
  60 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  61                        Operand MemOpnd>:
  62   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
  63          !strconcat(opstr, "\t$rt, $addr"),
  64          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
  65   let DecoderMethod = "DecodeMemMMImm12";
  66 }
  67
  68 class LLBaseMM<string opstr, RegisterOperand RO> :
  69   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  70          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  71   let DecoderMethod = "DecodeMemMMImm12";
  72   let mayLoad = 1;
  73 }
  74
  75 class SCBaseMM<string opstr, RegisterOperand RO> :
  76   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
  77          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  78   let DecoderMethod = "DecodeMemMMImm12";
  79   let mayStore = 1;
  80   let Constraints = "$rt = $dst";
  81 }
  82
  83 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
  84              InstrItinClass Itin = NoItinerary> :
  85   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  86          !strconcat(opstr, "\t$rt, $addr"),
  87          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
  88   let DecoderMethod = "DecodeMemMMImm12";
  89   let canFoldAsLoad = 1;
  90   let mayLoad = 1;
  91 }
  92
  93 class AddImmUS5<string opstr, RegisterOperand RO> :
  94   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
  95                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
  96   let Constraints = "$rd = $dst";
  97   let isCommutable = 1;
  98 }
  99
 100 class AddImmUSP<string opstr> :
 101   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 102                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 103
 104 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 105       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 106   [], II_MFHI_MFLO, FrmR> {
 107   let Uses = [UseReg];
 108   let hasSideEffects = 0;
 109 }
 110
 111 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 112                InstrItinClass Itin = NoItinerary> :
 113   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 114                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 115   let isCommutable = isComm;
 116   let isReMaterializable = 1;
 117 }
 118
 119 // 16-bit Jump and Link (Call)
 120 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 121   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 122            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 123   let isCall = 1;
 124   let hasDelaySlot = 1;
 125   let Defs = [RA];
 126 }
 127
 128 // 16-bit Jump Reg
 129 class JumpRegMM16<string opstr, RegisterOperand RO> :
 130   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 131            [], IIBranch, FrmR> {
 132   let hasDelaySlot = 1;
 133   let isBranch = 1;
 134   let isIndirectBranch = 1;
 135 }
 136
 137 // Base class for JRADDIUSP instruction.
 138 class JumpRAddiuStackMM16 :
 139   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 140                   [], IIBranch, FrmR> {
 141   let isTerminator = 1;
 142   let isBarrier = 1;
 143   let hasDelaySlot = 1;
 144   let isBranch = 1;
 145   let isIndirectBranch = 1;
 146 }
 147
 148 // 16-bit Jump and Link (Call) - Short Delay Slot
 149 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 150   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 151            [], IIBranch, FrmR> {
 152   let isCall = 1;
 153   let hasDelaySlot = 1;
 154   let Defs = [RA];
 155 }
 156
 157 // 16-bit Jump Register Compact - No delay slot
 158 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 159   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 160                   [], IIBranch, FrmR> {
 161   let isTerminator = 1;
 162   let isBarrier = 1;
 163   let isBranch = 1;
 164   let isIndirectBranch = 1;
 165 }
 166
 167 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 168 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 169   class JumpLinkMM<string opstr, DAGOperand opnd> :
 170     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 171            [], IIBranch, FrmJ, opstr> {
 172     let DecoderMethod = "DecodeJumpTargetMM";
 173   }
 174
 175   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 176     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 177             [], IIBranch, FrmR>;
 178
 179   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 180                                   RegisterOperand RO> :
 181     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 182            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 183 }
 184
 185 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 186 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 187 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 188 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 189 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 190 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 191 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 192 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 193 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 194 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 195
 196 class WaitMM<string opstr> :
 197   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 198          NoItinerary, FrmOther, opstr>;
 199
 200 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 201   /// Compact Branch Instructions
 202   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 203                  COMPACT_BRANCH_FM_MM<0x7>;
 204   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 205                  COMPACT_BRANCH_FM_MM<0x5>;
 206
 207   /// Arithmetic Instructions (ALU Immediate)
 208   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 209                  ADDI_FM_MM<0xc>;
 210   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 211                  ADDI_FM_MM<0x4>;
 212   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 213                  SLTI_FM_MM<0x24>;
 214   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 215                  SLTI_FM_MM<0x2c>;
 216   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 217                  ADDI_FM_MM<0x34>;
 218   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 219                  ADDI_FM_MM<0x14>;
 220   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 221                  ADDI_FM_MM<0x1c>;
 222   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 223
 224   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 225                      LW_FM_MM<0xc>;
 226
 227   /// Arithmetic Instructions (3-Operand, R-Type)
 228   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 229   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 230   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 231   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 232   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 233   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 234   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 235                  ADD_FM_MM<0, 0x390>;
 236   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 237                  ADD_FM_MM<0, 0x250>;
 238   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 239                  ADD_FM_MM<0, 0x290>;
 240   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 241                  ADD_FM_MM<0, 0x310>;
 242   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 243   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 244                  MULT_FM_MM<0x22c>;
 245   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 246                  MULT_FM_MM<0x26c>;
 247   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 248                  MULT_FM_MM<0x2ac>;
 249   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 250                  MULT_FM_MM<0x2ec>;
 251
 252   /// Shift Instructions
 253   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 254                  SRA_FM_MM<0, 0>;
 255   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 256                  SRA_FM_MM<0x40, 0>;
 257   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 258                  SRA_FM_MM<0x80, 0>;
 259   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 260                  SRLV_FM_MM<0x10, 0>;
 261   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 262                  SRLV_FM_MM<0x50, 0>;
 263   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 264                  SRLV_FM_MM<0x90, 0>;
 265   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 266                  SRA_FM_MM<0xc0, 0>;
 267   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 268                  SRLV_FM_MM<0xd0, 0>;
 269
 270   /// Load and Store Instructions - aligned
 271   let DecoderMethod = "DecodeMemMMImm16" in {
 272     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 273     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 274     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 275     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 276     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 277     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 278     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 279     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 280   }
 281
 282   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 283
 284   /// Load and Store Instructions - unaligned
 285   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 286                LWL_FM_MM<0x0>;
 287   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 288                LWL_FM_MM<0x1>;
 289   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 290                LWL_FM_MM<0x8>;
 291   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 292                LWL_FM_MM<0x9>;
 293
 294   /// Move Conditional
 295   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 296                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 297   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 298                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 299   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 300                   CMov_F_I_FM_MM<0x25>;
 301   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 302                   CMov_F_I_FM_MM<0x5>;
 303
 304   /// Move to/from HI/LO
 305   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 306                 MTLO_FM_MM<0x0b5>;
 307   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 308                 MTLO_FM_MM<0x0f5>;
 309   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 310                 MFLO_FM_MM<0x035>;
 311   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 312                 MFLO_FM_MM<0x075>;
 313
 314   /// Multiply Add/Sub Instructions
 315   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 316   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 317   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 318   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 319
 320   /// Count Leading
 321   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 322                ISA_MIPS32;
 323   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 324                ISA_MIPS32;
 325
 326   /// Sign Ext In Register Instructions.
 327   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 328                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 329   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 330                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 331
 332   /// Word Swap Bytes Within Halfwords
 333   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 334                 ISA_MIPS32R2;
 335
 336   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 337                EXT_FM_MM<0x2c>;
 338   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 339                EXT_FM_MM<0x0c>;
 340
 341   /// Jump Instructions
 342   let DecoderMethod = "DecodeJumpTargetMM" in {
 343     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 344                       J_FM_MM<0x35>;
 345     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 346   }
 347   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 348   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 349
 350   /// Jump Instructions - Short Delay Slot
 351   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 352   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 353
 354   /// Branch Instructions
 355   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 356                 BEQ_FM_MM<0x25>;
 357   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 358                 BEQ_FM_MM<0x2d>;
 359   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 360                 BGEZ_FM_MM<0x2>;
 361   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 362                 BGEZ_FM_MM<0x6>;
 363   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 364                 BGEZ_FM_MM<0x4>;
 365   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 366                 BGEZ_FM_MM<0x0>;
 367   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 368                   BGEZAL_FM_MM<0x03>;
 369   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 370                   BGEZAL_FM_MM<0x01>;
 371
 372   /// Branch Instructions - Short Delay Slot
 373   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 374                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 375   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 376                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 377
 378   /// Control Instructions
 379   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 380   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 381   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 382   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 383   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 384   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 385   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 386                    ISA_MIPS32R2;
 387   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 388                    ISA_MIPS32R2;
 389
 390   /// Trap Instructions
 391   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 392   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 393   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 394   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 395   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 396   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 397
 398   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 399   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 400   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 401   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 402   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 403   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 404
 405   /// Load-linked, Store-conditional
 406   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 407   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 408
 409   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 410   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 411   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 412   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 413 }
 414
 415 //===----------------------------------------------------------------------===//
 416 // MicroMips instruction aliases
 417 //===----------------------------------------------------------------------===//
 418
 419 let Predicates = [InMicroMips] in {
 420   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 421 }