lib/Target/Mips/MCTargetDesc/MipsMCCodeEmitter.cpp

   1 //===-- MipsMCCodeEmitter.cpp - Convert Mips Code to Machine Code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the MipsMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13 //
  14
  15 #include "MipsMCCodeEmitter.h"
  16 #include "MCTargetDesc/MipsFixupKinds.h"
  17 #include "MCTargetDesc/MipsMCExpr.h"
  18 #include "MCTargetDesc/MipsMCTargetDesc.h"
  19 #include "llvm/ADT/APFloat.h"
  20 #include "llvm/ADT/SmallVector.h"
  21 #include "llvm/MC/MCContext.h"
  22 #include "llvm/MC/MCExpr.h"
  23 #include "llvm/MC/MCInst.h"
  24 #include "llvm/MC/MCInstrInfo.h"
  25 #include "llvm/MC/MCFixup.h"
  26 #include "llvm/MC/MCSubtargetInfo.h"
  27 #include "llvm/Support/raw_ostream.h"
  28
  29 #define DEBUG_TYPE "mccodeemitter"
  30
  31 #define GET_INSTRMAP_INFO
  32 #include "MipsGenInstrInfo.inc"
  33 #undef GET_INSTRMAP_INFO
  34
  35 namespace llvm {
  36 MCCodeEmitter *createMipsMCCodeEmitterEB(const MCInstrInfo &MCII,
  37                                          const MCRegisterInfo &MRI,
  38                                          const MCSubtargetInfo &STI,
  39                                          MCContext &Ctx) {
  40   return new MipsMCCodeEmitter(MCII, Ctx, false);
  41 }
  42
  43 MCCodeEmitter *createMipsMCCodeEmitterEL(const MCInstrInfo &MCII,
  44                                          const MCRegisterInfo &MRI,
  45                                          const MCSubtargetInfo &STI,
  46                                          MCContext &Ctx) {
  47   return new MipsMCCodeEmitter(MCII, Ctx, true);
  48 }
  49 } // End of namespace llvm.
  50
  51 // If the D<shift> instruction has a shift amount that is greater
  52 // than 31 (checked in calling routine), lower it to a D<shift>32 instruction
  53 static void LowerLargeShift(MCInst& Inst) {
  54
  55   assert(Inst.getNumOperands() == 3 && "Invalid no. of operands for shift!");
  56   assert(Inst.getOperand(2).isImm());
  57
  58   int64_t Shift = Inst.getOperand(2).getImm();
  59   if (Shift <= 31)
  60     return; // Do nothing
  61   Shift -= 32;
  62
  63   // saminus32
  64   Inst.getOperand(2).setImm(Shift);
  65
  66   switch (Inst.getOpcode()) {
  67   default:
  68     // Calling function is not synchronized
  69     llvm_unreachable("Unexpected shift instruction");
  70   case Mips::DSLL:
  71     Inst.setOpcode(Mips::DSLL32);
  72     return;
  73   case Mips::DSRL:
  74     Inst.setOpcode(Mips::DSRL32);
  75     return;
  76   case Mips::DSRA:
  77     Inst.setOpcode(Mips::DSRA32);
  78     return;
  79   case Mips::DROTR:
  80     Inst.setOpcode(Mips::DROTR32);
  81     return;
  82   }
  83 }
  84
  85 // Pick a DEXT or DINS instruction variant based on the pos and size operands
  86 static void LowerDextDins(MCInst& InstIn) {
  87   int Opcode = InstIn.getOpcode();
  88
  89   if (Opcode == Mips::DEXT)
  90     assert(InstIn.getNumOperands() == 4 &&
  91            "Invalid no. of machine operands for DEXT!");
  92   else // Only DEXT and DINS are possible
  93     assert(InstIn.getNumOperands() == 5 &&
  94            "Invalid no. of machine operands for DINS!");
  95
  96   assert(InstIn.getOperand(2).isImm());
  97   int64_t pos = InstIn.getOperand(2).getImm();
  98   assert(InstIn.getOperand(3).isImm());
  99   int64_t size = InstIn.getOperand(3).getImm();
 100
 101   if (size <= 32) {
 102     if (pos < 32)  // DEXT/DINS, do nothing
 103       return;
 104     // DEXTU/DINSU
 105     InstIn.getOperand(2).setImm(pos - 32);
 106     InstIn.setOpcode((Opcode == Mips::DEXT) ? Mips::DEXTU : Mips::DINSU);
 107     return;
 108   }
 109   // DEXTM/DINSM
 110   assert(pos < 32 && "DEXT/DINS cannot have both size and pos > 32");
 111   InstIn.getOperand(3).setImm(size - 32);
 112   InstIn.setOpcode((Opcode == Mips::DEXT) ? Mips::DEXTM : Mips::DINSM);
 113   return;
 114 }
 115
 116 bool MipsMCCodeEmitter::isMicroMips(const MCSubtargetInfo &STI) const {
 117   return STI.getFeatureBits() & Mips::FeatureMicroMips;
 118 }
 119
 120 void MipsMCCodeEmitter::EmitByte(unsigned char C, raw_ostream &OS) const {
 121   OS << (char)C;
 122 }
 123
 124 void MipsMCCodeEmitter::EmitInstruction(uint64_t Val, unsigned Size,
 125                                         const MCSubtargetInfo &STI,
 126                                         raw_ostream &OS) const {
 127   // Output the instruction encoding in little endian byte order.
 128   // Little-endian byte ordering:
 129   //   mips32r2:   4 | 3 | 2 | 1
 130   //   microMIPS:  2 | 1 | 4 | 3
 131   if (IsLittleEndian && Size == 4 && isMicroMips(STI)) {
 132     EmitInstruction(Val >> 16, 2, STI, OS);
 133     EmitInstruction(Val, 2, STI, OS);
 134   } else {
 135     for (unsigned i = 0; i < Size; ++i) {
 136       unsigned Shift = IsLittleEndian ? i * 8 : (Size - 1 - i) * 8;
 137       EmitByte((Val >> Shift) & 0xff, OS);
 138     }
 139   }
 140 }
 141
 142 /// EncodeInstruction - Emit the instruction.
 143 /// Size the instruction with Desc.getSize().
 144 void MipsMCCodeEmitter::
 145 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 146                   SmallVectorImpl<MCFixup> &Fixups,
 147                   const MCSubtargetInfo &STI) const
 148 {
 149
 150   // Non-pseudo instructions that get changed for direct object
 151   // only based on operand values.
 152   // If this list of instructions get much longer we will move
 153   // the check to a function call. Until then, this is more efficient.
 154   MCInst TmpInst = MI;
 155   switch (MI.getOpcode()) {
 156   // If shift amount is >= 32 it the inst needs to be lowered further
 157   case Mips::DSLL:
 158   case Mips::DSRL:
 159   case Mips::DSRA:
 160   case Mips::DROTR:
 161     LowerLargeShift(TmpInst);
 162     break;
 163     // Double extract instruction is chosen by pos and size operands
 164   case Mips::DEXT:
 165   case Mips::DINS:
 166     LowerDextDins(TmpInst);
 167   }
 168
 169   unsigned long N = Fixups.size();
 170   uint32_t Binary = getBinaryCodeForInstr(TmpInst, Fixups, STI);
 171
 172   // Check for unimplemented opcodes.
 173   // Unfortunately in MIPS both NOP and SLL will come in with Binary == 0
 174   // so we have to special check for them.
 175   unsigned Opcode = TmpInst.getOpcode();
 176   if ((Opcode != Mips::NOP) && (Opcode != Mips::SLL) && !Binary)
 177     llvm_unreachable("unimplemented opcode in EncodeInstruction()");
 178
 179   if (STI.getFeatureBits() & Mips::FeatureMicroMips) {
 180     int NewOpcode = Mips::Std2MicroMips (Opcode, Mips::Arch_micromips);
 181     if (NewOpcode != -1) {
 182       if (Fixups.size() > N)
 183         Fixups.pop_back();
 184       Opcode = NewOpcode;
 185       TmpInst.setOpcode (NewOpcode);
 186       Binary = getBinaryCodeForInstr(TmpInst, Fixups, STI);
 187     }
 188   }
 189
 190   const MCInstrDesc &Desc = MCII.get(TmpInst.getOpcode());
 191
 192   // Get byte count of instruction
 193   unsigned Size = Desc.getSize();
 194   if (!Size)
 195     llvm_unreachable("Desc.getSize() returns 0");
 196
 197   EmitInstruction(Binary, Size, STI, OS);
 198 }
 199
 200 /// getBranchTargetOpValue - Return binary encoding of the branch
 201 /// target operand. If the machine operand requires relocation,
 202 /// record the relocation and return zero.
 203 unsigned MipsMCCodeEmitter::
 204 getBranchTargetOpValue(const MCInst &MI, unsigned OpNo,
 205                        SmallVectorImpl<MCFixup> &Fixups,
 206                        const MCSubtargetInfo &STI) const {
 207
 208   const MCOperand &MO = MI.getOperand(OpNo);
 209
 210   // If the destination is an immediate, divide by 4.
 211   if (MO.isImm()) return MO.getImm() >> 2;
 212
 213   assert(MO.isExpr() &&
 214          "getBranchTargetOpValue expects only expressions or immediates");
 215
 216   const MCExpr *Expr = MO.getExpr();
 217   Fixups.push_back(MCFixup::Create(0, Expr,
 218                                    MCFixupKind(Mips::fixup_Mips_PC16)));
 219   return 0;
 220 }
 221
 222 /// getBranchTargetOpValue - Return binary encoding of the microMIPS branch
 223 /// target operand. If the machine operand requires relocation,
 224 /// record the relocation and return zero.
 225 unsigned MipsMCCodeEmitter::
 226 getBranchTargetOpValueMM(const MCInst &MI, unsigned OpNo,
 227                          SmallVectorImpl<MCFixup> &Fixups,
 228                          const MCSubtargetInfo &STI) const {
 229
 230   const MCOperand &MO = MI.getOperand(OpNo);
 231
 232   // If the destination is an immediate, divide by 2.
 233   if (MO.isImm()) return MO.getImm() >> 1;
 234
 235   assert(MO.isExpr() &&
 236          "getBranchTargetOpValueMM expects only expressions or immediates");
 237
 238   const MCExpr *Expr = MO.getExpr();
 239   Fixups.push_back(MCFixup::Create(0, Expr,
 240                    MCFixupKind(Mips::
 241                                fixup_MICROMIPS_PC16_S1)));
 242   return 0;
 243 }
 244
 245 /// getBranchTarget21OpValue - Return binary encoding of the branch
 246 /// target operand. If the machine operand requires relocation,
 247 /// record the relocation and return zero.
 248 unsigned MipsMCCodeEmitter::
 249 getBranchTarget21OpValue(const MCInst &MI, unsigned OpNo,
 250                          SmallVectorImpl<MCFixup> &Fixups,
 251                          const MCSubtargetInfo &STI) const {
 252
 253   const MCOperand &MO = MI.getOperand(OpNo);
 254
 255   // If the destination is an immediate, divide by 4.
 256   if (MO.isImm()) return MO.getImm() >> 2;
 257
 258   assert(MO.isExpr() &&
 259          "getBranchTarget21OpValue expects only expressions or immediates");
 260
 261   // TODO: Push 21 PC fixup.
 262   return 0;
 263 }
 264
 265 /// getBranchTarget26OpValue - Return binary encoding of the branch
 266 /// target operand. If the machine operand requires relocation,
 267 /// record the relocation and return zero.
 268 unsigned MipsMCCodeEmitter::
 269 getBranchTarget26OpValue(const MCInst &MI, unsigned OpNo,
 270                          SmallVectorImpl<MCFixup> &Fixups,
 271                          const MCSubtargetInfo &STI) const {
 272
 273   const MCOperand &MO = MI.getOperand(OpNo);
 274
 275   // If the destination is an immediate, divide by 4.
 276   if (MO.isImm()) return MO.getImm() >> 2;
 277
 278   assert(MO.isExpr() &&
 279          "getBranchTarget26OpValue expects only expressions or immediates");
 280
 281   // TODO: Push 26 PC fixup.
 282   return 0;
 283 }
 284
 285 /// getJumpOffset16OpValue - Return binary encoding of the jump
 286 /// target operand. If the machine operand requires relocation,
 287 /// record the relocation and return zero.
 288 unsigned MipsMCCodeEmitter::
 289 getJumpOffset16OpValue(const MCInst &MI, unsigned OpNo,
 290                        SmallVectorImpl<MCFixup> &Fixups,
 291                        const MCSubtargetInfo &STI) const {
 292
 293   const MCOperand &MO = MI.getOperand(OpNo);
 294
 295   if (MO.isImm()) return MO.getImm();
 296
 297   assert(MO.isExpr() &&
 298          "getJumpOffset16OpValue expects only expressions or an immediate");
 299
 300    // TODO: Push fixup.
 301    return 0;
 302 }
 303
 304 /// getJumpTargetOpValue - Return binary encoding of the jump
 305 /// target operand. If the machine operand requires relocation,
 306 /// record the relocation and return zero.
 307 unsigned MipsMCCodeEmitter::
 308 getJumpTargetOpValue(const MCInst &MI, unsigned OpNo,
 309                      SmallVectorImpl<MCFixup> &Fixups,
 310                      const MCSubtargetInfo &STI) const {
 311
 312   const MCOperand &MO = MI.getOperand(OpNo);
 313   // If the destination is an immediate, divide by 4.
 314   if (MO.isImm()) return MO.getImm()>>2;
 315
 316   assert(MO.isExpr() &&
 317          "getJumpTargetOpValue expects only expressions or an immediate");
 318
 319   const MCExpr *Expr = MO.getExpr();
 320   Fixups.push_back(MCFixup::Create(0, Expr,
 321                                    MCFixupKind(Mips::fixup_Mips_26)));
 322   return 0;
 323 }
 324
 325 unsigned MipsMCCodeEmitter::
 326 getJumpTargetOpValueMM(const MCInst &MI, unsigned OpNo,
 327                        SmallVectorImpl<MCFixup> &Fixups,
 328                        const MCSubtargetInfo &STI) const {
 329
 330   const MCOperand &MO = MI.getOperand(OpNo);
 331   // If the destination is an immediate, divide by 2.
 332   if (MO.isImm()) return MO.getImm() >> 1;
 333
 334   assert(MO.isExpr() &&
 335          "getJumpTargetOpValueMM expects only expressions or an immediate");
 336
 337   const MCExpr *Expr = MO.getExpr();
 338   Fixups.push_back(MCFixup::Create(0, Expr,
 339                                    MCFixupKind(Mips::fixup_MICROMIPS_26_S1)));
 340   return 0;
 341 }
 342
 343 unsigned MipsMCCodeEmitter::
 344 getExprOpValue(const MCExpr *Expr,SmallVectorImpl<MCFixup> &Fixups,
 345                const MCSubtargetInfo &STI) const {
 346   int64_t Res;
 347
 348   if (Expr->EvaluateAsAbsolute(Res))
 349     return Res;
 350
 351   MCExpr::ExprKind Kind = Expr->getKind();
 352   if (Kind == MCExpr::Constant) {
 353     return cast<MCConstantExpr>(Expr)->getValue();
 354   }
 355
 356   if (Kind == MCExpr::Binary) {
 357     unsigned Res = getExprOpValue(cast<MCBinaryExpr>(Expr)->getLHS(), Fixups, STI);
 358     Res += getExprOpValue(cast<MCBinaryExpr>(Expr)->getRHS(), Fixups, STI);
 359     return Res;
 360   }
 361
 362   if (Kind == MCExpr::Target) {
 363     const MipsMCExpr *MipsExpr = cast<MipsMCExpr>(Expr);
 364
 365     Mips::Fixups FixupKind = Mips::Fixups(0);
 366     switch (MipsExpr->getKind()) {
 367     default: llvm_unreachable("Unsupported fixup kind for target expression!");
 368     case MipsMCExpr::VK_Mips_HIGHEST:
 369       FixupKind = Mips::fixup_Mips_HIGHEST;
 370       break;
 371     case MipsMCExpr::VK_Mips_HIGHER:
 372       FixupKind = Mips::fixup_Mips_HIGHER;
 373       break;
 374     case MipsMCExpr::VK_Mips_HI:
 375       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_HI16
 376                                    : Mips::fixup_Mips_HI16;
 377       break;
 378     case MipsMCExpr::VK_Mips_LO:
 379       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_LO16
 380                                    : Mips::fixup_Mips_LO16;
 381       break;
 382     }
 383     Fixups.push_back(MCFixup::Create(0, MipsExpr, MCFixupKind(FixupKind)));
 384     return 0;
 385   }
 386
 387   if (Kind == MCExpr::SymbolRef) {
 388     Mips::Fixups FixupKind = Mips::Fixups(0);
 389
 390     switch(cast<MCSymbolRefExpr>(Expr)->getKind()) {
 391     default: llvm_unreachable("Unknown fixup kind!");
 392       break;
 393     case MCSymbolRefExpr::VK_Mips_GPOFF_HI :
 394       FixupKind = Mips::fixup_Mips_GPOFF_HI;
 395       break;
 396     case MCSymbolRefExpr::VK_Mips_GPOFF_LO :
 397       FixupKind = Mips::fixup_Mips_GPOFF_LO;
 398       break;
 399     case MCSymbolRefExpr::VK_Mips_GOT_PAGE :
 400       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT_PAGE
 401                               : Mips::fixup_Mips_GOT_PAGE;
 402       break;
 403     case MCSymbolRefExpr::VK_Mips_GOT_OFST :
 404       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT_OFST
 405                               : Mips::fixup_Mips_GOT_OFST;
 406       break;
 407     case MCSymbolRefExpr::VK_Mips_GOT_DISP :
 408       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT_DISP
 409                               : Mips::fixup_Mips_GOT_DISP;
 410       break;
 411     case MCSymbolRefExpr::VK_Mips_GPREL:
 412       FixupKind = Mips::fixup_Mips_GPREL16;
 413       break;
 414     case MCSymbolRefExpr::VK_Mips_GOT_CALL:
 415       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_CALL16
 416                               : Mips::fixup_Mips_CALL16;
 417       break;
 418     case MCSymbolRefExpr::VK_Mips_GOT16:
 419       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT16
 420                               : Mips::fixup_Mips_GOT_Global;
 421       break;
 422     case MCSymbolRefExpr::VK_Mips_GOT:
 423       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT16
 424                               : Mips::fixup_Mips_GOT_Local;
 425       break;
 426     case MCSymbolRefExpr::VK_Mips_ABS_HI:
 427       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_HI16
 428                               : Mips::fixup_Mips_HI16;
 429       break;
 430     case MCSymbolRefExpr::VK_Mips_ABS_LO:
 431       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_LO16
 432                               : Mips::fixup_Mips_LO16;
 433       break;
 434     case MCSymbolRefExpr::VK_Mips_TLSGD:
 435       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_GD
 436                               : Mips::fixup_Mips_TLSGD;
 437       break;
 438     case MCSymbolRefExpr::VK_Mips_TLSLDM:
 439       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_LDM
 440                               : Mips::fixup_Mips_TLSLDM;
 441       break;
 442     case MCSymbolRefExpr::VK_Mips_DTPREL_HI:
 443       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_DTPREL_HI16
 444                               : Mips::fixup_Mips_DTPREL_HI;
 445       break;
 446     case MCSymbolRefExpr::VK_Mips_DTPREL_LO:
 447       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_DTPREL_LO16
 448                               : Mips::fixup_Mips_DTPREL_LO;
 449       break;
 450     case MCSymbolRefExpr::VK_Mips_GOTTPREL:
 451       FixupKind = Mips::fixup_Mips_GOTTPREL;
 452       break;
 453     case MCSymbolRefExpr::VK_Mips_TPREL_HI:
 454       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_TPREL_HI16
 455                               : Mips::fixup_Mips_TPREL_HI;
 456       break;
 457     case MCSymbolRefExpr::VK_Mips_TPREL_LO:
 458       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_TPREL_LO16
 459                               : Mips::fixup_Mips_TPREL_LO;
 460       break;
 461     case MCSymbolRefExpr::VK_Mips_HIGHER:
 462       FixupKind = Mips::fixup_Mips_HIGHER;
 463       break;
 464     case MCSymbolRefExpr::VK_Mips_HIGHEST:
 465       FixupKind = Mips::fixup_Mips_HIGHEST;
 466       break;
 467     case MCSymbolRefExpr::VK_Mips_GOT_HI16:
 468       FixupKind = Mips::fixup_Mips_GOT_HI16;
 469       break;
 470     case MCSymbolRefExpr::VK_Mips_GOT_LO16:
 471       FixupKind = Mips::fixup_Mips_GOT_LO16;
 472       break;
 473     case MCSymbolRefExpr::VK_Mips_CALL_HI16:
 474       FixupKind = Mips::fixup_Mips_CALL_HI16;
 475       break;
 476     case MCSymbolRefExpr::VK_Mips_CALL_LO16:
 477       FixupKind = Mips::fixup_Mips_CALL_LO16;
 478       break;
 479     } // switch
 480
 481     Fixups.push_back(MCFixup::Create(0, Expr, MCFixupKind(FixupKind)));
 482     return 0;
 483   }
 484   return 0;
 485 }
 486
 487 /// getMachineOpValue - Return binary encoding of operand. If the machine
 488 /// operand requires relocation, record the relocation and return zero.
 489 unsigned MipsMCCodeEmitter::
 490 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 491                   SmallVectorImpl<MCFixup> &Fixups,
 492                   const MCSubtargetInfo &STI) const {
 493   if (MO.isReg()) {
 494     unsigned Reg = MO.getReg();
 495     unsigned RegNo = Ctx.getRegisterInfo()->getEncodingValue(Reg);
 496     return RegNo;
 497   } else if (MO.isImm()) {
 498     return static_cast<unsigned>(MO.getImm());
 499   } else if (MO.isFPImm()) {
 500     return static_cast<unsigned>(APFloat(MO.getFPImm())
 501         .bitcastToAPInt().getHiBits(32).getLimitedValue());
 502   }
 503   // MO must be an Expr.
 504   assert(MO.isExpr());
 505   return getExprOpValue(MO.getExpr(),Fixups, STI);
 506 }
 507
 508 /// getMSAMemEncoding - Return binary encoding of memory operand for LD/ST
 509 /// instructions.
 510 unsigned
 511 MipsMCCodeEmitter::getMSAMemEncoding(const MCInst &MI, unsigned OpNo,
 512                                      SmallVectorImpl<MCFixup> &Fixups,
 513                                      const MCSubtargetInfo &STI) const {
 514   // Base register is encoded in bits 20-16, offset is encoded in bits 15-0.
 515   assert(MI.getOperand(OpNo).isReg());
 516   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo),Fixups, STI) << 16;
 517   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups, STI);
 518
 519   // The immediate field of an LD/ST instruction is scaled which means it must
 520   // be divided (when encoding) by the size (in bytes) of the instructions'
 521   // data format.
 522   // .b - 1 byte
 523   // .h - 2 bytes
 524   // .w - 4 bytes
 525   // .d - 8 bytes
 526   switch(MI.getOpcode())
 527   {
 528   default:
 529     assert (0 && "Unexpected instruction");
 530     break;
 531   case Mips::LD_B:
 532   case Mips::ST_B:
 533     // We don't need to scale the offset in this case
 534     break;
 535   case Mips::LD_H:
 536   case Mips::ST_H:
 537     OffBits >>= 1;
 538     break;
 539   case Mips::LD_W:
 540   case Mips::ST_W:
 541     OffBits >>= 2;
 542     break;
 543   case Mips::LD_D:
 544   case Mips::ST_D:
 545     OffBits >>= 3;
 546     break;
 547   }
 548
 549   return (OffBits & 0xFFFF) | RegBits;
 550 }
 551
 552 /// getMemEncoding - Return binary encoding of memory related operand.
 553 /// If the offset operand requires relocation, record the relocation.
 554 unsigned
 555 MipsMCCodeEmitter::getMemEncoding(const MCInst &MI, unsigned OpNo,
 556                                   SmallVectorImpl<MCFixup> &Fixups,
 557                                   const MCSubtargetInfo &STI) const {
 558   // Base register is encoded in bits 20-16, offset is encoded in bits 15-0.
 559   assert(MI.getOperand(OpNo).isReg());
 560   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo),Fixups, STI) << 16;
 561   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups, STI);
 562
 563   return (OffBits & 0xFFFF) | RegBits;
 564 }
 565
 566 unsigned MipsMCCodeEmitter::
 567 getMemEncodingMMImm12(const MCInst &MI, unsigned OpNo,
 568                       SmallVectorImpl<MCFixup> &Fixups,
 569                       const MCSubtargetInfo &STI) const {
 570   // Base register is encoded in bits 20-16, offset is encoded in bits 11-0.
 571   assert(MI.getOperand(OpNo).isReg());
 572   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI) << 16;
 573   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups, STI);
 574
 575   return (OffBits & 0x0FFF) | RegBits;
 576 }
 577
 578 unsigned
 579 MipsMCCodeEmitter::getSizeExtEncoding(const MCInst &MI, unsigned OpNo,
 580                                       SmallVectorImpl<MCFixup> &Fixups,
 581                                       const MCSubtargetInfo &STI) const {
 582   assert(MI.getOperand(OpNo).isImm());
 583   unsigned SizeEncoding = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI);
 584   return SizeEncoding - 1;
 585 }
 586
 587 // FIXME: should be called getMSBEncoding
 588 //
 589 unsigned
 590 MipsMCCodeEmitter::getSizeInsEncoding(const MCInst &MI, unsigned OpNo,
 591                                       SmallVectorImpl<MCFixup> &Fixups,
 592                                       const MCSubtargetInfo &STI) const {
 593   assert(MI.getOperand(OpNo-1).isImm());
 594   assert(MI.getOperand(OpNo).isImm());
 595   unsigned Position = getMachineOpValue(MI, MI.getOperand(OpNo-1), Fixups, STI);
 596   unsigned Size = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI);
 597
 598   return Position + Size - 1;
 599 }
 600
 601 unsigned
 602 MipsMCCodeEmitter::getLSAImmEncoding(const MCInst &MI, unsigned OpNo,
 603                                      SmallVectorImpl<MCFixup> &Fixups,
 604                                      const MCSubtargetInfo &STI) const {
 605   assert(MI.getOperand(OpNo).isImm());
 606   // The immediate is encoded as 'immediate - 1'.
 607   return getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI) - 1;
 608 }
 609
 610 unsigned
 611 MipsMCCodeEmitter::getSimm19Lsl2Encoding(const MCInst &MI, unsigned OpNo,
 612                                          SmallVectorImpl<MCFixup> &Fixups,
 613                                          const MCSubtargetInfo &STI) const {
 614   assert(MI.getOperand(OpNo).isImm());
 615   // The immediate is encoded as 'immediate << 2'.
 616   unsigned Res = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI);
 617   assert((Res & 3) == 0);
 618   return Res >> 2;
 619 }
 620
 621 #include "MipsGenMCCodeEmitter.inc"