lib/Target/Mips/MCTargetDesc/MipsMCCodeEmitter.cpp

   1 //===-- MipsMCCodeEmitter.cpp - Convert Mips Code to Machine Code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the MipsMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13 //
  14
  15 #include "MipsMCCodeEmitter.h"
  16 #include "MCTargetDesc/MipsFixupKinds.h"
  17 #include "MCTargetDesc/MipsMCExpr.h"
  18 #include "MCTargetDesc/MipsMCTargetDesc.h"
  19 #include "llvm/ADT/APFloat.h"
  20 #include "llvm/ADT/SmallVector.h"
  21 #include "llvm/MC/MCContext.h"
  22 #include "llvm/MC/MCExpr.h"
  23 #include "llvm/MC/MCInst.h"
  24 #include "llvm/MC/MCInstrInfo.h"
  25 #include "llvm/MC/MCFixup.h"
  26 #include "llvm/MC/MCSubtargetInfo.h"
  27 #include "llvm/Support/raw_ostream.h"
  28
  29 #define DEBUG_TYPE "mccodeemitter"
  30
  31 #define GET_INSTRMAP_INFO
  32 #include "MipsGenInstrInfo.inc"
  33 #undef GET_INSTRMAP_INFO
  34
  35 namespace llvm {
  36 MCCodeEmitter *createMipsMCCodeEmitterEB(const MCInstrInfo &MCII,
  37                                          const MCRegisterInfo &MRI,
  38                                          const MCSubtargetInfo &STI,
  39                                          MCContext &Ctx) {
  40   return new MipsMCCodeEmitter(MCII, Ctx, false);
  41 }
  42
  43 MCCodeEmitter *createMipsMCCodeEmitterEL(const MCInstrInfo &MCII,
  44                                          const MCRegisterInfo &MRI,
  45                                          const MCSubtargetInfo &STI,
  46                                          MCContext &Ctx) {
  47   return new MipsMCCodeEmitter(MCII, Ctx, true);
  48 }
  49 } // End of namespace llvm.
  50
  51 // If the D<shift> instruction has a shift amount that is greater
  52 // than 31 (checked in calling routine), lower it to a D<shift>32 instruction
  53 static void LowerLargeShift(MCInst& Inst) {
  54
  55   assert(Inst.getNumOperands() == 3 && "Invalid no. of operands for shift!");
  56   assert(Inst.getOperand(2).isImm());
  57
  58   int64_t Shift = Inst.getOperand(2).getImm();
  59   if (Shift <= 31)
  60     return; // Do nothing
  61   Shift -= 32;
  62
  63   // saminus32
  64   Inst.getOperand(2).setImm(Shift);
  65
  66   switch (Inst.getOpcode()) {
  67   default:
  68     // Calling function is not synchronized
  69     llvm_unreachable("Unexpected shift instruction");
  70   case Mips::DSLL:
  71     Inst.setOpcode(Mips::DSLL32);
  72     return;
  73   case Mips::DSRL:
  74     Inst.setOpcode(Mips::DSRL32);
  75     return;
  76   case Mips::DSRA:
  77     Inst.setOpcode(Mips::DSRA32);
  78     return;
  79   case Mips::DROTR:
  80     Inst.setOpcode(Mips::DROTR32);
  81     return;
  82   }
  83 }
  84
  85 // Pick a DEXT or DINS instruction variant based on the pos and size operands
  86 static void LowerDextDins(MCInst& InstIn) {
  87   int Opcode = InstIn.getOpcode();
  88
  89   if (Opcode == Mips::DEXT)
  90     assert(InstIn.getNumOperands() == 4 &&
  91            "Invalid no. of machine operands for DEXT!");
  92   else // Only DEXT and DINS are possible
  93     assert(InstIn.getNumOperands() == 5 &&
  94            "Invalid no. of machine operands for DINS!");
  95
  96   assert(InstIn.getOperand(2).isImm());
  97   int64_t pos = InstIn.getOperand(2).getImm();
  98   assert(InstIn.getOperand(3).isImm());
  99   int64_t size = InstIn.getOperand(3).getImm();
 100
 101   if (size <= 32) {
 102     if (pos < 32)  // DEXT/DINS, do nothing
 103       return;
 104     // DEXTU/DINSU
 105     InstIn.getOperand(2).setImm(pos - 32);
 106     InstIn.setOpcode((Opcode == Mips::DEXT) ? Mips::DEXTU : Mips::DINSU);
 107     return;
 108   }
 109   // DEXTM/DINSM
 110   assert(pos < 32 && "DEXT/DINS cannot have both size and pos > 32");
 111   InstIn.getOperand(3).setImm(size - 32);
 112   InstIn.setOpcode((Opcode == Mips::DEXT) ? Mips::DEXTM : Mips::DINSM);
 113   return;
 114 }
 115
 116 bool MipsMCCodeEmitter::isMicroMips(const MCSubtargetInfo &STI) const {
 117   return STI.getFeatureBits() & Mips::FeatureMicroMips;
 118 }
 119
 120 void MipsMCCodeEmitter::EmitByte(unsigned char C, raw_ostream &OS) const {
 121   OS << (char)C;
 122 }
 123
 124 void MipsMCCodeEmitter::EmitInstruction(uint64_t Val, unsigned Size,
 125                                         const MCSubtargetInfo &STI,
 126                                         raw_ostream &OS) const {
 127   // Output the instruction encoding in little endian byte order.
 128   // Little-endian byte ordering:
 129   //   mips32r2:   4 | 3 | 2 | 1
 130   //   microMIPS:  2 | 1 | 4 | 3
 131   if (IsLittleEndian && Size == 4 && isMicroMips(STI)) {
 132     EmitInstruction(Val >> 16, 2, STI, OS);
 133     EmitInstruction(Val, 2, STI, OS);
 134   } else {
 135     for (unsigned i = 0; i < Size; ++i) {
 136       unsigned Shift = IsLittleEndian ? i * 8 : (Size - 1 - i) * 8;
 137       EmitByte((Val >> Shift) & 0xff, OS);
 138     }
 139   }
 140 }
 141
 142 /// EncodeInstruction - Emit the instruction.
 143 /// Size the instruction with Desc.getSize().
 144 void MipsMCCodeEmitter::
 145 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 146                   SmallVectorImpl<MCFixup> &Fixups,
 147                   const MCSubtargetInfo &STI) const
 148 {
 149
 150   // Non-pseudo instructions that get changed for direct object
 151   // only based on operand values.
 152   // If this list of instructions get much longer we will move
 153   // the check to a function call. Until then, this is more efficient.
 154   MCInst TmpInst = MI;
 155   switch (MI.getOpcode()) {
 156   // If shift amount is >= 32 it the inst needs to be lowered further
 157   case Mips::DSLL:
 158   case Mips::DSRL:
 159   case Mips::DSRA:
 160   case Mips::DROTR:
 161     LowerLargeShift(TmpInst);
 162     break;
 163     // Double extract instruction is chosen by pos and size operands
 164   case Mips::DEXT:
 165   case Mips::DINS:
 166     LowerDextDins(TmpInst);
 167   }
 168
 169   unsigned long N = Fixups.size();
 170   uint32_t Binary = getBinaryCodeForInstr(TmpInst, Fixups, STI);
 171
 172   // Check for unimplemented opcodes.
 173   // Unfortunately in MIPS both NOP and SLL will come in with Binary == 0
 174   // so we have to special check for them.
 175   unsigned Opcode = TmpInst.getOpcode();
 176   if ((Opcode != Mips::NOP) && (Opcode != Mips::SLL) &&
 177       (Opcode != Mips::SLL_MM) && !Binary)
 178     llvm_unreachable("unimplemented opcode in EncodeInstruction()");
 179
 180   if (STI.getFeatureBits() & Mips::FeatureMicroMips) {
 181     int NewOpcode = Mips::Std2MicroMips (Opcode, Mips::Arch_micromips);
 182     if (NewOpcode != -1) {
 183       if (Fixups.size() > N)
 184         Fixups.pop_back();
 185       Opcode = NewOpcode;
 186       TmpInst.setOpcode (NewOpcode);
 187       Binary = getBinaryCodeForInstr(TmpInst, Fixups, STI);
 188     }
 189   }
 190
 191   const MCInstrDesc &Desc = MCII.get(TmpInst.getOpcode());
 192
 193   // Get byte count of instruction
 194   unsigned Size = Desc.getSize();
 195   if (!Size)
 196     llvm_unreachable("Desc.getSize() returns 0");
 197
 198   EmitInstruction(Binary, Size, STI, OS);
 199 }
 200
 201 /// getBranchTargetOpValue - Return binary encoding of the branch
 202 /// target operand. If the machine operand requires relocation,
 203 /// record the relocation and return zero.
 204 unsigned MipsMCCodeEmitter::
 205 getBranchTargetOpValue(const MCInst &MI, unsigned OpNo,
 206                        SmallVectorImpl<MCFixup> &Fixups,
 207                        const MCSubtargetInfo &STI) const {
 208
 209   const MCOperand &MO = MI.getOperand(OpNo);
 210
 211   // If the destination is an immediate, divide by 4.
 212   if (MO.isImm()) return MO.getImm() >> 2;
 213
 214   assert(MO.isExpr() &&
 215          "getBranchTargetOpValue expects only expressions or immediates");
 216
 217   const MCExpr *Expr = MO.getExpr();
 218   Fixups.push_back(MCFixup::Create(0, Expr,
 219                                    MCFixupKind(Mips::fixup_Mips_PC16)));
 220   return 0;
 221 }
 222
 223 /// getBranchTargetOpValue - Return binary encoding of the microMIPS branch
 224 /// target operand. If the machine operand requires relocation,
 225 /// record the relocation and return zero.
 226 unsigned MipsMCCodeEmitter::
 227 getBranchTargetOpValueMM(const MCInst &MI, unsigned OpNo,
 228                          SmallVectorImpl<MCFixup> &Fixups,
 229                          const MCSubtargetInfo &STI) const {
 230
 231   const MCOperand &MO = MI.getOperand(OpNo);
 232
 233   // If the destination is an immediate, divide by 2.
 234   if (MO.isImm()) return MO.getImm() >> 1;
 235
 236   assert(MO.isExpr() &&
 237          "getBranchTargetOpValueMM expects only expressions or immediates");
 238
 239   const MCExpr *Expr = MO.getExpr();
 240   Fixups.push_back(MCFixup::Create(0, Expr,
 241                    MCFixupKind(Mips::
 242                                fixup_MICROMIPS_PC16_S1)));
 243   return 0;
 244 }
 245
 246 /// getBranchTarget21OpValue - Return binary encoding of the branch
 247 /// target operand. If the machine operand requires relocation,
 248 /// record the relocation and return zero.
 249 unsigned MipsMCCodeEmitter::
 250 getBranchTarget21OpValue(const MCInst &MI, unsigned OpNo,
 251                          SmallVectorImpl<MCFixup> &Fixups,
 252                          const MCSubtargetInfo &STI) const {
 253
 254   const MCOperand &MO = MI.getOperand(OpNo);
 255
 256   // If the destination is an immediate, divide by 4.
 257   if (MO.isImm()) return MO.getImm() >> 2;
 258
 259   assert(MO.isExpr() &&
 260          "getBranchTarget21OpValue expects only expressions or immediates");
 261
 262   const MCExpr *Expr = MO.getExpr();
 263   Fixups.push_back(MCFixup::Create(0, Expr,
 264                                    MCFixupKind(Mips::fixup_MIPS_PC21_S2)));
 265   return 0;
 266 }
 267
 268 /// getBranchTarget26OpValue - Return binary encoding of the branch
 269 /// target operand. If the machine operand requires relocation,
 270 /// record the relocation and return zero.
 271 unsigned MipsMCCodeEmitter::
 272 getBranchTarget26OpValue(const MCInst &MI, unsigned OpNo,
 273                          SmallVectorImpl<MCFixup> &Fixups,
 274                          const MCSubtargetInfo &STI) const {
 275
 276   const MCOperand &MO = MI.getOperand(OpNo);
 277
 278   // If the destination is an immediate, divide by 4.
 279   if (MO.isImm()) return MO.getImm() >> 2;
 280
 281   assert(MO.isExpr() &&
 282          "getBranchTarget26OpValue expects only expressions or immediates");
 283
 284   const MCExpr *Expr = MO.getExpr();
 285   Fixups.push_back(MCFixup::Create(0, Expr,
 286                                    MCFixupKind(Mips::fixup_MIPS_PC26_S2)));
 287   return 0;
 288 }
 289
 290 /// getJumpOffset16OpValue - Return binary encoding of the jump
 291 /// target operand. If the machine operand requires relocation,
 292 /// record the relocation and return zero.
 293 unsigned MipsMCCodeEmitter::
 294 getJumpOffset16OpValue(const MCInst &MI, unsigned OpNo,
 295                        SmallVectorImpl<MCFixup> &Fixups,
 296                        const MCSubtargetInfo &STI) const {
 297
 298   const MCOperand &MO = MI.getOperand(OpNo);
 299
 300   if (MO.isImm()) return MO.getImm();
 301
 302   assert(MO.isExpr() &&
 303          "getJumpOffset16OpValue expects only expressions or an immediate");
 304
 305    // TODO: Push fixup.
 306    return 0;
 307 }
 308
 309 /// getJumpTargetOpValue - Return binary encoding of the jump
 310 /// target operand. If the machine operand requires relocation,
 311 /// record the relocation and return zero.
 312 unsigned MipsMCCodeEmitter::
 313 getJumpTargetOpValue(const MCInst &MI, unsigned OpNo,
 314                      SmallVectorImpl<MCFixup> &Fixups,
 315                      const MCSubtargetInfo &STI) const {
 316
 317   const MCOperand &MO = MI.getOperand(OpNo);
 318   // If the destination is an immediate, divide by 4.
 319   if (MO.isImm()) return MO.getImm()>>2;
 320
 321   assert(MO.isExpr() &&
 322          "getJumpTargetOpValue expects only expressions or an immediate");
 323
 324   const MCExpr *Expr = MO.getExpr();
 325   Fixups.push_back(MCFixup::Create(0, Expr,
 326                                    MCFixupKind(Mips::fixup_Mips_26)));
 327   return 0;
 328 }
 329
 330 unsigned MipsMCCodeEmitter::
 331 getJumpTargetOpValueMM(const MCInst &MI, unsigned OpNo,
 332                        SmallVectorImpl<MCFixup> &Fixups,
 333                        const MCSubtargetInfo &STI) const {
 334
 335   const MCOperand &MO = MI.getOperand(OpNo);
 336   // If the destination is an immediate, divide by 2.
 337   if (MO.isImm()) return MO.getImm() >> 1;
 338
 339   assert(MO.isExpr() &&
 340          "getJumpTargetOpValueMM expects only expressions or an immediate");
 341
 342   const MCExpr *Expr = MO.getExpr();
 343   Fixups.push_back(MCFixup::Create(0, Expr,
 344                                    MCFixupKind(Mips::fixup_MICROMIPS_26_S1)));
 345   return 0;
 346 }
 347
 348 unsigned MipsMCCodeEmitter::
 349 getUImm5Lsl2Encoding(const MCInst &MI, unsigned OpNo,
 350                      SmallVectorImpl<MCFixup> &Fixups,
 351                      const MCSubtargetInfo &STI) const {
 352
 353   const MCOperand &MO = MI.getOperand(OpNo);
 354   if (MO.isImm()) {
 355     // The immediate is encoded as 'immediate << 2'.
 356     unsigned Res = getMachineOpValue(MI, MO, Fixups, STI);
 357     assert((Res & 3) == 0);
 358     return Res >> 2;
 359   }
 360
 361   assert(MO.isExpr() &&
 362          "getUImm5Lsl2Encoding expects only expressions or an immediate");
 363
 364   return 0;
 365 }
 366
 367 unsigned MipsMCCodeEmitter::
 368 getSImm3Lsa2Value(const MCInst &MI, unsigned OpNo,
 369                   SmallVectorImpl<MCFixup> &Fixups,
 370                   const MCSubtargetInfo &STI) const {
 371
 372   const MCOperand &MO = MI.getOperand(OpNo);
 373   if (MO.isImm()) {
 374     int Value = MO.getImm();
 375     return Value >> 2;
 376   }
 377
 378   return 0;
 379 }
 380
 381 unsigned MipsMCCodeEmitter::
 382 getUImm6Lsl2Encoding(const MCInst &MI, unsigned OpNo,
 383                      SmallVectorImpl<MCFixup> &Fixups,
 384                      const MCSubtargetInfo &STI) const {
 385
 386   const MCOperand &MO = MI.getOperand(OpNo);
 387   if (MO.isImm()) {
 388     unsigned Value = MO.getImm();
 389     return Value >> 2;
 390   }
 391
 392   return 0;
 393 }
 394
 395 unsigned MipsMCCodeEmitter::
 396 getSImm9AddiuspValue(const MCInst &MI, unsigned OpNo,
 397                      SmallVectorImpl<MCFixup> &Fixups,
 398                      const MCSubtargetInfo &STI) const {
 399
 400   const MCOperand &MO = MI.getOperand(OpNo);
 401   if (MO.isImm()) {
 402     unsigned Binary = (MO.getImm() >> 2) & 0x0000ffff;
 403     return (((Binary & 0x8000) >> 7) | (Binary & 0x00ff));
 404   }
 405
 406   return 0;
 407 }
 408
 409 unsigned MipsMCCodeEmitter::
 410 getExprOpValue(const MCExpr *Expr,SmallVectorImpl<MCFixup> &Fixups,
 411                const MCSubtargetInfo &STI) const {
 412   int64_t Res;
 413
 414   if (Expr->EvaluateAsAbsolute(Res))
 415     return Res;
 416
 417   MCExpr::ExprKind Kind = Expr->getKind();
 418   if (Kind == MCExpr::Constant) {
 419     return cast<MCConstantExpr>(Expr)->getValue();
 420   }
 421
 422   if (Kind == MCExpr::Binary) {
 423     unsigned Res = getExprOpValue(cast<MCBinaryExpr>(Expr)->getLHS(), Fixups, STI);
 424     Res += getExprOpValue(cast<MCBinaryExpr>(Expr)->getRHS(), Fixups, STI);
 425     return Res;
 426   }
 427
 428   if (Kind == MCExpr::Target) {
 429     const MipsMCExpr *MipsExpr = cast<MipsMCExpr>(Expr);
 430
 431     Mips::Fixups FixupKind = Mips::Fixups(0);
 432     switch (MipsExpr->getKind()) {
 433     default: llvm_unreachable("Unsupported fixup kind for target expression!");
 434     case MipsMCExpr::VK_Mips_HIGHEST:
 435       FixupKind = Mips::fixup_Mips_HIGHEST;
 436       break;
 437     case MipsMCExpr::VK_Mips_HIGHER:
 438       FixupKind = Mips::fixup_Mips_HIGHER;
 439       break;
 440     case MipsMCExpr::VK_Mips_HI:
 441       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_HI16
 442                                    : Mips::fixup_Mips_HI16;
 443       break;
 444     case MipsMCExpr::VK_Mips_LO:
 445       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_LO16
 446                                    : Mips::fixup_Mips_LO16;
 447       break;
 448     }
 449     Fixups.push_back(MCFixup::Create(0, MipsExpr, MCFixupKind(FixupKind)));
 450     return 0;
 451   }
 452
 453   if (Kind == MCExpr::SymbolRef) {
 454     Mips::Fixups FixupKind = Mips::Fixups(0);
 455
 456     switch(cast<MCSymbolRefExpr>(Expr)->getKind()) {
 457     default: llvm_unreachable("Unknown fixup kind!");
 458       break;
 459     case MCSymbolRefExpr::VK_Mips_GPOFF_HI :
 460       FixupKind = Mips::fixup_Mips_GPOFF_HI;
 461       break;
 462     case MCSymbolRefExpr::VK_Mips_GPOFF_LO :
 463       FixupKind = Mips::fixup_Mips_GPOFF_LO;
 464       break;
 465     case MCSymbolRefExpr::VK_Mips_GOT_PAGE :
 466       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT_PAGE
 467                               : Mips::fixup_Mips_GOT_PAGE;
 468       break;
 469     case MCSymbolRefExpr::VK_Mips_GOT_OFST :
 470       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT_OFST
 471                               : Mips::fixup_Mips_GOT_OFST;
 472       break;
 473     case MCSymbolRefExpr::VK_Mips_GOT_DISP :
 474       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT_DISP
 475                               : Mips::fixup_Mips_GOT_DISP;
 476       break;
 477     case MCSymbolRefExpr::VK_Mips_GPREL:
 478       FixupKind = Mips::fixup_Mips_GPREL16;
 479       break;
 480     case MCSymbolRefExpr::VK_Mips_GOT_CALL:
 481       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_CALL16
 482                               : Mips::fixup_Mips_CALL16;
 483       break;
 484     case MCSymbolRefExpr::VK_Mips_GOT16:
 485       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT16
 486                               : Mips::fixup_Mips_GOT_Global;
 487       break;
 488     case MCSymbolRefExpr::VK_Mips_GOT:
 489       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_GOT16
 490                               : Mips::fixup_Mips_GOT_Local;
 491       break;
 492     case MCSymbolRefExpr::VK_Mips_ABS_HI:
 493       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_HI16
 494                               : Mips::fixup_Mips_HI16;
 495       break;
 496     case MCSymbolRefExpr::VK_Mips_ABS_LO:
 497       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_LO16
 498                               : Mips::fixup_Mips_LO16;
 499       break;
 500     case MCSymbolRefExpr::VK_Mips_TLSGD:
 501       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_GD
 502                               : Mips::fixup_Mips_TLSGD;
 503       break;
 504     case MCSymbolRefExpr::VK_Mips_TLSLDM:
 505       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_LDM
 506                               : Mips::fixup_Mips_TLSLDM;
 507       break;
 508     case MCSymbolRefExpr::VK_Mips_DTPREL_HI:
 509       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_DTPREL_HI16
 510                               : Mips::fixup_Mips_DTPREL_HI;
 511       break;
 512     case MCSymbolRefExpr::VK_Mips_DTPREL_LO:
 513       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_DTPREL_LO16
 514                               : Mips::fixup_Mips_DTPREL_LO;
 515       break;
 516     case MCSymbolRefExpr::VK_Mips_GOTTPREL:
 517       FixupKind = Mips::fixup_Mips_GOTTPREL;
 518       break;
 519     case MCSymbolRefExpr::VK_Mips_TPREL_HI:
 520       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_TPREL_HI16
 521                               : Mips::fixup_Mips_TPREL_HI;
 522       break;
 523     case MCSymbolRefExpr::VK_Mips_TPREL_LO:
 524       FixupKind = isMicroMips(STI) ? Mips::fixup_MICROMIPS_TLS_TPREL_LO16
 525                               : Mips::fixup_Mips_TPREL_LO;
 526       break;
 527     case MCSymbolRefExpr::VK_Mips_HIGHER:
 528       FixupKind = Mips::fixup_Mips_HIGHER;
 529       break;
 530     case MCSymbolRefExpr::VK_Mips_HIGHEST:
 531       FixupKind = Mips::fixup_Mips_HIGHEST;
 532       break;
 533     case MCSymbolRefExpr::VK_Mips_GOT_HI16:
 534       FixupKind = Mips::fixup_Mips_GOT_HI16;
 535       break;
 536     case MCSymbolRefExpr::VK_Mips_GOT_LO16:
 537       FixupKind = Mips::fixup_Mips_GOT_LO16;
 538       break;
 539     case MCSymbolRefExpr::VK_Mips_CALL_HI16:
 540       FixupKind = Mips::fixup_Mips_CALL_HI16;
 541       break;
 542     case MCSymbolRefExpr::VK_Mips_CALL_LO16:
 543       FixupKind = Mips::fixup_Mips_CALL_LO16;
 544       break;
 545     case MCSymbolRefExpr::VK_Mips_PCREL_HI16:
 546       FixupKind = Mips::fixup_MIPS_PCHI16;
 547       break;
 548     case MCSymbolRefExpr::VK_Mips_PCREL_LO16:
 549       FixupKind = Mips::fixup_MIPS_PCLO16;
 550       break;
 551     } // switch
 552
 553     Fixups.push_back(MCFixup::Create(0, Expr, MCFixupKind(FixupKind)));
 554     return 0;
 555   }
 556   return 0;
 557 }
 558
 559 /// getMachineOpValue - Return binary encoding of operand. If the machine
 560 /// operand requires relocation, record the relocation and return zero.
 561 unsigned MipsMCCodeEmitter::
 562 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 563                   SmallVectorImpl<MCFixup> &Fixups,
 564                   const MCSubtargetInfo &STI) const {
 565   if (MO.isReg()) {
 566     unsigned Reg = MO.getReg();
 567     unsigned RegNo = Ctx.getRegisterInfo()->getEncodingValue(Reg);
 568     return RegNo;
 569   } else if (MO.isImm()) {
 570     return static_cast<unsigned>(MO.getImm());
 571   } else if (MO.isFPImm()) {
 572     return static_cast<unsigned>(APFloat(MO.getFPImm())
 573         .bitcastToAPInt().getHiBits(32).getLimitedValue());
 574   }
 575   // MO must be an Expr.
 576   assert(MO.isExpr());
 577   return getExprOpValue(MO.getExpr(),Fixups, STI);
 578 }
 579
 580 /// getMSAMemEncoding - Return binary encoding of memory operand for LD/ST
 581 /// instructions.
 582 unsigned
 583 MipsMCCodeEmitter::getMSAMemEncoding(const MCInst &MI, unsigned OpNo,
 584                                      SmallVectorImpl<MCFixup> &Fixups,
 585                                      const MCSubtargetInfo &STI) const {
 586   // Base register is encoded in bits 20-16, offset is encoded in bits 15-0.
 587   assert(MI.getOperand(OpNo).isReg());
 588   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo),Fixups, STI) << 16;
 589   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups, STI);
 590
 591   // The immediate field of an LD/ST instruction is scaled which means it must
 592   // be divided (when encoding) by the size (in bytes) of the instructions'
 593   // data format.
 594   // .b - 1 byte
 595   // .h - 2 bytes
 596   // .w - 4 bytes
 597   // .d - 8 bytes
 598   switch(MI.getOpcode())
 599   {
 600   default:
 601     assert (0 && "Unexpected instruction");
 602     break;
 603   case Mips::LD_B:
 604   case Mips::ST_B:
 605     // We don't need to scale the offset in this case
 606     break;
 607   case Mips::LD_H:
 608   case Mips::ST_H:
 609     OffBits >>= 1;
 610     break;
 611   case Mips::LD_W:
 612   case Mips::ST_W:
 613     OffBits >>= 2;
 614     break;
 615   case Mips::LD_D:
 616   case Mips::ST_D:
 617     OffBits >>= 3;
 618     break;
 619   }
 620
 621   return (OffBits & 0xFFFF) | RegBits;
 622 }
 623
 624 /// getMemEncoding - Return binary encoding of memory related operand.
 625 /// If the offset operand requires relocation, record the relocation.
 626 unsigned
 627 MipsMCCodeEmitter::getMemEncoding(const MCInst &MI, unsigned OpNo,
 628                                   SmallVectorImpl<MCFixup> &Fixups,
 629                                   const MCSubtargetInfo &STI) const {
 630   // Base register is encoded in bits 20-16, offset is encoded in bits 15-0.
 631   assert(MI.getOperand(OpNo).isReg());
 632   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo),Fixups, STI) << 16;
 633   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups, STI);
 634
 635   return (OffBits & 0xFFFF) | RegBits;
 636 }
 637
 638 unsigned MipsMCCodeEmitter::
 639 getMemEncodingMMImm4(const MCInst &MI, unsigned OpNo,
 640                      SmallVectorImpl<MCFixup> &Fixups,
 641                      const MCSubtargetInfo &STI) const {
 642   // Base register is encoded in bits 6-4, offset is encoded in bits 3-0.
 643   assert(MI.getOperand(OpNo).isReg());
 644   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo),
 645                                        Fixups, STI) << 4;
 646   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1),
 647                                        Fixups, STI);
 648
 649   return (OffBits & 0xF) | RegBits;
 650 }
 651
 652 unsigned MipsMCCodeEmitter::
 653 getMemEncodingMMImm4Lsl1(const MCInst &MI, unsigned OpNo,
 654                          SmallVectorImpl<MCFixup> &Fixups,
 655                          const MCSubtargetInfo &STI) const {
 656   // Base register is encoded in bits 6-4, offset is encoded in bits 3-0.
 657   assert(MI.getOperand(OpNo).isReg());
 658   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo),
 659                                        Fixups, STI) << 4;
 660   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1),
 661                                        Fixups, STI) >> 1;
 662
 663   return (OffBits & 0xF) | RegBits;
 664 }
 665
 666 unsigned MipsMCCodeEmitter::
 667 getMemEncodingMMImm4Lsl2(const MCInst &MI, unsigned OpNo,
 668                          SmallVectorImpl<MCFixup> &Fixups,
 669                          const MCSubtargetInfo &STI) const {
 670   // Base register is encoded in bits 6-4, offset is encoded in bits 3-0.
 671   assert(MI.getOperand(OpNo).isReg());
 672   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo),
 673                                        Fixups, STI) << 4;
 674   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1),
 675                                        Fixups, STI) >> 2;
 676
 677   return (OffBits & 0xF) | RegBits;
 678 }
 679
 680 unsigned MipsMCCodeEmitter::
 681 getMemEncodingMMImm12(const MCInst &MI, unsigned OpNo,
 682                       SmallVectorImpl<MCFixup> &Fixups,
 683                       const MCSubtargetInfo &STI) const {
 684   // opNum can be invalid if instruction had reglist as operand.
 685   // MemOperand is always last operand of instruction (base + offset).
 686   switch (MI.getOpcode()) {
 687   default:
 688     break;
 689   case Mips::SWM32_MM:
 690   case Mips::LWM32_MM:
 691     OpNo = MI.getNumOperands() - 2;
 692     break;
 693   }
 694
 695   // Base register is encoded in bits 20-16, offset is encoded in bits 11-0.
 696   assert(MI.getOperand(OpNo).isReg());
 697   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI) << 16;
 698   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups, STI);
 699
 700   return (OffBits & 0x0FFF) | RegBits;
 701 }
 702
 703 unsigned MipsMCCodeEmitter::
 704 getMemEncodingMMImm4sp(const MCInst &MI, unsigned OpNo,
 705                        SmallVectorImpl<MCFixup> &Fixups,
 706                        const MCSubtargetInfo &STI) const {
 707   // opNum can be invalid if instruction had reglist as operand
 708   // MemOperand is always last operand of instruction (base + offset)
 709   switch (MI.getOpcode()) {
 710   default:
 711     break;
 712   case Mips::SWM16_MM:
 713   case Mips::LWM16_MM:
 714     OpNo = MI.getNumOperands() - 2;
 715     break;
 716   }
 717
 718   // Offset is encoded in bits 4-0.
 719   assert(MI.getOperand(OpNo).isReg());
 720   // Base register is always SP - thus it is not encoded.
 721   assert(MI.getOperand(OpNo+1).isImm());
 722   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups, STI);
 723
 724   return ((OffBits >> 2) & 0x0F);
 725 }
 726
 727 unsigned
 728 MipsMCCodeEmitter::getSizeExtEncoding(const MCInst &MI, unsigned OpNo,
 729                                       SmallVectorImpl<MCFixup> &Fixups,
 730                                       const MCSubtargetInfo &STI) const {
 731   assert(MI.getOperand(OpNo).isImm());
 732   unsigned SizeEncoding = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI);
 733   return SizeEncoding - 1;
 734 }
 735
 736 // FIXME: should be called getMSBEncoding
 737 //
 738 unsigned
 739 MipsMCCodeEmitter::getSizeInsEncoding(const MCInst &MI, unsigned OpNo,
 740                                       SmallVectorImpl<MCFixup> &Fixups,
 741                                       const MCSubtargetInfo &STI) const {
 742   assert(MI.getOperand(OpNo-1).isImm());
 743   assert(MI.getOperand(OpNo).isImm());
 744   unsigned Position = getMachineOpValue(MI, MI.getOperand(OpNo-1), Fixups, STI);
 745   unsigned Size = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI);
 746
 747   return Position + Size - 1;
 748 }
 749
 750 unsigned
 751 MipsMCCodeEmitter::getLSAImmEncoding(const MCInst &MI, unsigned OpNo,
 752                                      SmallVectorImpl<MCFixup> &Fixups,
 753                                      const MCSubtargetInfo &STI) const {
 754   assert(MI.getOperand(OpNo).isImm());
 755   // The immediate is encoded as 'immediate - 1'.
 756   return getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI) - 1;
 757 }
 758
 759 unsigned
 760 MipsMCCodeEmitter::getSimm19Lsl2Encoding(const MCInst &MI, unsigned OpNo,
 761                                          SmallVectorImpl<MCFixup> &Fixups,
 762                                          const MCSubtargetInfo &STI) const {
 763   const MCOperand &MO = MI.getOperand(OpNo);
 764   if (MO.isImm()) {
 765     // The immediate is encoded as 'immediate << 2'.
 766     unsigned Res = getMachineOpValue(MI, MO, Fixups, STI);
 767     assert((Res & 3) == 0);
 768     return Res >> 2;
 769   }
 770
 771   assert(MO.isExpr() &&
 772          "getSimm19Lsl2Encoding expects only expressions or an immediate");
 773
 774   const MCExpr *Expr = MO.getExpr();
 775   Fixups.push_back(MCFixup::Create(0, Expr,
 776                                    MCFixupKind(Mips::fixup_MIPS_PC19_S2)));
 777   return 0;
 778 }
 779
 780 unsigned
 781 MipsMCCodeEmitter::getSimm18Lsl3Encoding(const MCInst &MI, unsigned OpNo,
 782                                          SmallVectorImpl<MCFixup> &Fixups,
 783                                          const MCSubtargetInfo &STI) const {
 784   const MCOperand &MO = MI.getOperand(OpNo);
 785   if (MO.isImm()) {
 786     // The immediate is encoded as 'immediate << 3'.
 787     unsigned Res = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups, STI);
 788     assert((Res & 7) == 0);
 789     return Res >> 3;
 790   }
 791
 792   assert(MO.isExpr() &&
 793          "getSimm18Lsl2Encoding expects only expressions or an immediate");
 794
 795   const MCExpr *Expr = MO.getExpr();
 796   Fixups.push_back(MCFixup::Create(0, Expr,
 797                                    MCFixupKind(Mips::fixup_MIPS_PC18_S3)));
 798   return 0;
 799 }
 800
 801 unsigned
 802 MipsMCCodeEmitter::getUImm3Mod8Encoding(const MCInst &MI, unsigned OpNo,
 803                                         SmallVectorImpl<MCFixup> &Fixups,
 804                                         const MCSubtargetInfo &STI) const {
 805   assert(MI.getOperand(OpNo).isImm());
 806   const MCOperand &MO = MI.getOperand(OpNo);
 807   return MO.getImm() % 8;
 808 }
 809
 810 unsigned
 811 MipsMCCodeEmitter::getUImm4AndValue(const MCInst &MI, unsigned OpNo,
 812                                     SmallVectorImpl<MCFixup> &Fixups,
 813                                     const MCSubtargetInfo &STI) const {
 814   assert(MI.getOperand(OpNo).isImm());
 815   const MCOperand &MO = MI.getOperand(OpNo);
 816   unsigned Value = MO.getImm();
 817   switch (Value) {
 818     case 128:   return 0x0;
 819     case 1:     return 0x1;
 820     case 2:     return 0x2;
 821     case 3:     return 0x3;
 822     case 4:     return 0x4;
 823     case 7:     return 0x5;
 824     case 8:     return 0x6;
 825     case 15:    return 0x7;
 826     case 16:    return 0x8;
 827     case 31:    return 0x9;
 828     case 32:    return 0xa;
 829     case 63:    return 0xb;
 830     case 64:    return 0xc;
 831     case 255:   return 0xd;
 832     case 32768: return 0xe;
 833     case 65535: return 0xf;
 834   }
 835   llvm_unreachable("Unexpected value");
 836 }
 837
 838 unsigned
 839 MipsMCCodeEmitter::getRegisterListOpValue(const MCInst &MI, unsigned OpNo,
 840                                           SmallVectorImpl<MCFixup> &Fixups,
 841                                           const MCSubtargetInfo &STI) const {
 842   unsigned res = 0;
 843
 844   // Register list operand is always first operand of instruction and it is
 845   // placed before memory operand (register + imm).
 846
 847   for (unsigned I = OpNo, E = MI.getNumOperands() - 2; I < E; ++I) {
 848     unsigned Reg = MI.getOperand(I).getReg();
 849     unsigned RegNo = Ctx.getRegisterInfo()->getEncodingValue(Reg);
 850     if (RegNo != 31)
 851       res++;
 852     else
 853       res |= 0x10;
 854   }
 855   return res;
 856 }
 857
 858 unsigned
 859 MipsMCCodeEmitter::getRegisterListOpValue16(const MCInst &MI, unsigned OpNo,
 860                                             SmallVectorImpl<MCFixup> &Fixups,
 861                                             const MCSubtargetInfo &STI) const {
 862   return (MI.getNumOperands() - 4);
 863 }
 864
 865 #include "MipsGenMCCodeEmitter.inc"