lib/Target/Mips/MCTargetDesc/MipsMCCodeEmitter.cpp

   1 //===-- MipsMCCodeEmitter.cpp - Convert Mips Code to Machine Code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the MipsMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13 //
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/MipsBaseInfo.h"
  16 #include "MCTargetDesc/MipsFixupKinds.h"
  17 #include "MCTargetDesc/MipsMCTargetDesc.h"
  18 #include "llvm/ADT/APFloat.h"
  19 #include "llvm/ADT/Statistic.h"
  20 #include "llvm/MC/MCCodeEmitter.h"
  21 #include "llvm/MC/MCContext.h"
  22 #include "llvm/MC/MCExpr.h"
  23 #include "llvm/MC/MCInst.h"
  24 #include "llvm/MC/MCInstrInfo.h"
  25 #include "llvm/MC/MCRegisterInfo.h"
  26 #include "llvm/MC/MCSubtargetInfo.h"
  27 #include "llvm/Support/raw_ostream.h"
  28
  29 #define GET_INSTRMAP_INFO
  30 #include "MipsGenInstrInfo.inc"
  31
  32 using namespace llvm;
  33
  34 namespace {
  35 class MipsMCCodeEmitter : public MCCodeEmitter {
  36   MipsMCCodeEmitter(const MipsMCCodeEmitter &) LLVM_DELETED_FUNCTION;
  37   void operator=(const MipsMCCodeEmitter &) LLVM_DELETED_FUNCTION;
  38   const MCInstrInfo &MCII;
  39   MCContext &Ctx;
  40   const MCSubtargetInfo &STI;
  41   bool IsLittleEndian;
  42   bool IsMicroMips;
  43
  44 public:
  45   MipsMCCodeEmitter(const MCInstrInfo &mcii, MCContext &Ctx_,
  46                     const MCSubtargetInfo &sti, bool IsLittle) :
  47     MCII(mcii), Ctx(Ctx_), STI (sti), IsLittleEndian(IsLittle) {
  48       IsMicroMips = STI.getFeatureBits() & Mips::FeatureMicroMips;
  49     }
  50
  51   ~MipsMCCodeEmitter() {}
  52
  53   void EmitByte(unsigned char C, raw_ostream &OS) const {
  54     OS << (char)C;
  55   }
  56
  57   void EmitInstruction(uint64_t Val, unsigned Size, raw_ostream &OS) const {
  58     // Output the instruction encoding in little endian byte order.
  59     // Little-endian byte ordering:
  60     //   mips32r2:   4 | 3 | 2 | 1
  61     //   microMIPS:  2 | 1 | 4 | 3
  62     if (IsLittleEndian && Size == 4 && IsMicroMips) {
  63       EmitInstruction(Val>>16, 2, OS);
  64       EmitInstruction(Val, 2, OS);
  65     } else {
  66       for (unsigned i = 0; i < Size; ++i) {
  67         unsigned Shift = IsLittleEndian ? i * 8 : (Size - 1 - i) * 8;
  68         EmitByte((Val >> Shift) & 0xff, OS);
  69       }
  70     }
  71   }
  72
  73   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
  74                          SmallVectorImpl<MCFixup> &Fixups) const;
  75
  76   // getBinaryCodeForInstr - TableGen'erated function for getting the
  77   // binary encoding for an instruction.
  78   uint64_t getBinaryCodeForInstr(const MCInst &MI,
  79                                  SmallVectorImpl<MCFixup> &Fixups) const;
  80
  81   // getBranchJumpOpValue - Return binary encoding of the jump
  82   // target operand. If the machine operand requires relocation,
  83   // record the relocation and return zero.
  84    unsigned getJumpTargetOpValue(const MCInst &MI, unsigned OpNo,
  85                                  SmallVectorImpl<MCFixup> &Fixups) const;
  86
  87   // getBranchJumpOpValueMM - Return binary encoding of the microMIPS jump
  88   // target operand. If the machine operand requires relocation,
  89   // record the relocation and return zero.
  90   unsigned getJumpTargetOpValueMM(const MCInst &MI, unsigned OpNo,
  91                                   SmallVectorImpl<MCFixup> &Fixups) const;
  92
  93    // getBranchTargetOpValue - Return binary encoding of the branch
  94    // target operand. If the machine operand requires relocation,
  95    // record the relocation and return zero.
  96   unsigned getBranchTargetOpValue(const MCInst &MI, unsigned OpNo,
  97                                   SmallVectorImpl<MCFixup> &Fixups) const;
  98
  99    // getMachineOpValue - Return binary encoding of operand. If the machin
 100    // operand requires relocation, record the relocation and return zero.
 101   unsigned getMachineOpValue(const MCInst &MI,const MCOperand &MO,
 102                              SmallVectorImpl<MCFixup> &Fixups) const;
 103
 104   unsigned getMemEncoding(const MCInst &MI, unsigned OpNo,
 105                           SmallVectorImpl<MCFixup> &Fixups) const;
 106   unsigned getMemEncodingMMImm12(const MCInst &MI, unsigned OpNo,
 107                                  SmallVectorImpl<MCFixup> &Fixups) const;
 108   unsigned getSizeExtEncoding(const MCInst &MI, unsigned OpNo,
 109                               SmallVectorImpl<MCFixup> &Fixups) const;
 110   unsigned getSizeInsEncoding(const MCInst &MI, unsigned OpNo,
 111                               SmallVectorImpl<MCFixup> &Fixups) const;
 112
 113   unsigned
 114   getExprOpValue(const MCExpr *Expr,SmallVectorImpl<MCFixup> &Fixups) const;
 115
 116 }; // class MipsMCCodeEmitter
 117 }  // namespace
 118
 119 MCCodeEmitter *llvm::createMipsMCCodeEmitterEB(const MCInstrInfo &MCII,
 120                                                const MCRegisterInfo &MRI,
 121                                                const MCSubtargetInfo &STI,
 122                                                MCContext &Ctx)
 123 {
 124   return new MipsMCCodeEmitter(MCII, Ctx, STI, false);
 125 }
 126
 127 MCCodeEmitter *llvm::createMipsMCCodeEmitterEL(const MCInstrInfo &MCII,
 128                                                const MCRegisterInfo &MRI,
 129                                                const MCSubtargetInfo &STI,
 130                                                MCContext &Ctx)
 131 {
 132   return new MipsMCCodeEmitter(MCII, Ctx, STI, true);
 133 }
 134
 135
 136 // If the D<shift> instruction has a shift amount that is greater
 137 // than 31 (checked in calling routine), lower it to a D<shift>32 instruction
 138 static void LowerLargeShift(MCInst& Inst) {
 139
 140   assert(Inst.getNumOperands() == 3 && "Invalid no. of operands for shift!");
 141   assert(Inst.getOperand(2).isImm());
 142
 143   int64_t Shift = Inst.getOperand(2).getImm();
 144   if (Shift <= 31)
 145     return; // Do nothing
 146   Shift -= 32;
 147
 148   // saminus32
 149   Inst.getOperand(2).setImm(Shift);
 150
 151   switch (Inst.getOpcode()) {
 152   default:
 153     // Calling function is not synchronized
 154     llvm_unreachable("Unexpected shift instruction");
 155   case Mips::DSLL:
 156     Inst.setOpcode(Mips::DSLL32);
 157     return;
 158   case Mips::DSRL:
 159     Inst.setOpcode(Mips::DSRL32);
 160     return;
 161   case Mips::DSRA:
 162     Inst.setOpcode(Mips::DSRA32);
 163     return;
 164   case Mips::DROTR:
 165     Inst.setOpcode(Mips::DROTR32);
 166     return;
 167   }
 168 }
 169
 170 // Pick a DEXT or DINS instruction variant based on the pos and size operands
 171 static void LowerDextDins(MCInst& InstIn) {
 172   int Opcode = InstIn.getOpcode();
 173
 174   if (Opcode == Mips::DEXT)
 175     assert(InstIn.getNumOperands() == 4 &&
 176            "Invalid no. of machine operands for DEXT!");
 177   else // Only DEXT and DINS are possible
 178     assert(InstIn.getNumOperands() == 5 &&
 179            "Invalid no. of machine operands for DINS!");
 180
 181   assert(InstIn.getOperand(2).isImm());
 182   int64_t pos = InstIn.getOperand(2).getImm();
 183   assert(InstIn.getOperand(3).isImm());
 184   int64_t size = InstIn.getOperand(3).getImm();
 185
 186   if (size <= 32) {
 187     if (pos < 32)  // DEXT/DINS, do nothing
 188       return;
 189     // DEXTU/DINSU
 190     InstIn.getOperand(2).setImm(pos - 32);
 191     InstIn.setOpcode((Opcode == Mips::DEXT) ? Mips::DEXTU : Mips::DINSU);
 192     return;
 193   }
 194   // DEXTM/DINSM
 195   assert(pos < 32 && "DEXT/DINS cannot have both size and pos > 32");
 196   InstIn.getOperand(3).setImm(size - 32);
 197   InstIn.setOpcode((Opcode == Mips::DEXT) ? Mips::DEXTM : Mips::DINSM);
 198   return;
 199 }
 200
 201 /// EncodeInstruction - Emit the instruction.
 202 /// Size the instruction with Desc.getSize().
 203 void MipsMCCodeEmitter::
 204 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 205                   SmallVectorImpl<MCFixup> &Fixups) const
 206 {
 207
 208   // Non-pseudo instructions that get changed for direct object
 209   // only based on operand values.
 210   // If this list of instructions get much longer we will move
 211   // the check to a function call. Until then, this is more efficient.
 212   MCInst TmpInst = MI;
 213   switch (MI.getOpcode()) {
 214   // If shift amount is >= 32 it the inst needs to be lowered further
 215   case Mips::DSLL:
 216   case Mips::DSRL:
 217   case Mips::DSRA:
 218   case Mips::DROTR:
 219     LowerLargeShift(TmpInst);
 220     break;
 221     // Double extract instruction is chosen by pos and size operands
 222   case Mips::DEXT:
 223   case Mips::DINS:
 224     LowerDextDins(TmpInst);
 225   }
 226
 227   unsigned long N = Fixups.size();
 228   uint32_t Binary = getBinaryCodeForInstr(TmpInst, Fixups);
 229
 230   // Check for unimplemented opcodes.
 231   // Unfortunately in MIPS both NOP and SLL will come in with Binary == 0
 232   // so we have to special check for them.
 233   unsigned Opcode = TmpInst.getOpcode();
 234   if ((Opcode != Mips::NOP) && (Opcode != Mips::SLL) && !Binary)
 235     llvm_unreachable("unimplemented opcode in EncodeInstruction()");
 236
 237   if (STI.getFeatureBits() & Mips::FeatureMicroMips) {
 238     int NewOpcode = Mips::Std2MicroMips (Opcode, Mips::Arch_micromips);
 239     if (NewOpcode != -1) {
 240       if (Fixups.size() > N)
 241         Fixups.pop_back();
 242       Opcode = NewOpcode;
 243       TmpInst.setOpcode (NewOpcode);
 244       Binary = getBinaryCodeForInstr(TmpInst, Fixups);
 245     }
 246   }
 247
 248   const MCInstrDesc &Desc = MCII.get(TmpInst.getOpcode());
 249
 250   // Get byte count of instruction
 251   unsigned Size = Desc.getSize();
 252   if (!Size)
 253     llvm_unreachable("Desc.getSize() returns 0");
 254
 255   EmitInstruction(Binary, Size, OS);
 256 }
 257
 258 /// getBranchTargetOpValue - Return binary encoding of the branch
 259 /// target operand. If the machine operand requires relocation,
 260 /// record the relocation and return zero.
 261 unsigned MipsMCCodeEmitter::
 262 getBranchTargetOpValue(const MCInst &MI, unsigned OpNo,
 263                        SmallVectorImpl<MCFixup> &Fixups) const {
 264
 265   const MCOperand &MO = MI.getOperand(OpNo);
 266
 267   // If the destination is an immediate, divide by 4.
 268   if (MO.isImm()) return MO.getImm() >> 2;
 269
 270   assert(MO.isExpr() &&
 271          "getBranchTargetOpValue expects only expressions or immediates");
 272
 273   const MCExpr *Expr = MO.getExpr();
 274   Fixups.push_back(MCFixup::Create(0, Expr,
 275                                    MCFixupKind(Mips::fixup_Mips_PC16)));
 276   return 0;
 277 }
 278
 279 /// getJumpTargetOpValue - Return binary encoding of the jump
 280 /// target operand. If the machine operand requires relocation,
 281 /// record the relocation and return zero.
 282 unsigned MipsMCCodeEmitter::
 283 getJumpTargetOpValue(const MCInst &MI, unsigned OpNo,
 284                      SmallVectorImpl<MCFixup> &Fixups) const {
 285
 286   const MCOperand &MO = MI.getOperand(OpNo);
 287   // If the destination is an immediate, divide by 4.
 288   if (MO.isImm()) return MO.getImm()>>2;
 289
 290   assert(MO.isExpr() &&
 291          "getJumpTargetOpValue expects only expressions or an immediate");
 292
 293   const MCExpr *Expr = MO.getExpr();
 294   Fixups.push_back(MCFixup::Create(0, Expr,
 295                                    MCFixupKind(Mips::fixup_Mips_26)));
 296   return 0;
 297 }
 298
 299 unsigned MipsMCCodeEmitter::
 300 getJumpTargetOpValueMM(const MCInst &MI, unsigned OpNo,
 301                        SmallVectorImpl<MCFixup> &Fixups) const {
 302
 303   const MCOperand &MO = MI.getOperand(OpNo);
 304   // If the destination is an immediate, divide by 2.
 305   if (MO.isImm()) return MO.getImm() >> 1;
 306
 307   assert(MO.isExpr() &&
 308          "getJumpTargetOpValueMM expects only expressions or an immediate");
 309
 310   const MCExpr *Expr = MO.getExpr();
 311   Fixups.push_back(MCFixup::Create(0, Expr,
 312                                    MCFixupKind(Mips::fixup_MICROMIPS_26_S1)));
 313   return 0;
 314 }
 315
 316 unsigned MipsMCCodeEmitter::
 317 getExprOpValue(const MCExpr *Expr,SmallVectorImpl<MCFixup> &Fixups) const {
 318   int64_t Res;
 319
 320   if (Expr->EvaluateAsAbsolute(Res))
 321     return Res;
 322
 323   MCExpr::ExprKind Kind = Expr->getKind();
 324   if (Kind == MCExpr::Constant) {
 325     return cast<MCConstantExpr>(Expr)->getValue();
 326   }
 327
 328   if (Kind == MCExpr::Binary) {
 329     unsigned Res = getExprOpValue(cast<MCBinaryExpr>(Expr)->getLHS(), Fixups);
 330     Res += getExprOpValue(cast<MCBinaryExpr>(Expr)->getRHS(), Fixups);
 331     return Res;
 332   }
 333   if (Kind == MCExpr::SymbolRef) {
 334   Mips::Fixups FixupKind = Mips::Fixups(0);
 335
 336   switch(cast<MCSymbolRefExpr>(Expr)->getKind()) {
 337   default: llvm_unreachable("Unknown fixup kind!");
 338     break;
 339   case MCSymbolRefExpr::VK_Mips_GPOFF_HI :
 340     FixupKind = Mips::fixup_Mips_GPOFF_HI;
 341     break;
 342   case MCSymbolRefExpr::VK_Mips_GPOFF_LO :
 343     FixupKind = Mips::fixup_Mips_GPOFF_LO;
 344     break;
 345   case MCSymbolRefExpr::VK_Mips_GOT_PAGE :
 346     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_GOT_PAGE
 347                             : Mips::fixup_Mips_GOT_PAGE;
 348     break;
 349   case MCSymbolRefExpr::VK_Mips_GOT_OFST :
 350     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_GOT_OFST
 351                             : Mips::fixup_Mips_GOT_OFST;
 352     break;
 353   case MCSymbolRefExpr::VK_Mips_GOT_DISP :
 354     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_GOT_DISP
 355                             : Mips::fixup_Mips_GOT_DISP;
 356     break;
 357   case MCSymbolRefExpr::VK_Mips_GPREL:
 358     FixupKind = Mips::fixup_Mips_GPREL16;
 359     break;
 360   case MCSymbolRefExpr::VK_Mips_GOT_CALL:
 361     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_CALL16
 362                             : Mips::fixup_Mips_CALL16;
 363     break;
 364   case MCSymbolRefExpr::VK_Mips_GOT16:
 365     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_GOT16
 366                             : Mips::fixup_Mips_GOT_Global;
 367     break;
 368   case MCSymbolRefExpr::VK_Mips_GOT:
 369     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_GOT16
 370                             : Mips::fixup_Mips_GOT_Local;
 371     break;
 372   case MCSymbolRefExpr::VK_Mips_ABS_HI:
 373     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_HI16
 374                             : Mips::fixup_Mips_HI16;
 375     break;
 376   case MCSymbolRefExpr::VK_Mips_ABS_LO:
 377     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_LO16
 378                             : Mips::fixup_Mips_LO16;
 379     break;
 380   case MCSymbolRefExpr::VK_Mips_TLSGD:
 381     FixupKind = Mips::fixup_Mips_TLSGD;
 382     break;
 383   case MCSymbolRefExpr::VK_Mips_TLSLDM:
 384     FixupKind = Mips::fixup_Mips_TLSLDM;
 385     break;
 386   case MCSymbolRefExpr::VK_Mips_DTPREL_HI:
 387     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_TLS_DTPREL_HI16
 388                             : Mips::fixup_Mips_DTPREL_HI;
 389     break;
 390   case MCSymbolRefExpr::VK_Mips_DTPREL_LO:
 391     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_TLS_DTPREL_LO16
 392                             : Mips::fixup_Mips_DTPREL_LO;
 393     break;
 394   case MCSymbolRefExpr::VK_Mips_GOTTPREL:
 395     FixupKind = Mips::fixup_Mips_GOTTPREL;
 396     break;
 397   case MCSymbolRefExpr::VK_Mips_TPREL_HI:
 398     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_TLS_TPREL_HI16
 399                             : Mips::fixup_Mips_TPREL_HI;
 400     break;
 401   case MCSymbolRefExpr::VK_Mips_TPREL_LO:
 402     FixupKind = IsMicroMips ? Mips::fixup_MICROMIPS_TLS_TPREL_LO16
 403                             : Mips::fixup_Mips_TPREL_LO;
 404     break;
 405   case MCSymbolRefExpr::VK_Mips_HIGHER:
 406     FixupKind = Mips::fixup_Mips_HIGHER;
 407     break;
 408   case MCSymbolRefExpr::VK_Mips_HIGHEST:
 409     FixupKind = Mips::fixup_Mips_HIGHEST;
 410     break;
 411   case MCSymbolRefExpr::VK_Mips_GOT_HI16:
 412     FixupKind = Mips::fixup_Mips_GOT_HI16;
 413     break;
 414   case MCSymbolRefExpr::VK_Mips_GOT_LO16:
 415     FixupKind = Mips::fixup_Mips_GOT_LO16;
 416     break;
 417   case MCSymbolRefExpr::VK_Mips_CALL_HI16:
 418     FixupKind = Mips::fixup_Mips_CALL_HI16;
 419     break;
 420   case MCSymbolRefExpr::VK_Mips_CALL_LO16:
 421     FixupKind = Mips::fixup_Mips_CALL_LO16;
 422     break;
 423   } // switch
 424
 425     Fixups.push_back(MCFixup::Create(0, Expr, MCFixupKind(FixupKind)));
 426     return 0;
 427   }
 428   return 0;
 429 }
 430
 431 /// getMachineOpValue - Return binary encoding of operand. If the machine
 432 /// operand requires relocation, record the relocation and return zero.
 433 unsigned MipsMCCodeEmitter::
 434 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 435                   SmallVectorImpl<MCFixup> &Fixups) const {
 436   if (MO.isReg()) {
 437     unsigned Reg = MO.getReg();
 438     unsigned RegNo = Ctx.getRegisterInfo()->getEncodingValue(Reg);
 439     return RegNo;
 440   } else if (MO.isImm()) {
 441     return static_cast<unsigned>(MO.getImm());
 442   } else if (MO.isFPImm()) {
 443     return static_cast<unsigned>(APFloat(MO.getFPImm())
 444         .bitcastToAPInt().getHiBits(32).getLimitedValue());
 445   }
 446   // MO must be an Expr.
 447   assert(MO.isExpr());
 448   return getExprOpValue(MO.getExpr(),Fixups);
 449 }
 450
 451 /// getMemEncoding - Return binary encoding of memory related operand.
 452 /// If the offset operand requires relocation, record the relocation.
 453 unsigned
 454 MipsMCCodeEmitter::getMemEncoding(const MCInst &MI, unsigned OpNo,
 455                                   SmallVectorImpl<MCFixup> &Fixups) const {
 456   // Base register is encoded in bits 20-16, offset is encoded in bits 15-0.
 457   assert(MI.getOperand(OpNo).isReg());
 458   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo),Fixups) << 16;
 459   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups);
 460
 461   return (OffBits & 0xFFFF) | RegBits;
 462 }
 463
 464 unsigned MipsMCCodeEmitter::
 465 getMemEncodingMMImm12(const MCInst &MI, unsigned OpNo,
 466                       SmallVectorImpl<MCFixup> &Fixups) const {
 467   // Base register is encoded in bits 20-16, offset is encoded in bits 11-0.
 468   assert(MI.getOperand(OpNo).isReg());
 469   unsigned RegBits = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups) << 16;
 470   unsigned OffBits = getMachineOpValue(MI, MI.getOperand(OpNo+1), Fixups);
 471
 472   return (OffBits & 0x0FFF) | RegBits;
 473 }
 474
 475 unsigned
 476 MipsMCCodeEmitter::getSizeExtEncoding(const MCInst &MI, unsigned OpNo,
 477                                       SmallVectorImpl<MCFixup> &Fixups) const {
 478   assert(MI.getOperand(OpNo).isImm());
 479   unsigned SizeEncoding = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups);
 480   return SizeEncoding - 1;
 481 }
 482
 483 // FIXME: should be called getMSBEncoding
 484 //
 485 unsigned
 486 MipsMCCodeEmitter::getSizeInsEncoding(const MCInst &MI, unsigned OpNo,
 487                                       SmallVectorImpl<MCFixup> &Fixups) const {
 488   assert(MI.getOperand(OpNo-1).isImm());
 489   assert(MI.getOperand(OpNo).isImm());
 490   unsigned Position = getMachineOpValue(MI, MI.getOperand(OpNo-1), Fixups);
 491   unsigned Size = getMachineOpValue(MI, MI.getOperand(OpNo), Fixups);
 492
 493   return Position + Size - 1;
 494 }
 495
 496 #include "MipsGenMCCodeEmitter.inc"
 497