lib/Target/MSP430/MSP430ISelLowering.cpp

   1 //===-- MSP430ISelLowering.cpp - MSP430 DAG Lowering Implementation  ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the MSP430TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "msp430-lower"
  15
  16 #include "MSP430ISelLowering.h"
  17 #include "MSP430.h"
  18 #include "MSP430MachineFunctionInfo.h"
  19 #include "MSP430TargetMachine.h"
  20 #include "MSP430Subtarget.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/CallingConv.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/GlobalAlias.h"
  27 #include "llvm/CodeGen/CallingConvLower.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/CodeGen/SelectionDAGISel.h"
  33 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  34 #include "llvm/CodeGen/ValueTypes.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38 #include "llvm/Support/raw_ostream.h"
  39 using namespace llvm;
  40
  41 typedef enum {
  42   NoHWMult,
  43   HWMultIntr,
  44   HWMultNoIntr
  45 } HWMultUseMode;
  46
  47 static cl::opt<HWMultUseMode>
  48 HWMultMode("msp430-hwmult-mode",
  49            cl::desc("Hardware multiplier use mode"),
  50            cl::init(HWMultNoIntr),
  51            cl::values(
  52              clEnumValN(NoHWMult, "no",
  53                 "Do not use hardware multiplier"),
  54              clEnumValN(HWMultIntr, "interrupts",
  55                 "Assume hardware multiplier can be used inside interrupts"),
  56              clEnumValN(HWMultNoIntr, "use",
  57                 "Assume hardware multiplier cannot be used inside interrupts"),
  58              clEnumValEnd));
  59
  60 MSP430TargetLowering::MSP430TargetLowering(MSP430TargetMachine &tm) :
  61   TargetLowering(tm, new TargetLoweringObjectFileELF()),
  62   Subtarget(*tm.getSubtargetImpl()), TM(tm) {
  63
  64   TD = getTargetData();
  65
  66   // Set up the register classes.
  67   addRegisterClass(MVT::i8,  &MSP430::GR8RegClass);
  68   addRegisterClass(MVT::i16, &MSP430::GR16RegClass);
  69
  70   // Compute derived properties from the register classes
  71   computeRegisterProperties();
  72
  73   // Provide all sorts of operation actions
  74
  75   // Division is expensive
  76   setIntDivIsCheap(false);
  77
  78   setStackPointerRegisterToSaveRestore(MSP430::SPW);
  79   setBooleanContents(ZeroOrOneBooleanContent);
  80   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
  81
  82   // We have post-incremented loads / stores.
  83   setIndexedLoadAction(ISD::POST_INC, MVT::i8, Legal);
  84   setIndexedLoadAction(ISD::POST_INC, MVT::i16, Legal);
  85
  86   setLoadExtAction(ISD::EXTLOAD,  MVT::i1,  Promote);
  87   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  88   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  89   setLoadExtAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  90   setLoadExtAction(ISD::SEXTLOAD, MVT::i16, Expand);
  91
  92   // We don't have any truncstores
  93   setTruncStoreAction(MVT::i16, MVT::i8, Expand);
  94
  95   setOperationAction(ISD::SRA,              MVT::i8,    Custom);
  96   setOperationAction(ISD::SHL,              MVT::i8,    Custom);
  97   setOperationAction(ISD::SRL,              MVT::i8,    Custom);
  98   setOperationAction(ISD::SRA,              MVT::i16,   Custom);
  99   setOperationAction(ISD::SHL,              MVT::i16,   Custom);
 100   setOperationAction(ISD::SRL,              MVT::i16,   Custom);
 101   setOperationAction(ISD::ROTL,             MVT::i8,    Expand);
 102   setOperationAction(ISD::ROTR,             MVT::i8,    Expand);
 103   setOperationAction(ISD::ROTL,             MVT::i16,   Expand);
 104   setOperationAction(ISD::ROTR,             MVT::i16,   Expand);
 105   setOperationAction(ISD::GlobalAddress,    MVT::i16,   Custom);
 106   setOperationAction(ISD::ExternalSymbol,   MVT::i16,   Custom);
 107   setOperationAction(ISD::BlockAddress,     MVT::i16,   Custom);
 108   setOperationAction(ISD::BR_JT,            MVT::Other, Expand);
 109   setOperationAction(ISD::BR_CC,            MVT::i8,    Custom);
 110   setOperationAction(ISD::BR_CC,            MVT::i16,   Custom);
 111   setOperationAction(ISD::BRCOND,           MVT::Other, Expand);
 112   setOperationAction(ISD::SETCC,            MVT::i8,    Custom);
 113   setOperationAction(ISD::SETCC,            MVT::i16,   Custom);
 114   setOperationAction(ISD::SELECT,           MVT::i8,    Expand);
 115   setOperationAction(ISD::SELECT,           MVT::i16,   Expand);
 116   setOperationAction(ISD::SELECT_CC,        MVT::i8,    Custom);
 117   setOperationAction(ISD::SELECT_CC,        MVT::i16,   Custom);
 118   setOperationAction(ISD::SIGN_EXTEND,      MVT::i16,   Custom);
 119   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i8, Expand);
 120   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i16, Expand);
 121
 122   setOperationAction(ISD::CTTZ,             MVT::i8,    Expand);
 123   setOperationAction(ISD::CTTZ,             MVT::i16,   Expand);
 124   setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::i8,    Expand);
 125   setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::i16,   Expand);
 126   setOperationAction(ISD::CTLZ,             MVT::i8,    Expand);
 127   setOperationAction(ISD::CTLZ,             MVT::i16,   Expand);
 128   setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::i8,    Expand);
 129   setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::i16,   Expand);
 130   setOperationAction(ISD::CTPOP,            MVT::i8,    Expand);
 131   setOperationAction(ISD::CTPOP,            MVT::i16,   Expand);
 132
 133   setOperationAction(ISD::SHL_PARTS,        MVT::i8,    Expand);
 134   setOperationAction(ISD::SHL_PARTS,        MVT::i16,   Expand);
 135   setOperationAction(ISD::SRL_PARTS,        MVT::i8,    Expand);
 136   setOperationAction(ISD::SRL_PARTS,        MVT::i16,   Expand);
 137   setOperationAction(ISD::SRA_PARTS,        MVT::i8,    Expand);
 138   setOperationAction(ISD::SRA_PARTS,        MVT::i16,   Expand);
 139
 140   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1,   Expand);
 141
 142   // FIXME: Implement efficiently multiplication by a constant
 143   setOperationAction(ISD::MUL,              MVT::i8,    Expand);
 144   setOperationAction(ISD::MULHS,            MVT::i8,    Expand);
 145   setOperationAction(ISD::MULHU,            MVT::i8,    Expand);
 146   setOperationAction(ISD::SMUL_LOHI,        MVT::i8,    Expand);
 147   setOperationAction(ISD::UMUL_LOHI,        MVT::i8,    Expand);
 148   setOperationAction(ISD::MUL,              MVT::i16,   Expand);
 149   setOperationAction(ISD::MULHS,            MVT::i16,   Expand);
 150   setOperationAction(ISD::MULHU,            MVT::i16,   Expand);
 151   setOperationAction(ISD::SMUL_LOHI,        MVT::i16,   Expand);
 152   setOperationAction(ISD::UMUL_LOHI,        MVT::i16,   Expand);
 153
 154   setOperationAction(ISD::UDIV,             MVT::i8,    Expand);
 155   setOperationAction(ISD::UDIVREM,          MVT::i8,    Expand);
 156   setOperationAction(ISD::UREM,             MVT::i8,    Expand);
 157   setOperationAction(ISD::SDIV,             MVT::i8,    Expand);
 158   setOperationAction(ISD::SDIVREM,          MVT::i8,    Expand);
 159   setOperationAction(ISD::SREM,             MVT::i8,    Expand);
 160   setOperationAction(ISD::UDIV,             MVT::i16,   Expand);
 161   setOperationAction(ISD::UDIVREM,          MVT::i16,   Expand);
 162   setOperationAction(ISD::UREM,             MVT::i16,   Expand);
 163   setOperationAction(ISD::SDIV,             MVT::i16,   Expand);
 164   setOperationAction(ISD::SDIVREM,          MVT::i16,   Expand);
 165   setOperationAction(ISD::SREM,             MVT::i16,   Expand);
 166
 167   // Libcalls names.
 168   if (HWMultMode == HWMultIntr) {
 169     setLibcallName(RTLIB::MUL_I8,  "__mulqi3hw");
 170     setLibcallName(RTLIB::MUL_I16, "__mulhi3hw");
 171   } else if (HWMultMode == HWMultNoIntr) {
 172     setLibcallName(RTLIB::MUL_I8,  "__mulqi3hw_noint");
 173     setLibcallName(RTLIB::MUL_I16, "__mulhi3hw_noint");
 174   }
 175
 176   setMinFunctionAlignment(1);
 177   setPrefFunctionAlignment(2);
 178 }
 179
 180 SDValue MSP430TargetLowering::LowerOperation(SDValue Op,
 181                                              SelectionDAG &DAG) const {
 182   switch (Op.getOpcode()) {
 183   case ISD::SHL: // FALLTHROUGH
 184   case ISD::SRL:
 185   case ISD::SRA:              return LowerShifts(Op, DAG);
 186   case ISD::GlobalAddress:    return LowerGlobalAddress(Op, DAG);
 187   case ISD::BlockAddress:     return LowerBlockAddress(Op, DAG);
 188   case ISD::ExternalSymbol:   return LowerExternalSymbol(Op, DAG);
 189   case ISD::SETCC:            return LowerSETCC(Op, DAG);
 190   case ISD::BR_CC:            return LowerBR_CC(Op, DAG);
 191   case ISD::SELECT_CC:        return LowerSELECT_CC(Op, DAG);
 192   case ISD::SIGN_EXTEND:      return LowerSIGN_EXTEND(Op, DAG);
 193   case ISD::RETURNADDR:       return LowerRETURNADDR(Op, DAG);
 194   case ISD::FRAMEADDR:        return LowerFRAMEADDR(Op, DAG);
 195   default:
 196     llvm_unreachable("unimplemented operand");
 197   }
 198 }
 199
 200 //===----------------------------------------------------------------------===//
 201 //                       MSP430 Inline Assembly Support
 202 //===----------------------------------------------------------------------===//
 203
 204 /// getConstraintType - Given a constraint letter, return the type of
 205 /// constraint it is for this target.
 206 TargetLowering::ConstraintType
 207 MSP430TargetLowering::getConstraintType(const std::string &Constraint) const {
 208   if (Constraint.size() == 1) {
 209     switch (Constraint[0]) {
 210     case 'r':
 211       return C_RegisterClass;
 212     default:
 213       break;
 214     }
 215   }
 216   return TargetLowering::getConstraintType(Constraint);
 217 }
 218
 219 std::pair<unsigned, const TargetRegisterClass*>
 220 MSP430TargetLowering::
 221 getRegForInlineAsmConstraint(const std::string &Constraint,
 222                              EVT VT) const {
 223   if (Constraint.size() == 1) {
 224     // GCC Constraint Letters
 225     switch (Constraint[0]) {
 226     default: break;
 227     case 'r':   // GENERAL_REGS
 228       if (VT == MVT::i8)
 229         return std::make_pair(0U, &MSP430::GR8RegClass);
 230
 231       return std::make_pair(0U, &MSP430::GR16RegClass);
 232     }
 233   }
 234
 235   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
 236 }
 237
 238 //===----------------------------------------------------------------------===//
 239 //                      Calling Convention Implementation
 240 //===----------------------------------------------------------------------===//
 241
 242 #include "MSP430GenCallingConv.inc"
 243
 244 SDValue
 245 MSP430TargetLowering::LowerFormalArguments(SDValue Chain,
 246                                            CallingConv::ID CallConv,
 247                                            bool isVarArg,
 248                                            const SmallVectorImpl<ISD::InputArg>
 249                                              &Ins,
 250                                            DebugLoc dl,
 251                                            SelectionDAG &DAG,
 252                                            SmallVectorImpl<SDValue> &InVals)
 253                                              const {
 254
 255   switch (CallConv) {
 256   default:
 257     llvm_unreachable("Unsupported calling convention");
 258   case CallingConv::C:
 259   case CallingConv::Fast:
 260     return LowerCCCArguments(Chain, CallConv, isVarArg, Ins, dl, DAG, InVals);
 261   case CallingConv::MSP430_INTR:
 262     if (Ins.empty())
 263       return Chain;
 264     report_fatal_error("ISRs cannot have arguments");
 265   }
 266 }
 267
 268 SDValue
 269 MSP430TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 270                                 CallingConv::ID CallConv, bool isVarArg,
 271                                 bool doesNotRet, bool &isTailCall,
 272                                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 273                                 const SmallVectorImpl<SDValue> &OutVals,
 274                                 const SmallVectorImpl<ISD::InputArg> &Ins,
 275                                 DebugLoc dl, SelectionDAG &DAG,
 276                                 SmallVectorImpl<SDValue> &InVals) const {
 277   // MSP430 target does not yet support tail call optimization.
 278   isTailCall = false;
 279
 280   switch (CallConv) {
 281   default:
 282     llvm_unreachable("Unsupported calling convention");
 283   case CallingConv::Fast:
 284   case CallingConv::C:
 285     return LowerCCCCallTo(Chain, Callee, CallConv, isVarArg, isTailCall,
 286                           Outs, OutVals, Ins, dl, DAG, InVals);
 287   case CallingConv::MSP430_INTR:
 288     report_fatal_error("ISRs cannot be called directly");
 289   }
 290 }
 291
 292 /// LowerCCCArguments - transform physical registers into virtual registers and
 293 /// generate load operations for arguments places on the stack.
 294 // FIXME: struct return stuff
 295 // FIXME: varargs
 296 SDValue
 297 MSP430TargetLowering::LowerCCCArguments(SDValue Chain,
 298                                         CallingConv::ID CallConv,
 299                                         bool isVarArg,
 300                                         const SmallVectorImpl<ISD::InputArg>
 301                                           &Ins,
 302                                         DebugLoc dl,
 303                                         SelectionDAG &DAG,
 304                                         SmallVectorImpl<SDValue> &InVals)
 305                                           const {
 306   MachineFunction &MF = DAG.getMachineFunction();
 307   MachineFrameInfo *MFI = MF.getFrameInfo();
 308   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 309
 310   // Assign locations to all of the incoming arguments.
 311   SmallVector<CCValAssign, 16> ArgLocs;
 312   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 313                  getTargetMachine(), ArgLocs, *DAG.getContext());
 314   CCInfo.AnalyzeFormalArguments(Ins, CC_MSP430);
 315
 316   assert(!isVarArg && "Varargs not supported yet");
 317
 318   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 319     CCValAssign &VA = ArgLocs[i];
 320     if (VA.isRegLoc()) {
 321       // Arguments passed in registers
 322       EVT RegVT = VA.getLocVT();
 323       switch (RegVT.getSimpleVT().SimpleTy) {
 324       default:
 325         {
 326 #ifndef NDEBUG
 327           errs() << "LowerFormalArguments Unhandled argument type: "
 328                << RegVT.getSimpleVT().SimpleTy << "\n";
 329 #endif
 330           llvm_unreachable(0);
 331         }
 332       case MVT::i16:
 333         unsigned VReg = RegInfo.createVirtualRegister(&MSP430::GR16RegClass);
 334         RegInfo.addLiveIn(VA.getLocReg(), VReg);
 335         SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, VReg, RegVT);
 336
 337         // If this is an 8-bit value, it is really passed promoted to 16
 338         // bits. Insert an assert[sz]ext to capture this, then truncate to the
 339         // right size.
 340         if (VA.getLocInfo() == CCValAssign::SExt)
 341           ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
 342                                  DAG.getValueType(VA.getValVT()));
 343         else if (VA.getLocInfo() == CCValAssign::ZExt)
 344           ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
 345                                  DAG.getValueType(VA.getValVT()));
 346
 347         if (VA.getLocInfo() != CCValAssign::Full)
 348           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
 349
 350         InVals.push_back(ArgValue);
 351       }
 352     } else {
 353       // Sanity check
 354       assert(VA.isMemLoc());
 355       // Load the argument to a virtual register
 356       unsigned ObjSize = VA.getLocVT().getSizeInBits()/8;
 357       if (ObjSize > 2) {
 358         errs() << "LowerFormalArguments Unhandled argument type: "
 359              << EVT(VA.getLocVT()).getEVTString()
 360              << "\n";
 361       }
 362       // Create the frame index object for this incoming parameter...
 363       int FI = MFI->CreateFixedObject(ObjSize, VA.getLocMemOffset(), true);
 364
 365       // Create the SelectionDAG nodes corresponding to a load
 366       //from this parameter
 367       SDValue FIN = DAG.getFrameIndex(FI, MVT::i16);
 368       InVals.push_back(DAG.getLoad(VA.getLocVT(), dl, Chain, FIN,
 369                                    MachinePointerInfo::getFixedStack(FI),
 370                                    false, false, false, 0));
 371     }
 372   }
 373
 374   return Chain;
 375 }
 376
 377 SDValue
 378 MSP430TargetLowering::LowerReturn(SDValue Chain,
 379                                   CallingConv::ID CallConv, bool isVarArg,
 380                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 381                                   const SmallVectorImpl<SDValue> &OutVals,
 382                                   DebugLoc dl, SelectionDAG &DAG) const {
 383
 384   // CCValAssign - represent the assignment of the return value to a location
 385   SmallVector<CCValAssign, 16> RVLocs;
 386
 387   // ISRs cannot return any value.
 388   if (CallConv == CallingConv::MSP430_INTR && !Outs.empty())
 389     report_fatal_error("ISRs cannot return any value");
 390
 391   // CCState - Info about the registers and stack slot.
 392   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 393                  getTargetMachine(), RVLocs, *DAG.getContext());
 394
 395   // Analize return values.
 396   CCInfo.AnalyzeReturn(Outs, RetCC_MSP430);
 397
 398   // If this is the first return lowered for this function, add the regs to the
 399   // liveout set for the function.
 400   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 401     for (unsigned i = 0; i != RVLocs.size(); ++i)
 402       if (RVLocs[i].isRegLoc())
 403         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 404   }
 405
 406   SDValue Flag;
 407
 408   // Copy the result values into the output registers.
 409   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 410     CCValAssign &VA = RVLocs[i];
 411     assert(VA.isRegLoc() && "Can only return in registers!");
 412
 413     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
 414                              OutVals[i], Flag);
 415
 416     // Guarantee that all emitted copies are stuck together,
 417     // avoiding something bad.
 418     Flag = Chain.getValue(1);
 419   }
 420
 421   unsigned Opc = (CallConv == CallingConv::MSP430_INTR ?
 422                   MSP430ISD::RETI_FLAG : MSP430ISD::RET_FLAG);
 423
 424   if (Flag.getNode())
 425     return DAG.getNode(Opc, dl, MVT::Other, Chain, Flag);
 426
 427   // Return Void
 428   return DAG.getNode(Opc, dl, MVT::Other, Chain);
 429 }
 430
 431 /// LowerCCCCallTo - functions arguments are copied from virtual regs to
 432 /// (physical regs)/(stack frame), CALLSEQ_START and CALLSEQ_END are emitted.
 433 /// TODO: sret.
 434 SDValue
 435 MSP430TargetLowering::LowerCCCCallTo(SDValue Chain, SDValue Callee,
 436                                      CallingConv::ID CallConv, bool isVarArg,
 437                                      bool isTailCall,
 438                                      const SmallVectorImpl<ISD::OutputArg>
 439                                        &Outs,
 440                                      const SmallVectorImpl<SDValue> &OutVals,
 441                                      const SmallVectorImpl<ISD::InputArg> &Ins,
 442                                      DebugLoc dl, SelectionDAG &DAG,
 443                                      SmallVectorImpl<SDValue> &InVals) const {
 444   // Analyze operands of the call, assigning locations to each operand.
 445   SmallVector<CCValAssign, 16> ArgLocs;
 446   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 447                  getTargetMachine(), ArgLocs, *DAG.getContext());
 448
 449   CCInfo.AnalyzeCallOperands(Outs, CC_MSP430);
 450
 451   // Get a count of how many bytes are to be pushed on the stack.
 452   unsigned NumBytes = CCInfo.getNextStackOffset();
 453
 454   Chain = DAG.getCALLSEQ_START(Chain ,DAG.getConstant(NumBytes,
 455                                                       getPointerTy(), true));
 456
 457   SmallVector<std::pair<unsigned, SDValue>, 4> RegsToPass;
 458   SmallVector<SDValue, 12> MemOpChains;
 459   SDValue StackPtr;
 460
 461   // Walk the register/memloc assignments, inserting copies/loads.
 462   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 463     CCValAssign &VA = ArgLocs[i];
 464
 465     SDValue Arg = OutVals[i];
 466
 467     // Promote the value if needed.
 468     switch (VA.getLocInfo()) {
 469       default: llvm_unreachable("Unknown loc info!");
 470       case CCValAssign::Full: break;
 471       case CCValAssign::SExt:
 472         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 473         break;
 474       case CCValAssign::ZExt:
 475         Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 476         break;
 477       case CCValAssign::AExt:
 478         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 479         break;
 480     }
 481
 482     // Arguments that can be passed on register must be kept at RegsToPass
 483     // vector
 484     if (VA.isRegLoc()) {
 485       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 486     } else {
 487       assert(VA.isMemLoc());
 488
 489       if (StackPtr.getNode() == 0)
 490         StackPtr = DAG.getCopyFromReg(Chain, dl, MSP430::SPW, getPointerTy());
 491
 492       SDValue PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(),
 493                                    StackPtr,
 494                                    DAG.getIntPtrConstant(VA.getLocMemOffset()));
 495
 496
 497       MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 498                                          MachinePointerInfo(),false, false, 0));
 499     }
 500   }
 501
 502   // Transform all store nodes into one single node because all store nodes are
 503   // independent of each other.
 504   if (!MemOpChains.empty())
 505     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 506                         &MemOpChains[0], MemOpChains.size());
 507
 508   // Build a sequence of copy-to-reg nodes chained together with token chain and
 509   // flag operands which copy the outgoing args into registers.  The InFlag in
 510   // necessary since all emitted instructions must be stuck together.
 511   SDValue InFlag;
 512   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 513     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 514                              RegsToPass[i].second, InFlag);
 515     InFlag = Chain.getValue(1);
 516   }
 517
 518   // If the callee is a GlobalAddress node (quite common, every direct call is)
 519   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 520   // Likewise ExternalSymbol -> TargetExternalSymbol.
 521   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 522     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl, MVT::i16);
 523   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 524     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i16);
 525
 526   // Returns a chain & a flag for retval copy to use.
 527   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 528   SmallVector<SDValue, 8> Ops;
 529   Ops.push_back(Chain);
 530   Ops.push_back(Callee);
 531
 532   // Add argument registers to the end of the list so that they are
 533   // known live into the call.
 534   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 535     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 536                                   RegsToPass[i].second.getValueType()));
 537
 538   if (InFlag.getNode())
 539     Ops.push_back(InFlag);
 540
 541   Chain = DAG.getNode(MSP430ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
 542   InFlag = Chain.getValue(1);
 543
 544   // Create the CALLSEQ_END node.
 545   Chain = DAG.getCALLSEQ_END(Chain,
 546                              DAG.getConstant(NumBytes, getPointerTy(), true),
 547                              DAG.getConstant(0, getPointerTy(), true),
 548                              InFlag);
 549   InFlag = Chain.getValue(1);
 550
 551   // Handle result values, copying them out of physregs into vregs that we
 552   // return.
 553   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl,
 554                          DAG, InVals);
 555 }
 556
 557 /// LowerCallResult - Lower the result values of a call into the
 558 /// appropriate copies out of appropriate physical registers.
 559 ///
 560 SDValue
 561 MSP430TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 562                                       CallingConv::ID CallConv, bool isVarArg,
 563                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 564                                       DebugLoc dl, SelectionDAG &DAG,
 565                                       SmallVectorImpl<SDValue> &InVals) const {
 566
 567   // Assign locations to each value returned by this call.
 568   SmallVector<CCValAssign, 16> RVLocs;
 569   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 570                  getTargetMachine(), RVLocs, *DAG.getContext());
 571
 572   CCInfo.AnalyzeCallResult(Ins, RetCC_MSP430);
 573
 574   // Copy all of the result registers out of their specified physreg.
 575   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 576     Chain = DAG.getCopyFromReg(Chain, dl, RVLocs[i].getLocReg(),
 577                                RVLocs[i].getValVT(), InFlag).getValue(1);
 578     InFlag = Chain.getValue(2);
 579     InVals.push_back(Chain.getValue(0));
 580   }
 581
 582   return Chain;
 583 }
 584
 585 SDValue MSP430TargetLowering::LowerShifts(SDValue Op,
 586                                           SelectionDAG &DAG) const {
 587   unsigned Opc = Op.getOpcode();
 588   SDNode* N = Op.getNode();
 589   EVT VT = Op.getValueType();
 590   DebugLoc dl = N->getDebugLoc();
 591
 592   // Expand non-constant shifts to loops:
 593   if (!isa<ConstantSDNode>(N->getOperand(1)))
 594     switch (Opc) {
 595     default: llvm_unreachable("Invalid shift opcode!");
 596     case ISD::SHL:
 597       return DAG.getNode(MSP430ISD::SHL, dl,
 598                          VT, N->getOperand(0), N->getOperand(1));
 599     case ISD::SRA:
 600       return DAG.getNode(MSP430ISD::SRA, dl,
 601                          VT, N->getOperand(0), N->getOperand(1));
 602     case ISD::SRL:
 603       return DAG.getNode(MSP430ISD::SRL, dl,
 604                          VT, N->getOperand(0), N->getOperand(1));
 605     }
 606
 607   uint64_t ShiftAmount = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
 608
 609   // Expand the stuff into sequence of shifts.
 610   // FIXME: for some shift amounts this might be done better!
 611   // E.g.: foo >> (8 + N) => sxt(swpb(foo)) >> N
 612   SDValue Victim = N->getOperand(0);
 613
 614   if (Opc == ISD::SRL && ShiftAmount) {
 615     // Emit a special goodness here:
 616     // srl A, 1 => clrc; rrc A
 617     Victim = DAG.getNode(MSP430ISD::RRC, dl, VT, Victim);
 618     ShiftAmount -= 1;
 619   }
 620
 621   while (ShiftAmount--)
 622     Victim = DAG.getNode((Opc == ISD::SHL ? MSP430ISD::RLA : MSP430ISD::RRA),
 623                          dl, VT, Victim);
 624
 625   return Victim;
 626 }
 627
 628 SDValue MSP430TargetLowering::LowerGlobalAddress(SDValue Op,
 629                                                  SelectionDAG &DAG) const {
 630   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 631   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
 632
 633   // Create the TargetGlobalAddress node, folding in the constant offset.
 634   SDValue Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
 635                                               getPointerTy(), Offset);
 636   return DAG.getNode(MSP430ISD::Wrapper, Op.getDebugLoc(),
 637                      getPointerTy(), Result);
 638 }
 639
 640 SDValue MSP430TargetLowering::LowerExternalSymbol(SDValue Op,
 641                                                   SelectionDAG &DAG) const {
 642   DebugLoc dl = Op.getDebugLoc();
 643   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
 644   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
 645
 646   return DAG.getNode(MSP430ISD::Wrapper, dl, getPointerTy(), Result);
 647 }
 648
 649 SDValue MSP430TargetLowering::LowerBlockAddress(SDValue Op,
 650                                                 SelectionDAG &DAG) const {
 651   DebugLoc dl = Op.getDebugLoc();
 652   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
 653   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(), /*isTarget=*/true);
 654
 655   return DAG.getNode(MSP430ISD::Wrapper, dl, getPointerTy(), Result);
 656 }
 657
 658 static SDValue EmitCMP(SDValue &LHS, SDValue &RHS, SDValue &TargetCC,
 659                        ISD::CondCode CC,
 660                        DebugLoc dl, SelectionDAG &DAG) {
 661   // FIXME: Handle bittests someday
 662   assert(!LHS.getValueType().isFloatingPoint() && "We don't handle FP yet");
 663
 664   // FIXME: Handle jump negative someday
 665   MSP430CC::CondCodes TCC = MSP430CC::COND_INVALID;
 666   switch (CC) {
 667   default: llvm_unreachable("Invalid integer condition!");
 668   case ISD::SETEQ:
 669     TCC = MSP430CC::COND_E;     // aka COND_Z
 670     // Minor optimization: if LHS is a constant, swap operands, then the
 671     // constant can be folded into comparison.
 672     if (LHS.getOpcode() == ISD::Constant)
 673       std::swap(LHS, RHS);
 674     break;
 675   case ISD::SETNE:
 676     TCC = MSP430CC::COND_NE;    // aka COND_NZ
 677     // Minor optimization: if LHS is a constant, swap operands, then the
 678     // constant can be folded into comparison.
 679     if (LHS.getOpcode() == ISD::Constant)
 680       std::swap(LHS, RHS);
 681     break;
 682   case ISD::SETULE:
 683     std::swap(LHS, RHS);        // FALLTHROUGH
 684   case ISD::SETUGE:
 685     // Turn lhs u>= rhs with lhs constant into rhs u< lhs+1, this allows us to
 686     // fold constant into instruction.
 687     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 688       LHS = RHS;
 689       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 690       TCC = MSP430CC::COND_LO;
 691       break;
 692     }
 693     TCC = MSP430CC::COND_HS;    // aka COND_C
 694     break;
 695   case ISD::SETUGT:
 696     std::swap(LHS, RHS);        // FALLTHROUGH
 697   case ISD::SETULT:
 698     // Turn lhs u< rhs with lhs constant into rhs u>= lhs+1, this allows us to
 699     // fold constant into instruction.
 700     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 701       LHS = RHS;
 702       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 703       TCC = MSP430CC::COND_HS;
 704       break;
 705     }
 706     TCC = MSP430CC::COND_LO;    // aka COND_NC
 707     break;
 708   case ISD::SETLE:
 709     std::swap(LHS, RHS);        // FALLTHROUGH
 710   case ISD::SETGE:
 711     // Turn lhs >= rhs with lhs constant into rhs < lhs+1, this allows us to
 712     // fold constant into instruction.
 713     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 714       LHS = RHS;
 715       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 716       TCC = MSP430CC::COND_L;
 717       break;
 718     }
 719     TCC = MSP430CC::COND_GE;
 720     break;
 721   case ISD::SETGT:
 722     std::swap(LHS, RHS);        // FALLTHROUGH
 723   case ISD::SETLT:
 724     // Turn lhs < rhs with lhs constant into rhs >= lhs+1, this allows us to
 725     // fold constant into instruction.
 726     if (const ConstantSDNode * C = dyn_cast<ConstantSDNode>(LHS)) {
 727       LHS = RHS;
 728       RHS = DAG.getConstant(C->getSExtValue() + 1, C->getValueType(0));
 729       TCC = MSP430CC::COND_GE;
 730       break;
 731     }
 732     TCC = MSP430CC::COND_L;
 733     break;
 734   }
 735
 736   TargetCC = DAG.getConstant(TCC, MVT::i8);
 737   return DAG.getNode(MSP430ISD::CMP, dl, MVT::Glue, LHS, RHS);
 738 }
 739
 740
 741 SDValue MSP430TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
 742   SDValue Chain = Op.getOperand(0);
 743   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
 744   SDValue LHS   = Op.getOperand(2);
 745   SDValue RHS   = Op.getOperand(3);
 746   SDValue Dest  = Op.getOperand(4);
 747   DebugLoc dl   = Op.getDebugLoc();
 748
 749   SDValue TargetCC;
 750   SDValue Flag = EmitCMP(LHS, RHS, TargetCC, CC, dl, DAG);
 751
 752   return DAG.getNode(MSP430ISD::BR_CC, dl, Op.getValueType(),
 753                      Chain, Dest, TargetCC, Flag);
 754 }
 755
 756 SDValue MSP430TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
 757   SDValue LHS   = Op.getOperand(0);
 758   SDValue RHS   = Op.getOperand(1);
 759   DebugLoc dl   = Op.getDebugLoc();
 760
 761   // If we are doing an AND and testing against zero, then the CMP
 762   // will not be generated.  The AND (or BIT) will generate the condition codes,
 763   // but they are different from CMP.
 764   // FIXME: since we're doing a post-processing, use a pseudoinstr here, so
 765   // lowering & isel wouldn't diverge.
 766   bool andCC = false;
 767   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
 768     if (RHSC->isNullValue() && LHS.hasOneUse() &&
 769         (LHS.getOpcode() == ISD::AND ||
 770          (LHS.getOpcode() == ISD::TRUNCATE &&
 771           LHS.getOperand(0).getOpcode() == ISD::AND))) {
 772       andCC = true;
 773     }
 774   }
 775   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
 776   SDValue TargetCC;
 777   SDValue Flag = EmitCMP(LHS, RHS, TargetCC, CC, dl, DAG);
 778
 779   // Get the condition codes directly from the status register, if its easy.
 780   // Otherwise a branch will be generated.  Note that the AND and BIT
 781   // instructions generate different flags than CMP, the carry bit can be used
 782   // for NE/EQ.
 783   bool Invert = false;
 784   bool Shift = false;
 785   bool Convert = true;
 786   switch (cast<ConstantSDNode>(TargetCC)->getZExtValue()) {
 787    default:
 788     Convert = false;
 789     break;
 790    case MSP430CC::COND_HS:
 791      // Res = SRW & 1, no processing is required
 792      break;
 793    case MSP430CC::COND_LO:
 794      // Res = ~(SRW & 1)
 795      Invert = true;
 796      break;
 797    case MSP430CC::COND_NE:
 798      if (andCC) {
 799        // C = ~Z, thus Res = SRW & 1, no processing is required
 800      } else {
 801        // Res = ~((SRW >> 1) & 1)
 802        Shift = true;
 803        Invert = true;
 804      }
 805      break;
 806    case MSP430CC::COND_E:
 807      Shift = true;
 808      // C = ~Z for AND instruction, thus we can put Res = ~(SRW & 1), however,
 809      // Res = (SRW >> 1) & 1 is 1 word shorter.
 810      break;
 811   }
 812   EVT VT = Op.getValueType();
 813   SDValue One  = DAG.getConstant(1, VT);
 814   if (Convert) {
 815     SDValue SR = DAG.getCopyFromReg(DAG.getEntryNode(), dl, MSP430::SRW,
 816                                     MVT::i16, Flag);
 817     if (Shift)
 818       // FIXME: somewhere this is turned into a SRL, lower it MSP specific?
 819       SR = DAG.getNode(ISD::SRA, dl, MVT::i16, SR, One);
 820     SR = DAG.getNode(ISD::AND, dl, MVT::i16, SR, One);
 821     if (Invert)
 822       SR = DAG.getNode(ISD::XOR, dl, MVT::i16, SR, One);
 823     return SR;
 824   } else {
 825     SDValue Zero = DAG.getConstant(0, VT);
 826     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
 827     SmallVector<SDValue, 4> Ops;
 828     Ops.push_back(One);
 829     Ops.push_back(Zero);
 830     Ops.push_back(TargetCC);
 831     Ops.push_back(Flag);
 832     return DAG.getNode(MSP430ISD::SELECT_CC, dl, VTs, &Ops[0], Ops.size());
 833   }
 834 }
 835
 836 SDValue MSP430TargetLowering::LowerSELECT_CC(SDValue Op,
 837                                              SelectionDAG &DAG) const {
 838   SDValue LHS    = Op.getOperand(0);
 839   SDValue RHS    = Op.getOperand(1);
 840   SDValue TrueV  = Op.getOperand(2);
 841   SDValue FalseV = Op.getOperand(3);
 842   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
 843   DebugLoc dl    = Op.getDebugLoc();
 844
 845   SDValue TargetCC;
 846   SDValue Flag = EmitCMP(LHS, RHS, TargetCC, CC, dl, DAG);
 847
 848   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
 849   SmallVector<SDValue, 4> Ops;
 850   Ops.push_back(TrueV);
 851   Ops.push_back(FalseV);
 852   Ops.push_back(TargetCC);
 853   Ops.push_back(Flag);
 854
 855   return DAG.getNode(MSP430ISD::SELECT_CC, dl, VTs, &Ops[0], Ops.size());
 856 }
 857
 858 SDValue MSP430TargetLowering::LowerSIGN_EXTEND(SDValue Op,
 859                                                SelectionDAG &DAG) const {
 860   SDValue Val = Op.getOperand(0);
 861   EVT VT      = Op.getValueType();
 862   DebugLoc dl = Op.getDebugLoc();
 863
 864   assert(VT == MVT::i16 && "Only support i16 for now!");
 865
 866   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, VT,
 867                      DAG.getNode(ISD::ANY_EXTEND, dl, VT, Val),
 868                      DAG.getValueType(Val.getValueType()));
 869 }
 870
 871 SDValue
 872 MSP430TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
 873   MachineFunction &MF = DAG.getMachineFunction();
 874   MSP430MachineFunctionInfo *FuncInfo = MF.getInfo<MSP430MachineFunctionInfo>();
 875   int ReturnAddrIndex = FuncInfo->getRAIndex();
 876
 877   if (ReturnAddrIndex == 0) {
 878     // Set up a frame object for the return address.
 879     uint64_t SlotSize = TD->getPointerSize();
 880     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
 881                                                            true);
 882     FuncInfo->setRAIndex(ReturnAddrIndex);
 883   }
 884
 885   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
 886 }
 887
 888 SDValue MSP430TargetLowering::LowerRETURNADDR(SDValue Op,
 889                                               SelectionDAG &DAG) const {
 890   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
 891   MFI->setReturnAddressIsTaken(true);
 892
 893   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 894   DebugLoc dl = Op.getDebugLoc();
 895
 896   if (Depth > 0) {
 897     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
 898     SDValue Offset =
 899       DAG.getConstant(TD->getPointerSize(), MVT::i16);
 900     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
 901                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
 902                                    FrameAddr, Offset),
 903                        MachinePointerInfo(), false, false, false, 0);
 904   }
 905
 906   // Just load the return address.
 907   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
 908   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
 909                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
 910 }
 911
 912 SDValue MSP430TargetLowering::LowerFRAMEADDR(SDValue Op,
 913                                              SelectionDAG &DAG) const {
 914   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
 915   MFI->setFrameAddressIsTaken(true);
 916
 917   EVT VT = Op.getValueType();
 918   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
 919   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 920   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
 921                                          MSP430::FPW, VT);
 922   while (Depth--)
 923     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
 924                             MachinePointerInfo(),
 925                             false, false, false, 0);
 926   return FrameAddr;
 927 }
 928
 929 /// getPostIndexedAddressParts - returns true by value, base pointer and
 930 /// offset pointer and addressing mode by reference if this node can be
 931 /// combined with a load / store to form a post-indexed load / store.
 932 bool MSP430TargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 933                                                       SDValue &Base,
 934                                                       SDValue &Offset,
 935                                                       ISD::MemIndexedMode &AM,
 936                                                       SelectionDAG &DAG) const {
 937
 938   LoadSDNode *LD = cast<LoadSDNode>(N);
 939   if (LD->getExtensionType() != ISD::NON_EXTLOAD)
 940     return false;
 941
 942   EVT VT = LD->getMemoryVT();
 943   if (VT != MVT::i8 && VT != MVT::i16)
 944     return false;
 945
 946   if (Op->getOpcode() != ISD::ADD)
 947     return false;
 948
 949   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
 950     uint64_t RHSC = RHS->getZExtValue();
 951     if ((VT == MVT::i16 && RHSC != 2) ||
 952         (VT == MVT::i8 && RHSC != 1))
 953       return false;
 954
 955     Base = Op->getOperand(0);
 956     Offset = DAG.getConstant(RHSC, VT);
 957     AM = ISD::POST_INC;
 958     return true;
 959   }
 960
 961   return false;
 962 }
 963
 964
 965 const char *MSP430TargetLowering::getTargetNodeName(unsigned Opcode) const {
 966   switch (Opcode) {
 967   default: return NULL;
 968   case MSP430ISD::RET_FLAG:           return "MSP430ISD::RET_FLAG";
 969   case MSP430ISD::RETI_FLAG:          return "MSP430ISD::RETI_FLAG";
 970   case MSP430ISD::RRA:                return "MSP430ISD::RRA";
 971   case MSP430ISD::RLA:                return "MSP430ISD::RLA";
 972   case MSP430ISD::RRC:                return "MSP430ISD::RRC";
 973   case MSP430ISD::CALL:               return "MSP430ISD::CALL";
 974   case MSP430ISD::Wrapper:            return "MSP430ISD::Wrapper";
 975   case MSP430ISD::BR_CC:              return "MSP430ISD::BR_CC";
 976   case MSP430ISD::CMP:                return "MSP430ISD::CMP";
 977   case MSP430ISD::SELECT_CC:          return "MSP430ISD::SELECT_CC";
 978   case MSP430ISD::SHL:                return "MSP430ISD::SHL";
 979   case MSP430ISD::SRA:                return "MSP430ISD::SRA";
 980   }
 981 }
 982
 983 bool MSP430TargetLowering::isTruncateFree(Type *Ty1,
 984                                           Type *Ty2) const {
 985   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
 986     return false;
 987
 988   return (Ty1->getPrimitiveSizeInBits() > Ty2->getPrimitiveSizeInBits());
 989 }
 990
 991 bool MSP430TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
 992   if (!VT1.isInteger() || !VT2.isInteger())
 993     return false;
 994
 995   return (VT1.getSizeInBits() > VT2.getSizeInBits());
 996 }
 997
 998 bool MSP430TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
 999   // MSP430 implicitly zero-extends 8-bit results in 16-bit registers.
1000   return 0 && Ty1->isIntegerTy(8) && Ty2->isIntegerTy(16);
1001 }
1002
1003 bool MSP430TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
1004   // MSP430 implicitly zero-extends 8-bit results in 16-bit registers.
1005   return 0 && VT1 == MVT::i8 && VT2 == MVT::i16;
1006 }
1007
1008 //===----------------------------------------------------------------------===//
1009 //  Other Lowering Code
1010 //===----------------------------------------------------------------------===//
1011
1012 MachineBasicBlock*
1013 MSP430TargetLowering::EmitShiftInstr(MachineInstr *MI,
1014                                      MachineBasicBlock *BB) const {
1015   MachineFunction *F = BB->getParent();
1016   MachineRegisterInfo &RI = F->getRegInfo();
1017   DebugLoc dl = MI->getDebugLoc();
1018   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
1019
1020   unsigned Opc;
1021   const TargetRegisterClass * RC;
1022   switch (MI->getOpcode()) {
1023   default: llvm_unreachable("Invalid shift opcode!");
1024   case MSP430::Shl8:
1025    Opc = MSP430::SHL8r1;
1026    RC = &MSP430::GR8RegClass;
1027    break;
1028   case MSP430::Shl16:
1029    Opc = MSP430::SHL16r1;
1030    RC = &MSP430::GR16RegClass;
1031    break;
1032   case MSP430::Sra8:
1033    Opc = MSP430::SAR8r1;
1034    RC = &MSP430::GR8RegClass;
1035    break;
1036   case MSP430::Sra16:
1037    Opc = MSP430::SAR16r1;
1038    RC = &MSP430::GR16RegClass;
1039    break;
1040   case MSP430::Srl8:
1041    Opc = MSP430::SAR8r1c;
1042    RC = &MSP430::GR8RegClass;
1043    break;
1044   case MSP430::Srl16:
1045    Opc = MSP430::SAR16r1c;
1046    RC = &MSP430::GR16RegClass;
1047    break;
1048   }
1049
1050   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1051   MachineFunction::iterator I = BB;
1052   ++I;
1053
1054   // Create loop block
1055   MachineBasicBlock *LoopBB = F->CreateMachineBasicBlock(LLVM_BB);
1056   MachineBasicBlock *RemBB  = F->CreateMachineBasicBlock(LLVM_BB);
1057
1058   F->insert(I, LoopBB);
1059   F->insert(I, RemBB);
1060
1061   // Update machine-CFG edges by transferring all successors of the current
1062   // block to the block containing instructions after shift.
1063   RemBB->splice(RemBB->begin(), BB,
1064                 llvm::next(MachineBasicBlock::iterator(MI)),
1065                 BB->end());
1066   RemBB->transferSuccessorsAndUpdatePHIs(BB);
1067
1068   // Add adges BB => LoopBB => RemBB, BB => RemBB, LoopBB => LoopBB
1069   BB->addSuccessor(LoopBB);
1070   BB->addSuccessor(RemBB);
1071   LoopBB->addSuccessor(RemBB);
1072   LoopBB->addSuccessor(LoopBB);
1073
1074   unsigned ShiftAmtReg = RI.createVirtualRegister(&MSP430::GR8RegClass);
1075   unsigned ShiftAmtReg2 = RI.createVirtualRegister(&MSP430::GR8RegClass);
1076   unsigned ShiftReg = RI.createVirtualRegister(RC);
1077   unsigned ShiftReg2 = RI.createVirtualRegister(RC);
1078   unsigned ShiftAmtSrcReg = MI->getOperand(2).getReg();
1079   unsigned SrcReg = MI->getOperand(1).getReg();
1080   unsigned DstReg = MI->getOperand(0).getReg();
1081
1082   // BB:
1083   // cmp 0, N
1084   // je RemBB
1085   BuildMI(BB, dl, TII.get(MSP430::CMP8ri))
1086     .addReg(ShiftAmtSrcReg).addImm(0);
1087   BuildMI(BB, dl, TII.get(MSP430::JCC))
1088     .addMBB(RemBB)
1089     .addImm(MSP430CC::COND_E);
1090
1091   // LoopBB:
1092   // ShiftReg = phi [%SrcReg, BB], [%ShiftReg2, LoopBB]
1093   // ShiftAmt = phi [%N, BB],      [%ShiftAmt2, LoopBB]
1094   // ShiftReg2 = shift ShiftReg
1095   // ShiftAmt2 = ShiftAmt - 1;
1096   BuildMI(LoopBB, dl, TII.get(MSP430::PHI), ShiftReg)
1097     .addReg(SrcReg).addMBB(BB)
1098     .addReg(ShiftReg2).addMBB(LoopBB);
1099   BuildMI(LoopBB, dl, TII.get(MSP430::PHI), ShiftAmtReg)
1100     .addReg(ShiftAmtSrcReg).addMBB(BB)
1101     .addReg(ShiftAmtReg2).addMBB(LoopBB);
1102   BuildMI(LoopBB, dl, TII.get(Opc), ShiftReg2)
1103     .addReg(ShiftReg);
1104   BuildMI(LoopBB, dl, TII.get(MSP430::SUB8ri), ShiftAmtReg2)
1105     .addReg(ShiftAmtReg).addImm(1);
1106   BuildMI(LoopBB, dl, TII.get(MSP430::JCC))
1107     .addMBB(LoopBB)
1108     .addImm(MSP430CC::COND_NE);
1109
1110   // RemBB:
1111   // DestReg = phi [%SrcReg, BB], [%ShiftReg, LoopBB]
1112   BuildMI(*RemBB, RemBB->begin(), dl, TII.get(MSP430::PHI), DstReg)
1113     .addReg(SrcReg).addMBB(BB)
1114     .addReg(ShiftReg2).addMBB(LoopBB);
1115
1116   MI->eraseFromParent();   // The pseudo instruction is gone now.
1117   return RemBB;
1118 }
1119
1120 MachineBasicBlock*
1121 MSP430TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1122                                                   MachineBasicBlock *BB) const {
1123   unsigned Opc = MI->getOpcode();
1124
1125   if (Opc == MSP430::Shl8 || Opc == MSP430::Shl16 ||
1126       Opc == MSP430::Sra8 || Opc == MSP430::Sra16 ||
1127       Opc == MSP430::Srl8 || Opc == MSP430::Srl16)
1128     return EmitShiftInstr(MI, BB);
1129
1130   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
1131   DebugLoc dl = MI->getDebugLoc();
1132
1133   assert((Opc == MSP430::Select16 || Opc == MSP430::Select8) &&
1134          "Unexpected instr type to insert");
1135
1136   // To "insert" a SELECT instruction, we actually have to insert the diamond
1137   // control-flow pattern.  The incoming instruction knows the destination vreg
1138   // to set, the condition code register to branch on, the true/false values to
1139   // select between, and a branch opcode to use.
1140   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1141   MachineFunction::iterator I = BB;
1142   ++I;
1143
1144   //  thisMBB:
1145   //  ...
1146   //   TrueVal = ...
1147   //   cmpTY ccX, r1, r2
1148   //   jCC copy1MBB
1149   //   fallthrough --> copy0MBB
1150   MachineBasicBlock *thisMBB = BB;
1151   MachineFunction *F = BB->getParent();
1152   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
1153   MachineBasicBlock *copy1MBB = F->CreateMachineBasicBlock(LLVM_BB);
1154   F->insert(I, copy0MBB);
1155   F->insert(I, copy1MBB);
1156   // Update machine-CFG edges by transferring all successors of the current
1157   // block to the new block which will contain the Phi node for the select.
1158   copy1MBB->splice(copy1MBB->begin(), BB,
1159                    llvm::next(MachineBasicBlock::iterator(MI)),
1160                    BB->end());
1161   copy1MBB->transferSuccessorsAndUpdatePHIs(BB);
1162   // Next, add the true and fallthrough blocks as its successors.
1163   BB->addSuccessor(copy0MBB);
1164   BB->addSuccessor(copy1MBB);
1165
1166   BuildMI(BB, dl, TII.get(MSP430::JCC))
1167     .addMBB(copy1MBB)
1168     .addImm(MI->getOperand(3).getImm());
1169
1170   //  copy0MBB:
1171   //   %FalseValue = ...
1172   //   # fallthrough to copy1MBB
1173   BB = copy0MBB;
1174
1175   // Update machine-CFG edges
1176   BB->addSuccessor(copy1MBB);
1177
1178   //  copy1MBB:
1179   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
1180   //  ...
1181   BB = copy1MBB;
1182   BuildMI(*BB, BB->begin(), dl, TII.get(MSP430::PHI),
1183           MI->getOperand(0).getReg())
1184     .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
1185     .addReg(MI->getOperand(1).getReg()).addMBB(thisMBB);
1186
1187   MI->eraseFromParent();   // The pseudo instruction is gone now.
1188   return BB;
1189 }