lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29       // register class for general registers
  30       addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32       // register class for FP registers
  33       addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35       // register class for predicate registers
  36       addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38       setLoadXAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  39
  40       setLoadXAction(ISD::ZEXTLOAD         , MVT::i1   , Promote);
  41
  42       setLoadXAction(ISD::SEXTLOAD         , MVT::i1   , Promote);
  43       setLoadXAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  44       setLoadXAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  45       setLoadXAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  46
  47       setOperationAction(ISD::BRIND            , MVT::Other, Expand);
  48       setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
  49       setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
  50       setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  51
  52       // ia64 uses SELECT not SELECT_CC
  53       setOperationAction(ISD::SELECT_CC        , MVT::Other,  Expand);
  54
  55       // We need to handle ISD::RET for void functions ourselves,
  56       // so we get a chance to restore ar.pfs before adding a
  57       // br.ret insn
  58       setOperationAction(ISD::RET, MVT::Other, Custom);
  59
  60       setSetCCResultType(MVT::i1);
  61       setShiftAmountType(MVT::i64);
  62
  63       setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  64       setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  65
  66       setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  67       setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  68
  69       setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
  70       setOperationAction(ISD::MEMSET           , MVT::Other, Expand);
  71       setOperationAction(ISD::MEMCPY           , MVT::Other, Expand);
  72       setOperationAction(ISD::MEMBARRIER       , MVT::Other, Expand);
  73
  74       setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  75       setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  76
  77       // We don't support sin/cos/sqrt/pow
  78       setOperationAction(ISD::FSIN , MVT::f64, Expand);
  79       setOperationAction(ISD::FCOS , MVT::f64, Expand);
  80       setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  81       setOperationAction(ISD::FPOW , MVT::f64, Expand);
  82       setOperationAction(ISD::FSIN , MVT::f32, Expand);
  83       setOperationAction(ISD::FCOS , MVT::f32, Expand);
  84       setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  85       setOperationAction(ISD::FPOW , MVT::f32, Expand);
  86
  87       // FIXME: IA64 supports fcopysign natively!
  88       setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
  89       setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
  90
  91       // We don't have line number support yet.
  92       setOperationAction(ISD::LOCATION, MVT::Other, Expand);
  93       setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  94       setOperationAction(ISD::LABEL, MVT::Other, Expand);
  95
  96       //IA64 has these, but they are not implemented
  97       setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
  98       setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
  99       setOperationAction(ISD::ROTL , MVT::i64  , Expand);
 100       setOperationAction(ISD::ROTR , MVT::i64  , Expand);
 101       setOperationAction(ISD::BSWAP, MVT::i64  , Expand);  // mux @rev
 102
 103       // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 104       setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 105       setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 106
 107       // Use the default implementation.
 108       setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 109       setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 110       setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 111       setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 112       setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 113       setOperationAction(ISD::PREFETCH          , MVT::Other, Expand);
 114
 115       // Thread Local Storage
 116       setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 117
 118       setStackPointerRegisterToSaveRestore(IA64::r12);
 119
 120       setJumpBufSize(704); // on ia64-linux, jmp_bufs are 704 bytes..
 121       setJumpBufAlignment(16); // ...and must be 16-byte aligned
 122
 123       computeRegisterProperties();
 124
 125       addLegalFPImmediate(APFloat(+0.0));
 126       addLegalFPImmediate(APFloat(-0.0));
 127       addLegalFPImmediate(APFloat(+1.0));
 128       addLegalFPImmediate(APFloat(-1.0));
 129 }
 130
 131 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 132   switch (Opcode) {
 133   default: return 0;
 134   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 135   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 136   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 137   }
 138 }
 139
 140
 141 std::vector<SDOperand>
 142 IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 143   std::vector<SDOperand> ArgValues;
 144   //
 145   // add beautiful description of IA64 stack frame format
 146   // here (from intel 24535803.pdf most likely)
 147   //
 148   MachineFunction &MF = DAG.getMachineFunction();
 149   MachineFrameInfo *MFI = MF.getFrameInfo();
 150   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 151
 152   GP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 153   SP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 154   RP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 155
 156   MachineBasicBlock& BB = MF.front();
 157
 158   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 159                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 160
 161   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 162                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 163
 164   unsigned argVreg[8];
 165   unsigned argPreg[8];
 166   unsigned argOpc[8];
 167
 168   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 169
 170   unsigned ArgOffset = 0;
 171   int count = 0;
 172
 173   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 174     {
 175       SDOperand newroot, argt;
 176       if(count < 8) { // need to fix this logic? maybe.
 177
 178         switch (getValueType(I->getType())) {
 179           default:
 180             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 181           case MVT::f32:
 182             // fixme? (well, will need to for weird FP structy stuff,
 183             // see intel ABI docs)
 184           case MVT::f64:
 185 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 186             MF.getRegInfo().addLiveIn(args_FP[used_FPArgs]);
 187             // mark this reg as liveIn
 188             // floating point args go into f8..f15 as-needed, the increment
 189             argVreg[count] =                              // is below..:
 190             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::f64));
 191             // FP args go into f8..f15 as needed: (hence the ++)
 192             argPreg[count] = args_FP[used_FPArgs++];
 193             argOpc[count] = IA64::FMOV;
 194             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), argVreg[count],
 195                                                 MVT::f64);
 196             if (I->getType() == Type::FloatTy)
 197               argt = DAG.getNode(ISD::FP_ROUND, MVT::f32, argt,
 198                                  DAG.getIntPtrConstant(0));
 199             break;
 200           case MVT::i1: // NOTE: as far as C abi stuff goes,
 201                         // bools are just boring old ints
 202           case MVT::i8:
 203           case MVT::i16:
 204           case MVT::i32:
 205           case MVT::i64:
 206 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 207             MF.getRegInfo().addLiveIn(args_int[count]);
 208             // mark this register as liveIn
 209             argVreg[count] =
 210             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 211             argPreg[count] = args_int[count];
 212             argOpc[count] = IA64::MOV;
 213             argt = newroot =
 214               DAG.getCopyFromReg(DAG.getRoot(), argVreg[count], MVT::i64);
 215             if ( getValueType(I->getType()) != MVT::i64)
 216               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 217                   newroot);
 218             break;
 219         }
 220       } else { // more than 8 args go into the frame
 221         // Create the frame index object for this incoming parameter...
 222         ArgOffset = 16 + 8 * (count - 8);
 223         int FI = MFI->CreateFixedObject(8, ArgOffset);
 224
 225         // Create the SelectionDAG nodes corresponding to a load
 226         //from this parameter
 227         SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 228         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 229                                      DAG.getEntryNode(), FIN, NULL, 0);
 230       }
 231       ++count;
 232       DAG.setRoot(newroot.getValue(1));
 233       ArgValues.push_back(argt);
 234     }
 235
 236
 237   // Create a vreg to hold the output of (what will become)
 238   // the "alloc" instruction
 239   VirtGPR = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 240   BuildMI(&BB, TII->get(IA64::PSEUDO_ALLOC), VirtGPR);
 241   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 242 /*
 243   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 244
 245   // hmm:
 246   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 247   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 248   // ..hmm.
 249
 250   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 251
 252   // hmm:
 253   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 254   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 255   // ..hmm.
 256 */
 257
 258   unsigned tempOffset=0;
 259
 260   // if this is a varargs function, we simply lower llvm.va_start by
 261   // pointing to the first entry
 262   if(F.isVarArg()) {
 263     tempOffset=0;
 264     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 265   }
 266
 267   // here we actually do the moving of args, and store them to the stack
 268   // too if this is a varargs function:
 269   for (int i = 0; i < count && i < 8; ++i) {
 270     BuildMI(&BB, TII->get(argOpc[i]), argVreg[i]).addReg(argPreg[i]);
 271     if(F.isVarArg()) {
 272       // if this is a varargs function, we copy the input registers to the stack
 273       int FI = MFI->CreateFixedObject(8, tempOffset);
 274       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 275       BuildMI(&BB, TII->get(IA64::MOV), IA64::r22).addFrameIndex(FI);
 276       // FIXME: we should use st8.spill here, one day
 277       BuildMI(&BB, TII->get(IA64::ST8), IA64::r22).addReg(argPreg[i]);
 278     }
 279   }
 280
 281   // Finally, inform the code generator which regs we return values in.
 282   // (see the ISD::RET: case in the instruction selector)
 283   switch (getValueType(F.getReturnType())) {
 284   default: assert(0 && "i have no idea where to return this type!");
 285   case MVT::isVoid: break;
 286   case MVT::i1:
 287   case MVT::i8:
 288   case MVT::i16:
 289   case MVT::i32:
 290   case MVT::i64:
 291     MF.getRegInfo().addLiveOut(IA64::r8);
 292     break;
 293   case MVT::f32:
 294   case MVT::f64:
 295     MF.getRegInfo().addLiveOut(IA64::F8);
 296     break;
 297   }
 298
 299   return ArgValues;
 300 }
 301
 302 std::pair<SDOperand, SDOperand>
 303 IA64TargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 304                                 bool RetSExt, bool RetZExt,
 305                                 bool isVarArg, unsigned CallingConv,
 306                                 bool isTailCall, SDOperand Callee,
 307                                 ArgListTy &Args, SelectionDAG &DAG) {
 308
 309   MachineFunction &MF = DAG.getMachineFunction();
 310
 311   unsigned NumBytes = 16;
 312   unsigned outRegsUsed = 0;
 313
 314   if (Args.size() > 8) {
 315     NumBytes += (Args.size() - 8) * 8;
 316     outRegsUsed = 8;
 317   } else {
 318     outRegsUsed = Args.size();
 319   }
 320
 321   // FIXME? this WILL fail if we ever try to pass around an arg that
 322   // consumes more than a single output slot (a 'real' double, int128
 323   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 324   // registers we use. Hopefully, the assembler will notice.
 325   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 326     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 327
 328   // keep stack frame 16-byte aligned
 329   // assert(NumBytes==((NumBytes+15) & ~15) &&
 330   //        "stack frame not 16-byte aligned!");
 331   NumBytes = (NumBytes+15) & ~15;
 332
 333   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 334
 335   SDOperand StackPtr;
 336   std::vector<SDOperand> Stores;
 337   std::vector<SDOperand> Converts;
 338   std::vector<SDOperand> RegValuesToPass;
 339   unsigned ArgOffset = 16;
 340
 341   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 342     {
 343       SDOperand Val = Args[i].Node;
 344       MVT::ValueType ObjectVT = Val.getValueType();
 345       SDOperand ValToStore(0, 0), ValToConvert(0, 0);
 346       unsigned ObjSize=8;
 347       switch (ObjectVT) {
 348       default: assert(0 && "unexpected argument type!");
 349       case MVT::i1:
 350       case MVT::i8:
 351       case MVT::i16:
 352       case MVT::i32: {
 353         //promote to 64-bits, sign/zero extending based on type
 354         //of the argument
 355         ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 356         if (Args[i].isSExt)
 357           ExtendKind = ISD::SIGN_EXTEND;
 358         else if (Args[i].isZExt)
 359           ExtendKind = ISD::ZERO_EXTEND;
 360         Val = DAG.getNode(ExtendKind, MVT::i64, Val);
 361         // XXX: fall through
 362       }
 363       case MVT::i64:
 364         //ObjSize = 8;
 365         if(RegValuesToPass.size() >= 8) {
 366           ValToStore = Val;
 367         } else {
 368           RegValuesToPass.push_back(Val);
 369         }
 370         break;
 371       case MVT::f32:
 372         //promote to 64-bits
 373         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
 374         // XXX: fall through
 375       case MVT::f64:
 376         if(RegValuesToPass.size() >= 8) {
 377           ValToStore = Val;
 378         } else {
 379           RegValuesToPass.push_back(Val);
 380           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 381             ValToConvert = Val; // additionally pass this FP value as an int
 382           }
 383         }
 384         break;
 385       }
 386
 387       if(ValToStore.Val) {
 388         if(!StackPtr.Val) {
 389           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 390         }
 391         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 392         PtrOff = DAG.getNode(ISD::ADD, MVT::i64, StackPtr, PtrOff);
 393         Stores.push_back(DAG.getStore(Chain, ValToStore, PtrOff, NULL, 0));
 394         ArgOffset += ObjSize;
 395       }
 396
 397       if(ValToConvert.Val) {
 398         Converts.push_back(DAG.getNode(IA64ISD::GETFD, MVT::i64, ValToConvert));
 399       }
 400     }
 401
 402   // Emit all stores, make sure they occur before any copies into physregs.
 403   if (!Stores.empty())
 404     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Stores[0],Stores.size());
 405
 406   static const unsigned IntArgRegs[] = {
 407     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 408     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 409   };
 410
 411   static const unsigned FPArgRegs[] = {
 412     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 413     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 414   };
 415
 416   SDOperand InFlag;
 417
 418   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 419   SDOperand GPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r1, MVT::i64, InFlag);
 420   Chain = GPBeforeCall.getValue(1);
 421   InFlag = Chain.getValue(2);
 422   SDOperand SPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r12, MVT::i64, InFlag);
 423   Chain = SPBeforeCall.getValue(1);
 424   InFlag = Chain.getValue(2);
 425   SDOperand RPBeforeCall = DAG.getCopyFromReg(Chain, IA64::rp, MVT::i64, InFlag);
 426   Chain = RPBeforeCall.getValue(1);
 427   InFlag = Chain.getValue(2);
 428
 429   // Build a sequence of copy-to-reg nodes chained together with token chain
 430   // and flag operands which copy the outgoing integer args into regs out[0-7]
 431   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 432   // TODO: for performance, we should only copy FP args into int regs when we
 433   // know this is required (i.e. for varardic or external (unknown) functions)
 434
 435   // first to the FP->(integer representation) conversions, these are
 436   // flagged for now, but shouldn't have to be (TODO)
 437   unsigned seenConverts = 0;
 438   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 439     if(MVT::isFloatingPoint(RegValuesToPass[i].getValueType())) {
 440       Chain = DAG.getCopyToReg(Chain, IntArgRegs[i], Converts[seenConverts++],
 441                                InFlag);
 442       InFlag = Chain.getValue(1);
 443     }
 444   }
 445
 446   // next copy args into the usual places, these are flagged
 447   unsigned usedFPArgs = 0;
 448   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 449     Chain = DAG.getCopyToReg(Chain,
 450       MVT::isInteger(RegValuesToPass[i].getValueType()) ?
 451         IntArgRegs[i] : FPArgRegs[usedFPArgs++], RegValuesToPass[i], InFlag);
 452     InFlag = Chain.getValue(1);
 453   }
 454
 455   // If the callee is a GlobalAddress node (quite common, every direct call is)
 456   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 457 /*
 458   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 459     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 460   }
 461 */
 462
 463   std::vector<MVT::ValueType> NodeTys;
 464   std::vector<SDOperand> CallOperands;
 465   NodeTys.push_back(MVT::Other);   // Returns a chain
 466   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 467   CallOperands.push_back(Chain);
 468   CallOperands.push_back(Callee);
 469
 470   // emit the call itself
 471   if (InFlag.Val)
 472     CallOperands.push_back(InFlag);
 473   else
 474     assert(0 && "this should never happen!\n");
 475
 476   // to make way for a hack:
 477   Chain = DAG.getNode(IA64ISD::BRCALL, NodeTys,
 478                       &CallOperands[0], CallOperands.size());
 479   InFlag = Chain.getValue(1);
 480
 481   // restore the GP, SP and RP after the call
 482   Chain = DAG.getCopyToReg(Chain, IA64::r1, GPBeforeCall, InFlag);
 483   InFlag = Chain.getValue(1);
 484   Chain = DAG.getCopyToReg(Chain, IA64::r12, SPBeforeCall, InFlag);
 485   InFlag = Chain.getValue(1);
 486   Chain = DAG.getCopyToReg(Chain, IA64::rp, RPBeforeCall, InFlag);
 487   InFlag = Chain.getValue(1);
 488
 489   std::vector<MVT::ValueType> RetVals;
 490   RetVals.push_back(MVT::Other);
 491   RetVals.push_back(MVT::Flag);
 492
 493   MVT::ValueType RetTyVT = getValueType(RetTy);
 494   SDOperand RetVal;
 495   if (RetTyVT != MVT::isVoid) {
 496     switch (RetTyVT) {
 497     default: assert(0 && "Unknown value type to return!");
 498     case MVT::i1: { // bools are just like other integers (returned in r8)
 499       // we *could* fall through to the truncate below, but this saves a
 500       // few redundant predicate ops
 501       SDOperand boolInR8 = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64,InFlag);
 502       InFlag = boolInR8.getValue(2);
 503       Chain = boolInR8.getValue(1);
 504       SDOperand zeroReg = DAG.getCopyFromReg(Chain, IA64::r0, MVT::i64, InFlag);
 505       InFlag = zeroReg.getValue(2);
 506       Chain = zeroReg.getValue(1);
 507
 508       RetVal = DAG.getSetCC(MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 509       break;
 510     }
 511     case MVT::i8:
 512     case MVT::i16:
 513     case MVT::i32:
 514       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 515       Chain = RetVal.getValue(1);
 516
 517       // keep track of whether it is sign or zero extended (todo: bools?)
 518 /* XXX
 519       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 520                            MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 521 */
 522       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 523       break;
 524     case MVT::i64:
 525       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 526       Chain = RetVal.getValue(1);
 527       InFlag = RetVal.getValue(2); // XXX dead
 528       break;
 529     case MVT::f32:
 530       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 531       Chain = RetVal.getValue(1);
 532       RetVal = DAG.getNode(ISD::TRUNCATE, MVT::f32, RetVal);
 533       break;
 534     case MVT::f64:
 535       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 536       Chain = RetVal.getValue(1);
 537       InFlag = RetVal.getValue(2); // XXX dead
 538       break;
 539     }
 540   }
 541
 542   Chain = DAG.getCALLSEQ_END(Chain,
 543                              DAG.getConstant(NumBytes, getPointerTy()),
 544                              DAG.getConstant(0, getPointerTy()),
 545                              SDOperand());
 546   return std::make_pair(RetVal, Chain);
 547 }
 548
 549 SDOperand IA64TargetLowering::
 550 LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 551   switch (Op.getOpcode()) {
 552   default: assert(0 && "Should not custom lower this!");
 553   case ISD::GlobalTLSAddress:
 554     assert(0 && "TLS not implemented for IA64.");
 555   case ISD::RET: {
 556     SDOperand AR_PFSVal, Copy;
 557
 558     switch(Op.getNumOperands()) {
 559      default:
 560       assert(0 && "Do not know how to return this many arguments!");
 561       abort();
 562     case 1:
 563       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 564       AR_PFSVal = DAG.getCopyToReg(AR_PFSVal.getValue(1), IA64::AR_PFS,
 565                                    AR_PFSVal);
 566       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other, AR_PFSVal);
 567     case 3: {
 568       // Copy the result into the output register & restore ar.pfs
 569       MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 570       unsigned ArgReg = MVT::isInteger(ArgVT) ? IA64::r8 : IA64::F8;
 571
 572       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 573       Copy = DAG.getCopyToReg(AR_PFSVal.getValue(1), ArgReg, Op.getOperand(1),
 574                               SDOperand());
 575       AR_PFSVal = DAG.getCopyToReg(Copy.getValue(0), IA64::AR_PFS, AR_PFSVal,
 576                                    Copy.getValue(1));
 577       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other,
 578                          AR_PFSVal, AR_PFSVal.getValue(1));
 579     }
 580     }
 581     return SDOperand();
 582   }
 583   case ISD::VAARG: {
 584     MVT::ValueType VT = getPointerTy();
 585     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 586     SDOperand VAList = DAG.getLoad(VT, Op.getOperand(0), Op.getOperand(1),
 587                                    SV, 0);
 588     // Increment the pointer, VAList, to the next vaarg
 589     SDOperand VAIncr = DAG.getNode(ISD::ADD, VT, VAList,
 590                                    DAG.getConstant(MVT::getSizeInBits(VT)/8,
 591                                                    VT));
 592     // Store the incremented VAList to the legalized pointer
 593     VAIncr = DAG.getStore(VAList.getValue(1), VAIncr,
 594                           Op.getOperand(1), SV, 0);
 595     // Load the actual argument out of the pointer VAList
 596     return DAG.getLoad(Op.getValueType(), VAIncr, VAList, NULL, 0);
 597   }
 598   case ISD::VASTART: {
 599     // vastart just stores the address of the VarArgsFrameIndex slot into the
 600     // memory location argument.
 601     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 602     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 603     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
 604   }
 605   // Frame & Return address.  Currently unimplemented
 606   case ISD::RETURNADDR:         break;
 607   case ISD::FRAMEADDR:          break;
 608   }
 609   return SDOperand();
 610 }