lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29   // register class for general registers
  30   addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32   // register class for FP registers
  33   addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35   // register class for predicate registers
  36   addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38   setLoadExtAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  39
  40   setLoadExtAction(ISD::ZEXTLOAD         , MVT::i1   , Promote);
  41
  42   setLoadExtAction(ISD::SEXTLOAD         , MVT::i1   , Promote);
  43   setLoadExtAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  44   setLoadExtAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  45   setLoadExtAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  46
  47   setOperationAction(ISD::BRIND            , MVT::Other, Expand);
  48   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
  49   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
  50   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  51
  52   // ia64 uses SELECT not SELECT_CC
  53   setOperationAction(ISD::SELECT_CC        , MVT::Other,  Expand);
  54
  55   // We need to handle ISD::RET for void functions ourselves,
  56   // so we get a chance to restore ar.pfs before adding a
  57   // br.ret insn
  58   setOperationAction(ISD::RET, MVT::Other, Custom);
  59
  60   setShiftAmountType(MVT::i64);
  61
  62   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  63   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  64
  65   setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  66   setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  67
  68   setOperationAction(ISD::MEMBARRIER       , MVT::Other, Expand);
  69
  70   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  71   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  72
  73   // We don't support sin/cos/sqrt/pow
  74   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  75   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  76   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  77   setOperationAction(ISD::FPOW , MVT::f64, Expand);
  78   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  79   setOperationAction(ISD::FCOS , MVT::f32, Expand);
  80   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  81   setOperationAction(ISD::FPOW , MVT::f32, Expand);
  82
  83   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
  84
  85   // FIXME: IA64 supports fcopysign natively!
  86   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
  87   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
  88
  89   // We don't have line number support yet.
  90   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
  91   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  92   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
  93   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
  94
  95   // IA64 has ctlz in the form of the 'fnorm' instruction.  The Legalizer
  96   // expansion for ctlz/cttz in terms of ctpop is much larger, but lower
  97   // latency.
  98   // FIXME: Custom lower CTLZ when compiling for size?
  99   setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
 100   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 101   setOperationAction(ISD::ROTL , MVT::i64  , Expand);
 102   setOperationAction(ISD::ROTR , MVT::i64  , Expand);
 103
 104   // FIXME: IA64 has this, but is not implemented. should be mux @rev
 105   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 106
 107   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 108   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 109   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 110
 111   // FIXME: These should be legal
 112   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 113   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 114
 115   // Use the default implementation.
 116   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 117   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 118   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 119   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 120   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 121
 122   // Thread Local Storage
 123   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 124
 125   setStackPointerRegisterToSaveRestore(IA64::r12);
 126
 127   setJumpBufSize(704); // on ia64-linux, jmp_bufs are 704 bytes..
 128   setJumpBufAlignment(16); // ...and must be 16-byte aligned
 129
 130   computeRegisterProperties();
 131
 132   addLegalFPImmediate(APFloat(+0.0));
 133   addLegalFPImmediate(APFloat(-0.0));
 134   addLegalFPImmediate(APFloat(+1.0));
 135   addLegalFPImmediate(APFloat(-1.0));
 136 }
 137
 138 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 139   switch (Opcode) {
 140   default: return 0;
 141   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 142   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 143   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 144   }
 145 }
 146
 147 MVT IA64TargetLowering::getSetCCResultType(MVT VT) const {
 148   return MVT::i1;
 149 }
 150
 151 /// getFunctionAlignment - Return the Log2 alignment of this function.
 152 unsigned IA64TargetLowering::getFunctionAlignment(const Function *) const {
 153   return 5;
 154 }
 155
 156 void IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG,
 157                                         SmallVectorImpl<SDValue> &ArgValues,
 158                                         DebugLoc dl) {
 159   //
 160   // add beautiful description of IA64 stack frame format
 161   // here (from intel 24535803.pdf most likely)
 162   //
 163   MachineFunction &MF = DAG.getMachineFunction();
 164   MachineFrameInfo *MFI = MF.getFrameInfo();
 165   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 166
 167   GP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 168   SP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 169   RP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 170
 171   MachineBasicBlock& BB = MF.front();
 172
 173   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 174                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 175
 176   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 177                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 178
 179   unsigned argVreg[8];
 180   unsigned argPreg[8];
 181   unsigned argOpc[8];
 182
 183   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 184
 185   unsigned ArgOffset = 0;
 186   int count = 0;
 187
 188   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 189     {
 190       SDValue newroot, argt;
 191       if(count < 8) { // need to fix this logic? maybe.
 192
 193         switch (getValueType(I->getType()).getSimpleVT()) {
 194           default:
 195             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 196           case MVT::f32:
 197             // fixme? (well, will need to for weird FP structy stuff,
 198             // see intel ABI docs)
 199           case MVT::f64:
 200 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 201             MF.getRegInfo().addLiveIn(args_FP[used_FPArgs]);
 202             // mark this reg as liveIn
 203             // floating point args go into f8..f15 as-needed, the increment
 204             argVreg[count] =                              // is below..:
 205             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::f64));
 206             // FP args go into f8..f15 as needed: (hence the ++)
 207             argPreg[count] = args_FP[used_FPArgs++];
 208             argOpc[count] = IA64::FMOV;
 209             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), dl,
 210                                                 argVreg[count], MVT::f64);
 211             if (I->getType() == Type::FloatTy)
 212               argt = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, argt,
 213                                  DAG.getIntPtrConstant(0));
 214             break;
 215           case MVT::i1: // NOTE: as far as C abi stuff goes,
 216                         // bools are just boring old ints
 217           case MVT::i8:
 218           case MVT::i16:
 219           case MVT::i32:
 220           case MVT::i64:
 221 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 222             MF.getRegInfo().addLiveIn(args_int[count]);
 223             // mark this register as liveIn
 224             argVreg[count] =
 225             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 226             argPreg[count] = args_int[count];
 227             argOpc[count] = IA64::MOV;
 228             argt = newroot =
 229               DAG.getCopyFromReg(DAG.getRoot(), dl, argVreg[count], MVT::i64);
 230             if ( getValueType(I->getType()) != MVT::i64)
 231               argt = DAG.getNode(ISD::TRUNCATE, dl, getValueType(I->getType()),
 232                   newroot);
 233             break;
 234         }
 235       } else { // more than 8 args go into the frame
 236         // Create the frame index object for this incoming parameter...
 237         ArgOffset = 16 + 8 * (count - 8);
 238         int FI = MFI->CreateFixedObject(8, ArgOffset);
 239
 240         // Create the SelectionDAG nodes corresponding to a load
 241         //from this parameter
 242         SDValue FIN = DAG.getFrameIndex(FI, MVT::i64);
 243         argt = newroot = DAG.getLoad(getValueType(I->getType()), dl,
 244                                      DAG.getEntryNode(), FIN, NULL, 0);
 245       }
 246       ++count;
 247       DAG.setRoot(newroot.getValue(1));
 248       ArgValues.push_back(argt);
 249     }
 250
 251
 252   // Create a vreg to hold the output of (what will become)
 253   // the "alloc" instruction
 254   VirtGPR = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 255   BuildMI(&BB, dl, TII->get(IA64::PSEUDO_ALLOC), VirtGPR);
 256   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 257 /*
 258   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 259
 260   // hmm:
 261   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 262   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 263   // ..hmm.
 264
 265   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 266
 267   // hmm:
 268   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 269   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 270   // ..hmm.
 271 */
 272
 273   unsigned tempOffset=0;
 274
 275   // if this is a varargs function, we simply lower llvm.va_start by
 276   // pointing to the first entry
 277   if(F.isVarArg()) {
 278     tempOffset=0;
 279     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 280   }
 281
 282   // here we actually do the moving of args, and store them to the stack
 283   // too if this is a varargs function:
 284   for (int i = 0; i < count && i < 8; ++i) {
 285     BuildMI(&BB, dl, TII->get(argOpc[i]), argVreg[i]).addReg(argPreg[i]);
 286     if(F.isVarArg()) {
 287       // if this is a varargs function, we copy the input registers to the stack
 288       int FI = MFI->CreateFixedObject(8, tempOffset);
 289       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 290       BuildMI(&BB, dl, TII->get(IA64::MOV), IA64::r22).addFrameIndex(FI);
 291       // FIXME: we should use st8.spill here, one day
 292       BuildMI(&BB, dl, TII->get(IA64::ST8), IA64::r22).addReg(argPreg[i]);
 293     }
 294   }
 295
 296   // Finally, inform the code generator which regs we return values in.
 297   // (see the ISD::RET: case in the instruction selector)
 298   switch (getValueType(F.getReturnType()).getSimpleVT()) {
 299   default: assert(0 && "i have no idea where to return this type!");
 300   case MVT::isVoid: break;
 301   case MVT::i1:
 302   case MVT::i8:
 303   case MVT::i16:
 304   case MVT::i32:
 305   case MVT::i64:
 306     MF.getRegInfo().addLiveOut(IA64::r8);
 307     break;
 308   case MVT::f32:
 309   case MVT::f64:
 310     MF.getRegInfo().addLiveOut(IA64::F8);
 311     break;
 312   }
 313 }
 314
 315 std::pair<SDValue, SDValue>
 316 IA64TargetLowering::LowerCallTo(SDValue Chain, const Type *RetTy,
 317                                 bool RetSExt, bool RetZExt, bool isVarArg,
 318                                 bool isInreg, unsigned NumFixedArgs,
 319                                 unsigned CallingConv,
 320                                 bool isTailCall, SDValue Callee,
 321                                 ArgListTy &Args, SelectionDAG &DAG,
 322                                 DebugLoc dl) {
 323
 324   MachineFunction &MF = DAG.getMachineFunction();
 325
 326   unsigned NumBytes = 16;
 327   unsigned outRegsUsed = 0;
 328
 329   if (Args.size() > 8) {
 330     NumBytes += (Args.size() - 8) * 8;
 331     outRegsUsed = 8;
 332   } else {
 333     outRegsUsed = Args.size();
 334   }
 335
 336   // FIXME? this WILL fail if we ever try to pass around an arg that
 337   // consumes more than a single output slot (a 'real' double, int128
 338   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 339   // registers we use. Hopefully, the assembler will notice.
 340   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 341     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 342
 343   // keep stack frame 16-byte aligned
 344   // assert(NumBytes==((NumBytes+15) & ~15) &&
 345   //        "stack frame not 16-byte aligned!");
 346   NumBytes = (NumBytes+15) & ~15;
 347
 348   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 349
 350   SDValue StackPtr;
 351   std::vector<SDValue> Stores;
 352   std::vector<SDValue> Converts;
 353   std::vector<SDValue> RegValuesToPass;
 354   unsigned ArgOffset = 16;
 355
 356   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 357     {
 358       SDValue Val = Args[i].Node;
 359       MVT ObjectVT = Val.getValueType();
 360       SDValue ValToStore(0, 0), ValToConvert(0, 0);
 361       unsigned ObjSize=8;
 362       switch (ObjectVT.getSimpleVT()) {
 363       default: assert(0 && "unexpected argument type!");
 364       case MVT::i1:
 365       case MVT::i8:
 366       case MVT::i16:
 367       case MVT::i32: {
 368         //promote to 64-bits, sign/zero extending based on type
 369         //of the argument
 370         ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 371         if (Args[i].isSExt)
 372           ExtendKind = ISD::SIGN_EXTEND;
 373         else if (Args[i].isZExt)
 374           ExtendKind = ISD::ZERO_EXTEND;
 375         Val = DAG.getNode(ExtendKind, dl, MVT::i64, Val);
 376         // XXX: fall through
 377       }
 378       case MVT::i64:
 379         //ObjSize = 8;
 380         if(RegValuesToPass.size() >= 8) {
 381           ValToStore = Val;
 382         } else {
 383           RegValuesToPass.push_back(Val);
 384         }
 385         break;
 386       case MVT::f32:
 387         //promote to 64-bits
 388         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
 389         // XXX: fall through
 390       case MVT::f64:
 391         if(RegValuesToPass.size() >= 8) {
 392           ValToStore = Val;
 393         } else {
 394           RegValuesToPass.push_back(Val);
 395           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 396             ValToConvert = Val; // additionally pass this FP value as an int
 397           }
 398         }
 399         break;
 400       }
 401
 402       if(ValToStore.getNode()) {
 403         if(!StackPtr.getNode()) {
 404           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 405         }
 406         SDValue PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 407         PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i64, StackPtr, PtrOff);
 408         Stores.push_back(DAG.getStore(Chain, dl, ValToStore, PtrOff, NULL, 0));
 409         ArgOffset += ObjSize;
 410       }
 411
 412       if(ValToConvert.getNode()) {
 413         Converts.push_back(DAG.getNode(IA64ISD::GETFD, dl,
 414                                        MVT::i64, ValToConvert));
 415       }
 416     }
 417
 418   // Emit all stores, make sure they occur before any copies into physregs.
 419   if (!Stores.empty())
 420     Chain = DAG.getNode(ISD::TokenFactor, dl,
 421                         MVT::Other, &Stores[0],Stores.size());
 422
 423   static const unsigned IntArgRegs[] = {
 424     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 425     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 426   };
 427
 428   static const unsigned FPArgRegs[] = {
 429     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 430     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 431   };
 432
 433   SDValue InFlag;
 434
 435   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 436   SDValue GPBeforeCall = DAG.getCopyFromReg(Chain, dl, IA64::r1,
 437                                             MVT::i64, InFlag);
 438   Chain = GPBeforeCall.getValue(1);
 439   InFlag = Chain.getValue(2);
 440   SDValue SPBeforeCall = DAG.getCopyFromReg(Chain, dl, IA64::r12,
 441                                             MVT::i64, InFlag);
 442   Chain = SPBeforeCall.getValue(1);
 443   InFlag = Chain.getValue(2);
 444   SDValue RPBeforeCall = DAG.getCopyFromReg(Chain, dl, IA64::rp,
 445                                             MVT::i64, InFlag);
 446   Chain = RPBeforeCall.getValue(1);
 447   InFlag = Chain.getValue(2);
 448
 449   // Build a sequence of copy-to-reg nodes chained together with token chain
 450   // and flag operands which copy the outgoing integer args into regs out[0-7]
 451   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 452   // TODO: for performance, we should only copy FP args into int regs when we
 453   // know this is required (i.e. for varardic or external (unknown) functions)
 454
 455   // first to the FP->(integer representation) conversions, these are
 456   // flagged for now, but shouldn't have to be (TODO)
 457   unsigned seenConverts = 0;
 458   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 459     if(RegValuesToPass[i].getValueType().isFloatingPoint()) {
 460       Chain = DAG.getCopyToReg(Chain, dl, IntArgRegs[i],
 461                                Converts[seenConverts++], InFlag);
 462       InFlag = Chain.getValue(1);
 463     }
 464   }
 465
 466   // next copy args into the usual places, these are flagged
 467   unsigned usedFPArgs = 0;
 468   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 469     Chain = DAG.getCopyToReg(Chain, dl,
 470       RegValuesToPass[i].getValueType().isInteger() ?
 471         IntArgRegs[i] : FPArgRegs[usedFPArgs++], RegValuesToPass[i], InFlag);
 472     InFlag = Chain.getValue(1);
 473   }
 474
 475   // If the callee is a GlobalAddress node (quite common, every direct call is)
 476   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 477 /*
 478   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 479     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 480   }
 481 */
 482
 483   std::vector<MVT> NodeTys;
 484   std::vector<SDValue> CallOperands;
 485   NodeTys.push_back(MVT::Other);   // Returns a chain
 486   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 487   CallOperands.push_back(Chain);
 488   CallOperands.push_back(Callee);
 489
 490   // emit the call itself
 491   if (InFlag.getNode())
 492     CallOperands.push_back(InFlag);
 493   else
 494     assert(0 && "this should never happen!\n");
 495
 496   // to make way for a hack:
 497   Chain = DAG.getNode(IA64ISD::BRCALL, dl, NodeTys,
 498                       &CallOperands[0], CallOperands.size());
 499   InFlag = Chain.getValue(1);
 500
 501   // restore the GP, SP and RP after the call
 502   Chain = DAG.getCopyToReg(Chain, dl, IA64::r1, GPBeforeCall, InFlag);
 503   InFlag = Chain.getValue(1);
 504   Chain = DAG.getCopyToReg(Chain, dl, IA64::r12, SPBeforeCall, InFlag);
 505   InFlag = Chain.getValue(1);
 506   Chain = DAG.getCopyToReg(Chain, dl, IA64::rp, RPBeforeCall, InFlag);
 507   InFlag = Chain.getValue(1);
 508
 509   std::vector<MVT> RetVals;
 510   RetVals.push_back(MVT::Other);
 511   RetVals.push_back(MVT::Flag);
 512
 513   MVT RetTyVT = getValueType(RetTy);
 514   SDValue RetVal;
 515   if (RetTyVT != MVT::isVoid) {
 516     switch (RetTyVT.getSimpleVT()) {
 517     default: assert(0 && "Unknown value type to return!");
 518     case MVT::i1: { // bools are just like other integers (returned in r8)
 519       // we *could* fall through to the truncate below, but this saves a
 520       // few redundant predicate ops
 521       SDValue boolInR8 = DAG.getCopyFromReg(Chain, dl, IA64::r8,
 522                                             MVT::i64,InFlag);
 523       InFlag = boolInR8.getValue(2);
 524       Chain = boolInR8.getValue(1);
 525       SDValue zeroReg = DAG.getCopyFromReg(Chain, dl, IA64::r0,
 526                                            MVT::i64, InFlag);
 527       InFlag = zeroReg.getValue(2);
 528       Chain = zeroReg.getValue(1);
 529
 530       RetVal = DAG.getSetCC(dl, MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 531       break;
 532     }
 533     case MVT::i8:
 534     case MVT::i16:
 535     case MVT::i32:
 536       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::r8, MVT::i64, InFlag);
 537       Chain = RetVal.getValue(1);
 538
 539       // keep track of whether it is sign or zero extended (todo: bools?)
 540 /* XXX
 541       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 542                            dl, MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 543 */
 544       RetVal = DAG.getNode(ISD::TRUNCATE, dl, RetTyVT, RetVal);
 545       break;
 546     case MVT::i64:
 547       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::r8, MVT::i64, InFlag);
 548       Chain = RetVal.getValue(1);
 549       InFlag = RetVal.getValue(2); // XXX dead
 550       break;
 551     case MVT::f32:
 552       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::F8, MVT::f64, InFlag);
 553       Chain = RetVal.getValue(1);
 554       RetVal = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, RetVal,
 555                            DAG.getIntPtrConstant(0));
 556       break;
 557     case MVT::f64:
 558       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::F8, MVT::f64, InFlag);
 559       Chain = RetVal.getValue(1);
 560       InFlag = RetVal.getValue(2); // XXX dead
 561       break;
 562     }
 563   }
 564
 565   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 566                              DAG.getIntPtrConstant(0, true), SDValue());
 567   return std::make_pair(RetVal, Chain);
 568 }
 569
 570 SDValue IA64TargetLowering::
 571 LowerOperation(SDValue Op, SelectionDAG &DAG) {
 572   DebugLoc dl = Op.getDebugLoc();
 573   switch (Op.getOpcode()) {
 574   default: assert(0 && "Should not custom lower this!");
 575   case ISD::GlobalTLSAddress:
 576     assert(0 && "TLS not implemented for IA64.");
 577   case ISD::RET: {
 578     SDValue AR_PFSVal, Copy;
 579
 580     switch(Op.getNumOperands()) {
 581      default:
 582       assert(0 && "Do not know how to return this many arguments!");
 583       abort();
 584     case 1:
 585       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), dl, VirtGPR, MVT::i64);
 586       AR_PFSVal = DAG.getCopyToReg(AR_PFSVal.getValue(1), dl, IA64::AR_PFS,
 587                                    AR_PFSVal);
 588       return DAG.getNode(IA64ISD::RET_FLAG, dl, MVT::Other, AR_PFSVal);
 589     case 3: {
 590       // Copy the result into the output register & restore ar.pfs
 591       MVT ArgVT = Op.getOperand(1).getValueType();
 592       unsigned ArgReg = ArgVT.isInteger() ? IA64::r8 : IA64::F8;
 593
 594       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), dl, VirtGPR, MVT::i64);
 595       Copy = DAG.getCopyToReg(AR_PFSVal.getValue(1), dl, ArgReg,
 596                               Op.getOperand(1), SDValue());
 597       AR_PFSVal = DAG.getCopyToReg(Copy.getValue(0), dl,
 598                                    IA64::AR_PFS, AR_PFSVal, Copy.getValue(1));
 599       return DAG.getNode(IA64ISD::RET_FLAG, dl, MVT::Other,
 600                          AR_PFSVal, AR_PFSVal.getValue(1));
 601     }
 602     }
 603     return SDValue();
 604   }
 605   case ISD::VAARG: {
 606     MVT VT = getPointerTy();
 607     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 608     SDValue VAList = DAG.getLoad(VT, dl, Op.getOperand(0), Op.getOperand(1),
 609                                    SV, 0);
 610     // Increment the pointer, VAList, to the next vaarg
 611     SDValue VAIncr = DAG.getNode(ISD::ADD, dl, VT, VAList,
 612                                    DAG.getConstant(VT.getSizeInBits()/8,
 613                                                    VT));
 614     // Store the incremented VAList to the legalized pointer
 615     VAIncr = DAG.getStore(VAList.getValue(1), dl, VAIncr,
 616                           Op.getOperand(1), SV, 0);
 617     // Load the actual argument out of the pointer VAList
 618     return DAG.getLoad(Op.getValueType(), dl, VAIncr, VAList, NULL, 0);
 619   }
 620   case ISD::VASTART: {
 621     // vastart just stores the address of the VarArgsFrameIndex slot into the
 622     // memory location argument.
 623     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 624     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 625     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
 626   }
 627   // Frame & Return address.  Currently unimplemented
 628   case ISD::RETURNADDR:         break;
 629   case ISD::FRAMEADDR:          break;
 630   }
 631   return SDValue();
 632 }