lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29   // register class for general registers
  30   addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32   // register class for FP registers
  33   addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35   // register class for predicate registers
  36   addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38   setLoadXAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  39
  40   setLoadXAction(ISD::ZEXTLOAD         , MVT::i1   , Promote);
  41
  42   setLoadXAction(ISD::SEXTLOAD         , MVT::i1   , Promote);
  43   setLoadXAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  44   setLoadXAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  45   setLoadXAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  46
  47   setOperationAction(ISD::BRIND            , MVT::Other, Expand);
  48   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
  49   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
  50   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  51
  52   // ia64 uses SELECT not SELECT_CC
  53   setOperationAction(ISD::SELECT_CC        , MVT::Other,  Expand);
  54
  55   // We need to handle ISD::RET for void functions ourselves,
  56   // so we get a chance to restore ar.pfs before adding a
  57   // br.ret insn
  58   setOperationAction(ISD::RET, MVT::Other, Custom);
  59
  60   setShiftAmountType(MVT::i64);
  61
  62   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  63   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  64
  65   setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  66   setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  67
  68   setOperationAction(ISD::MEMBARRIER       , MVT::Other, Expand);
  69
  70   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  71   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  72
  73   // We don't support sin/cos/sqrt/pow
  74   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  75   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  76   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  77   setOperationAction(ISD::FPOW , MVT::f64, Expand);
  78   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  79   setOperationAction(ISD::FCOS , MVT::f32, Expand);
  80   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  81   setOperationAction(ISD::FPOW , MVT::f32, Expand);
  82
  83   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
  84
  85   // FIXME: IA64 supports fcopysign natively!
  86   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
  87   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
  88
  89   // We don't have line number support yet.
  90   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
  91   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  92   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
  93   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
  94
  95   // IA64 has ctlz in the form of the 'fnorm' instruction.  The Legalizer
  96   // expansion for ctlz/cttz in terms of ctpop is much larger, but lower
  97   // latency.
  98   // FIXME: Custom lower CTLZ when compiling for size?
  99   setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
 100   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 101   setOperationAction(ISD::ROTL , MVT::i64  , Expand);
 102   setOperationAction(ISD::ROTR , MVT::i64  , Expand);
 103
 104   // FIXME: IA64 has this, but is not implemented. should be mux @rev
 105   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 106
 107   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 108   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 109   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 110
 111   // Use the default implementation.
 112   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 113   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 114   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 115   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 116   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 117
 118   // Thread Local Storage
 119   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 120
 121   setStackPointerRegisterToSaveRestore(IA64::r12);
 122
 123   setJumpBufSize(704); // on ia64-linux, jmp_bufs are 704 bytes..
 124   setJumpBufAlignment(16); // ...and must be 16-byte aligned
 125
 126   computeRegisterProperties();
 127
 128   addLegalFPImmediate(APFloat(+0.0));
 129   addLegalFPImmediate(APFloat(-0.0));
 130   addLegalFPImmediate(APFloat(+1.0));
 131   addLegalFPImmediate(APFloat(-1.0));
 132 }
 133
 134 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 135   switch (Opcode) {
 136   default: return 0;
 137   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 138   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 139   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 140   }
 141 }
 142
 143 MVT IA64TargetLowering::getSetCCResultType(const SDValue &) const {
 144   return MVT::i1;
 145 }
 146
 147 void IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG,
 148                                         SmallVectorImpl<SDValue> &ArgValues) {
 149   //
 150   // add beautiful description of IA64 stack frame format
 151   // here (from intel 24535803.pdf most likely)
 152   //
 153   MachineFunction &MF = DAG.getMachineFunction();
 154   MachineFrameInfo *MFI = MF.getFrameInfo();
 155   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 156
 157   GP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 158   SP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 159   RP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 160
 161   MachineBasicBlock& BB = MF.front();
 162
 163   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 164                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 165
 166   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 167                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 168
 169   unsigned argVreg[8];
 170   unsigned argPreg[8];
 171   unsigned argOpc[8];
 172
 173   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 174
 175   unsigned ArgOffset = 0;
 176   int count = 0;
 177
 178   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 179     {
 180       SDValue newroot, argt;
 181       if(count < 8) { // need to fix this logic? maybe.
 182
 183         switch (getValueType(I->getType()).getSimpleVT()) {
 184           default:
 185             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 186           case MVT::f32:
 187             // fixme? (well, will need to for weird FP structy stuff,
 188             // see intel ABI docs)
 189           case MVT::f64:
 190 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 191             MF.getRegInfo().addLiveIn(args_FP[used_FPArgs]);
 192             // mark this reg as liveIn
 193             // floating point args go into f8..f15 as-needed, the increment
 194             argVreg[count] =                              // is below..:
 195             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::f64));
 196             // FP args go into f8..f15 as needed: (hence the ++)
 197             argPreg[count] = args_FP[used_FPArgs++];
 198             argOpc[count] = IA64::FMOV;
 199             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), argVreg[count],
 200                                                 MVT::f64);
 201             if (I->getType() == Type::FloatTy)
 202               argt = DAG.getNode(ISD::FP_ROUND, MVT::f32, argt,
 203                                  DAG.getIntPtrConstant(0));
 204             break;
 205           case MVT::i1: // NOTE: as far as C abi stuff goes,
 206                         // bools are just boring old ints
 207           case MVT::i8:
 208           case MVT::i16:
 209           case MVT::i32:
 210           case MVT::i64:
 211 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 212             MF.getRegInfo().addLiveIn(args_int[count]);
 213             // mark this register as liveIn
 214             argVreg[count] =
 215             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 216             argPreg[count] = args_int[count];
 217             argOpc[count] = IA64::MOV;
 218             argt = newroot =
 219               DAG.getCopyFromReg(DAG.getRoot(), argVreg[count], MVT::i64);
 220             if ( getValueType(I->getType()) != MVT::i64)
 221               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 222                   newroot);
 223             break;
 224         }
 225       } else { // more than 8 args go into the frame
 226         // Create the frame index object for this incoming parameter...
 227         ArgOffset = 16 + 8 * (count - 8);
 228         int FI = MFI->CreateFixedObject(8, ArgOffset);
 229
 230         // Create the SelectionDAG nodes corresponding to a load
 231         //from this parameter
 232         SDValue FIN = DAG.getFrameIndex(FI, MVT::i64);
 233         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 234                                      DAG.getEntryNode(), FIN, NULL, 0);
 235       }
 236       ++count;
 237       DAG.setRoot(newroot.getValue(1));
 238       ArgValues.push_back(argt);
 239     }
 240
 241
 242   // Create a vreg to hold the output of (what will become)
 243   // the "alloc" instruction
 244   VirtGPR = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 245   BuildMI(&BB, TII->get(IA64::PSEUDO_ALLOC), VirtGPR);
 246   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 247 /*
 248   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 249
 250   // hmm:
 251   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 252   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 253   // ..hmm.
 254
 255   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 256
 257   // hmm:
 258   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 259   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 260   // ..hmm.
 261 */
 262
 263   unsigned tempOffset=0;
 264
 265   // if this is a varargs function, we simply lower llvm.va_start by
 266   // pointing to the first entry
 267   if(F.isVarArg()) {
 268     tempOffset=0;
 269     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 270   }
 271
 272   // here we actually do the moving of args, and store them to the stack
 273   // too if this is a varargs function:
 274   for (int i = 0; i < count && i < 8; ++i) {
 275     BuildMI(&BB, TII->get(argOpc[i]), argVreg[i]).addReg(argPreg[i]);
 276     if(F.isVarArg()) {
 277       // if this is a varargs function, we copy the input registers to the stack
 278       int FI = MFI->CreateFixedObject(8, tempOffset);
 279       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 280       BuildMI(&BB, TII->get(IA64::MOV), IA64::r22).addFrameIndex(FI);
 281       // FIXME: we should use st8.spill here, one day
 282       BuildMI(&BB, TII->get(IA64::ST8), IA64::r22).addReg(argPreg[i]);
 283     }
 284   }
 285
 286   // Finally, inform the code generator which regs we return values in.
 287   // (see the ISD::RET: case in the instruction selector)
 288   switch (getValueType(F.getReturnType()).getSimpleVT()) {
 289   default: assert(0 && "i have no idea where to return this type!");
 290   case MVT::isVoid: break;
 291   case MVT::i1:
 292   case MVT::i8:
 293   case MVT::i16:
 294   case MVT::i32:
 295   case MVT::i64:
 296     MF.getRegInfo().addLiveOut(IA64::r8);
 297     break;
 298   case MVT::f32:
 299   case MVT::f64:
 300     MF.getRegInfo().addLiveOut(IA64::F8);
 301     break;
 302   }
 303 }
 304
 305 std::pair<SDValue, SDValue>
 306 IA64TargetLowering::LowerCallTo(SDValue Chain, const Type *RetTy,
 307                                 bool RetSExt, bool RetZExt,
 308                                 bool isVarArg, unsigned CallingConv,
 309                                 bool isTailCall, SDValue Callee,
 310                                 ArgListTy &Args, SelectionDAG &DAG) {
 311
 312   MachineFunction &MF = DAG.getMachineFunction();
 313
 314   unsigned NumBytes = 16;
 315   unsigned outRegsUsed = 0;
 316
 317   if (Args.size() > 8) {
 318     NumBytes += (Args.size() - 8) * 8;
 319     outRegsUsed = 8;
 320   } else {
 321     outRegsUsed = Args.size();
 322   }
 323
 324   // FIXME? this WILL fail if we ever try to pass around an arg that
 325   // consumes more than a single output slot (a 'real' double, int128
 326   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 327   // registers we use. Hopefully, the assembler will notice.
 328   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 329     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 330
 331   // keep stack frame 16-byte aligned
 332   // assert(NumBytes==((NumBytes+15) & ~15) &&
 333   //        "stack frame not 16-byte aligned!");
 334   NumBytes = (NumBytes+15) & ~15;
 335
 336   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 337
 338   SDValue StackPtr;
 339   std::vector<SDValue> Stores;
 340   std::vector<SDValue> Converts;
 341   std::vector<SDValue> RegValuesToPass;
 342   unsigned ArgOffset = 16;
 343
 344   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 345     {
 346       SDValue Val = Args[i].Node;
 347       MVT ObjectVT = Val.getValueType();
 348       SDValue ValToStore(0, 0), ValToConvert(0, 0);
 349       unsigned ObjSize=8;
 350       switch (ObjectVT.getSimpleVT()) {
 351       default: assert(0 && "unexpected argument type!");
 352       case MVT::i1:
 353       case MVT::i8:
 354       case MVT::i16:
 355       case MVT::i32: {
 356         //promote to 64-bits, sign/zero extending based on type
 357         //of the argument
 358         ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 359         if (Args[i].isSExt)
 360           ExtendKind = ISD::SIGN_EXTEND;
 361         else if (Args[i].isZExt)
 362           ExtendKind = ISD::ZERO_EXTEND;
 363         Val = DAG.getNode(ExtendKind, MVT::i64, Val);
 364         // XXX: fall through
 365       }
 366       case MVT::i64:
 367         //ObjSize = 8;
 368         if(RegValuesToPass.size() >= 8) {
 369           ValToStore = Val;
 370         } else {
 371           RegValuesToPass.push_back(Val);
 372         }
 373         break;
 374       case MVT::f32:
 375         //promote to 64-bits
 376         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
 377         // XXX: fall through
 378       case MVT::f64:
 379         if(RegValuesToPass.size() >= 8) {
 380           ValToStore = Val;
 381         } else {
 382           RegValuesToPass.push_back(Val);
 383           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 384             ValToConvert = Val; // additionally pass this FP value as an int
 385           }
 386         }
 387         break;
 388       }
 389
 390       if(ValToStore.Val) {
 391         if(!StackPtr.Val) {
 392           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 393         }
 394         SDValue PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 395         PtrOff = DAG.getNode(ISD::ADD, MVT::i64, StackPtr, PtrOff);
 396         Stores.push_back(DAG.getStore(Chain, ValToStore, PtrOff, NULL, 0));
 397         ArgOffset += ObjSize;
 398       }
 399
 400       if(ValToConvert.Val) {
 401         Converts.push_back(DAG.getNode(IA64ISD::GETFD, MVT::i64, ValToConvert));
 402       }
 403     }
 404
 405   // Emit all stores, make sure they occur before any copies into physregs.
 406   if (!Stores.empty())
 407     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Stores[0],Stores.size());
 408
 409   static const unsigned IntArgRegs[] = {
 410     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 411     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 412   };
 413
 414   static const unsigned FPArgRegs[] = {
 415     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 416     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 417   };
 418
 419   SDValue InFlag;
 420
 421   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 422   SDValue GPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r1, MVT::i64, InFlag);
 423   Chain = GPBeforeCall.getValue(1);
 424   InFlag = Chain.getValue(2);
 425   SDValue SPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r12, MVT::i64, InFlag);
 426   Chain = SPBeforeCall.getValue(1);
 427   InFlag = Chain.getValue(2);
 428   SDValue RPBeforeCall = DAG.getCopyFromReg(Chain, IA64::rp, MVT::i64, InFlag);
 429   Chain = RPBeforeCall.getValue(1);
 430   InFlag = Chain.getValue(2);
 431
 432   // Build a sequence of copy-to-reg nodes chained together with token chain
 433   // and flag operands which copy the outgoing integer args into regs out[0-7]
 434   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 435   // TODO: for performance, we should only copy FP args into int regs when we
 436   // know this is required (i.e. for varardic or external (unknown) functions)
 437
 438   // first to the FP->(integer representation) conversions, these are
 439   // flagged for now, but shouldn't have to be (TODO)
 440   unsigned seenConverts = 0;
 441   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 442     if(RegValuesToPass[i].getValueType().isFloatingPoint()) {
 443       Chain = DAG.getCopyToReg(Chain, IntArgRegs[i], Converts[seenConverts++],
 444                                InFlag);
 445       InFlag = Chain.getValue(1);
 446     }
 447   }
 448
 449   // next copy args into the usual places, these are flagged
 450   unsigned usedFPArgs = 0;
 451   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 452     Chain = DAG.getCopyToReg(Chain,
 453       RegValuesToPass[i].getValueType().isInteger() ?
 454         IntArgRegs[i] : FPArgRegs[usedFPArgs++], RegValuesToPass[i], InFlag);
 455     InFlag = Chain.getValue(1);
 456   }
 457
 458   // If the callee is a GlobalAddress node (quite common, every direct call is)
 459   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 460 /*
 461   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 462     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 463   }
 464 */
 465
 466   std::vector<MVT> NodeTys;
 467   std::vector<SDValue> CallOperands;
 468   NodeTys.push_back(MVT::Other);   // Returns a chain
 469   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 470   CallOperands.push_back(Chain);
 471   CallOperands.push_back(Callee);
 472
 473   // emit the call itself
 474   if (InFlag.Val)
 475     CallOperands.push_back(InFlag);
 476   else
 477     assert(0 && "this should never happen!\n");
 478
 479   // to make way for a hack:
 480   Chain = DAG.getNode(IA64ISD::BRCALL, NodeTys,
 481                       &CallOperands[0], CallOperands.size());
 482   InFlag = Chain.getValue(1);
 483
 484   // restore the GP, SP and RP after the call
 485   Chain = DAG.getCopyToReg(Chain, IA64::r1, GPBeforeCall, InFlag);
 486   InFlag = Chain.getValue(1);
 487   Chain = DAG.getCopyToReg(Chain, IA64::r12, SPBeforeCall, InFlag);
 488   InFlag = Chain.getValue(1);
 489   Chain = DAG.getCopyToReg(Chain, IA64::rp, RPBeforeCall, InFlag);
 490   InFlag = Chain.getValue(1);
 491
 492   std::vector<MVT> RetVals;
 493   RetVals.push_back(MVT::Other);
 494   RetVals.push_back(MVT::Flag);
 495
 496   MVT RetTyVT = getValueType(RetTy);
 497   SDValue RetVal;
 498   if (RetTyVT != MVT::isVoid) {
 499     switch (RetTyVT.getSimpleVT()) {
 500     default: assert(0 && "Unknown value type to return!");
 501     case MVT::i1: { // bools are just like other integers (returned in r8)
 502       // we *could* fall through to the truncate below, but this saves a
 503       // few redundant predicate ops
 504       SDValue boolInR8 = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64,InFlag);
 505       InFlag = boolInR8.getValue(2);
 506       Chain = boolInR8.getValue(1);
 507       SDValue zeroReg = DAG.getCopyFromReg(Chain, IA64::r0, MVT::i64, InFlag);
 508       InFlag = zeroReg.getValue(2);
 509       Chain = zeroReg.getValue(1);
 510
 511       RetVal = DAG.getSetCC(MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 512       break;
 513     }
 514     case MVT::i8:
 515     case MVT::i16:
 516     case MVT::i32:
 517       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 518       Chain = RetVal.getValue(1);
 519
 520       // keep track of whether it is sign or zero extended (todo: bools?)
 521 /* XXX
 522       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 523                            MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 524 */
 525       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 526       break;
 527     case MVT::i64:
 528       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 529       Chain = RetVal.getValue(1);
 530       InFlag = RetVal.getValue(2); // XXX dead
 531       break;
 532     case MVT::f32:
 533       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 534       Chain = RetVal.getValue(1);
 535       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal,
 536                            DAG.getIntPtrConstant(0));
 537       break;
 538     case MVT::f64:
 539       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 540       Chain = RetVal.getValue(1);
 541       InFlag = RetVal.getValue(2); // XXX dead
 542       break;
 543     }
 544   }
 545
 546   Chain = DAG.getCALLSEQ_END(Chain,
 547                              DAG.getConstant(NumBytes, getPointerTy()),
 548                              DAG.getConstant(0, getPointerTy()),
 549                              SDValue());
 550   return std::make_pair(RetVal, Chain);
 551 }
 552
 553 SDValue IA64TargetLowering::
 554 LowerOperation(SDValue Op, SelectionDAG &DAG) {
 555   switch (Op.getOpcode()) {
 556   default: assert(0 && "Should not custom lower this!");
 557   case ISD::GlobalTLSAddress:
 558     assert(0 && "TLS not implemented for IA64.");
 559   case ISD::RET: {
 560     SDValue AR_PFSVal, Copy;
 561
 562     switch(Op.getNumOperands()) {
 563      default:
 564       assert(0 && "Do not know how to return this many arguments!");
 565       abort();
 566     case 1:
 567       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 568       AR_PFSVal = DAG.getCopyToReg(AR_PFSVal.getValue(1), IA64::AR_PFS,
 569                                    AR_PFSVal);
 570       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other, AR_PFSVal);
 571     case 3: {
 572       // Copy the result into the output register & restore ar.pfs
 573       MVT ArgVT = Op.getOperand(1).getValueType();
 574       unsigned ArgReg = ArgVT.isInteger() ? IA64::r8 : IA64::F8;
 575
 576       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 577       Copy = DAG.getCopyToReg(AR_PFSVal.getValue(1), ArgReg, Op.getOperand(1),
 578                               SDValue());
 579       AR_PFSVal = DAG.getCopyToReg(Copy.getValue(0), IA64::AR_PFS, AR_PFSVal,
 580                                    Copy.getValue(1));
 581       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other,
 582                          AR_PFSVal, AR_PFSVal.getValue(1));
 583     }
 584     }
 585     return SDValue();
 586   }
 587   case ISD::VAARG: {
 588     MVT VT = getPointerTy();
 589     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 590     SDValue VAList = DAG.getLoad(VT, Op.getOperand(0), Op.getOperand(1),
 591                                    SV, 0);
 592     // Increment the pointer, VAList, to the next vaarg
 593     SDValue VAIncr = DAG.getNode(ISD::ADD, VT, VAList,
 594                                    DAG.getConstant(VT.getSizeInBits()/8,
 595                                                    VT));
 596     // Store the incremented VAList to the legalized pointer
 597     VAIncr = DAG.getStore(VAList.getValue(1), VAIncr,
 598                           Op.getOperand(1), SV, 0);
 599     // Load the actual argument out of the pointer VAList
 600     return DAG.getLoad(Op.getValueType(), VAIncr, VAList, NULL, 0);
 601   }
 602   case ISD::VASTART: {
 603     // vastart just stores the address of the VarArgsFrameIndex slot into the
 604     // memory location argument.
 605     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 606     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 607     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
 608   }
 609   // Frame & Return address.  Currently unimplemented
 610   case ISD::RETURNADDR:         break;
 611   case ISD::FRAMEADDR:          break;
 612   }
 613   return SDValue();
 614 }