lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Duraid Madina and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 using namespace llvm;
  25
  26 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  27   : TargetLowering(TM) {
  28
  29       // register class for general registers
  30       addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  31
  32       // register class for FP registers
  33       addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  34
  35       // register class for predicate registers
  36       addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  37
  38       setLoadXAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  39
  40       setLoadXAction(ISD::ZEXTLOAD         , MVT::i1   , Expand);
  41
  42       setLoadXAction(ISD::SEXTLOAD         , MVT::i1   , Expand);
  43       setLoadXAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  44       setLoadXAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  45       setLoadXAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  46
  47       setOperationAction(ISD::BRIND            , MVT::Other, Expand);
  48       setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
  49       setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
  50       setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  51
  52       // ia64 uses SELECT not SELECT_CC
  53       setOperationAction(ISD::SELECT_CC        , MVT::Other,  Expand);
  54
  55       // We need to handle ISD::RET for void functions ourselves,
  56       // so we get a chance to restore ar.pfs before adding a
  57       // br.ret insn
  58       setOperationAction(ISD::RET, MVT::Other, Custom);
  59
  60       setSetCCResultType(MVT::i1);
  61       setShiftAmountType(MVT::i64);
  62
  63       setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  64       setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  65
  66       setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  67       setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  68
  69       setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
  70       setOperationAction(ISD::MEMSET           , MVT::Other, Expand);
  71       setOperationAction(ISD::MEMCPY           , MVT::Other, Expand);
  72
  73       setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  74       setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  75
  76       // We don't support sin/cos/sqrt/pow
  77       setOperationAction(ISD::FSIN , MVT::f64, Expand);
  78       setOperationAction(ISD::FCOS , MVT::f64, Expand);
  79       setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  80       setOperationAction(ISD::FPOW , MVT::f64, Expand);
  81       setOperationAction(ISD::FSIN , MVT::f32, Expand);
  82       setOperationAction(ISD::FCOS , MVT::f32, Expand);
  83       setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  84       setOperationAction(ISD::FPOW , MVT::f32, Expand);
  85
  86       // FIXME: IA64 supports fcopysign natively!
  87       setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
  88       setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
  89
  90       // We don't have line number support yet.
  91       setOperationAction(ISD::LOCATION, MVT::Other, Expand);
  92       setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  93       setOperationAction(ISD::LABEL, MVT::Other, Expand);
  94
  95       //IA64 has these, but they are not implemented
  96       setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
  97       setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
  98       setOperationAction(ISD::ROTL , MVT::i64  , Expand);
  99       setOperationAction(ISD::ROTR , MVT::i64  , Expand);
 100       setOperationAction(ISD::BSWAP, MVT::i64  , Expand);  // mux @rev
 101
 102       // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 103       setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 104       setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 105
 106       // Use the default implementation.
 107       setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 108       setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 109       setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 110       setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 111       setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 112
 113       // Thread Local Storage
 114       setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 115
 116       setStackPointerRegisterToSaveRestore(IA64::r12);
 117
 118       setJumpBufSize(704); // on ia64-linux, jmp_bufs are 704 bytes..
 119       setJumpBufAlignment(16); // ...and must be 16-byte aligned
 120
 121       computeRegisterProperties();
 122
 123       setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 124       addLegalFPImmediate(APFloat(+0.0));
 125       addLegalFPImmediate(APFloat(+0.0f));
 126       addLegalFPImmediate(APFloat(+1.0));
 127       addLegalFPImmediate(APFloat(+1.0f));
 128 }
 129
 130 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 131   switch (Opcode) {
 132   default: return 0;
 133   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 134   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 135   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 136   }
 137 }
 138
 139
 140 std::vector<SDOperand>
 141 IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 142   std::vector<SDOperand> ArgValues;
 143   //
 144   // add beautiful description of IA64 stack frame format
 145   // here (from intel 24535803.pdf most likely)
 146   //
 147   MachineFunction &MF = DAG.getMachineFunction();
 148   MachineFrameInfo *MFI = MF.getFrameInfo();
 149   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 150
 151   GP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 152   SP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 153   RP = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 154
 155   MachineBasicBlock& BB = MF.front();
 156
 157   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 158                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 159
 160   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 161                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 162
 163   unsigned argVreg[8];
 164   unsigned argPreg[8];
 165   unsigned argOpc[8];
 166
 167   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 168
 169   unsigned ArgOffset = 0;
 170   int count = 0;
 171
 172   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 173     {
 174       SDOperand newroot, argt;
 175       if(count < 8) { // need to fix this logic? maybe.
 176
 177         switch (getValueType(I->getType())) {
 178           default:
 179             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 180           case MVT::f32:
 181             // fixme? (well, will need to for weird FP structy stuff,
 182             // see intel ABI docs)
 183           case MVT::f64:
 184 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 185             MF.addLiveIn(args_FP[used_FPArgs]); // mark this reg as liveIn
 186             // floating point args go into f8..f15 as-needed, the increment
 187             argVreg[count] =                              // is below..:
 188             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::f64));
 189             // FP args go into f8..f15 as needed: (hence the ++)
 190             argPreg[count] = args_FP[used_FPArgs++];
 191             argOpc[count] = IA64::FMOV;
 192             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), argVreg[count],
 193                                                 MVT::f64);
 194             if (I->getType() == Type::FloatTy)
 195               argt = DAG.getNode(ISD::FP_ROUND, MVT::f32, argt);
 196             break;
 197           case MVT::i1: // NOTE: as far as C abi stuff goes,
 198                         // bools are just boring old ints
 199           case MVT::i8:
 200           case MVT::i16:
 201           case MVT::i32:
 202           case MVT::i64:
 203 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 204             MF.addLiveIn(args_int[count]); // mark this register as liveIn
 205             argVreg[count] =
 206             MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 207             argPreg[count] = args_int[count];
 208             argOpc[count] = IA64::MOV;
 209             argt = newroot =
 210               DAG.getCopyFromReg(DAG.getRoot(), argVreg[count], MVT::i64);
 211             if ( getValueType(I->getType()) != MVT::i64)
 212               argt = DAG.getNode(ISD::TRUNCATE, getValueType(I->getType()),
 213                   newroot);
 214             break;
 215         }
 216       } else { // more than 8 args go into the frame
 217         // Create the frame index object for this incoming parameter...
 218         ArgOffset = 16 + 8 * (count - 8);
 219         int FI = MFI->CreateFixedObject(8, ArgOffset);
 220
 221         // Create the SelectionDAG nodes corresponding to a load
 222         //from this parameter
 223         SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 224         argt = newroot = DAG.getLoad(getValueType(I->getType()),
 225                                      DAG.getEntryNode(), FIN, NULL, 0);
 226       }
 227       ++count;
 228       DAG.setRoot(newroot.getValue(1));
 229       ArgValues.push_back(argt);
 230     }
 231
 232
 233   // Create a vreg to hold the output of (what will become)
 234   // the "alloc" instruction
 235   VirtGPR = MF.getSSARegMap()->createVirtualRegister(getRegClassFor(MVT::i64));
 236   BuildMI(&BB, TII->get(IA64::PSEUDO_ALLOC), VirtGPR);
 237   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 238 /*
 239   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 240
 241   // hmm:
 242   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 243   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 244   // ..hmm.
 245
 246   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 247
 248   // hmm:
 249   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 250   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 251   // ..hmm.
 252 */
 253
 254   unsigned tempOffset=0;
 255
 256   // if this is a varargs function, we simply lower llvm.va_start by
 257   // pointing to the first entry
 258   if(F.isVarArg()) {
 259     tempOffset=0;
 260     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 261   }
 262
 263   // here we actually do the moving of args, and store them to the stack
 264   // too if this is a varargs function:
 265   for (int i = 0; i < count && i < 8; ++i) {
 266     BuildMI(&BB, TII->get(argOpc[i]), argVreg[i]).addReg(argPreg[i]);
 267     if(F.isVarArg()) {
 268       // if this is a varargs function, we copy the input registers to the stack
 269       int FI = MFI->CreateFixedObject(8, tempOffset);
 270       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 271       BuildMI(&BB, TII->get(IA64::MOV), IA64::r22).addFrameIndex(FI);
 272       // FIXME: we should use st8.spill here, one day
 273       BuildMI(&BB, TII->get(IA64::ST8), IA64::r22).addReg(argPreg[i]);
 274     }
 275   }
 276
 277   // Finally, inform the code generator which regs we return values in.
 278   // (see the ISD::RET: case in the instruction selector)
 279   switch (getValueType(F.getReturnType())) {
 280   default: assert(0 && "i have no idea where to return this type!");
 281   case MVT::isVoid: break;
 282   case MVT::i1:
 283   case MVT::i8:
 284   case MVT::i16:
 285   case MVT::i32:
 286   case MVT::i64:
 287     MF.addLiveOut(IA64::r8);
 288     break;
 289   case MVT::f32:
 290   case MVT::f64:
 291     MF.addLiveOut(IA64::F8);
 292     break;
 293   }
 294
 295   return ArgValues;
 296 }
 297
 298 std::pair<SDOperand, SDOperand>
 299 IA64TargetLowering::LowerCallTo(SDOperand Chain,
 300                                 const Type *RetTy, bool RetTyIsSigned,
 301                                 bool isVarArg, unsigned CallingConv,
 302                                 bool isTailCall, SDOperand Callee,
 303                                 ArgListTy &Args, SelectionDAG &DAG) {
 304
 305   MachineFunction &MF = DAG.getMachineFunction();
 306
 307   unsigned NumBytes = 16;
 308   unsigned outRegsUsed = 0;
 309
 310   if (Args.size() > 8) {
 311     NumBytes += (Args.size() - 8) * 8;
 312     outRegsUsed = 8;
 313   } else {
 314     outRegsUsed = Args.size();
 315   }
 316
 317   // FIXME? this WILL fail if we ever try to pass around an arg that
 318   // consumes more than a single output slot (a 'real' double, int128
 319   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 320   // registers we use. Hopefully, the assembler will notice.
 321   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 322     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 323
 324   // keep stack frame 16-byte aligned
 325   // assert(NumBytes==((NumBytes+15) & ~15) &&
 326   //        "stack frame not 16-byte aligned!");
 327   NumBytes = (NumBytes+15) & ~15;
 328
 329   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 330
 331   SDOperand StackPtr;
 332   std::vector<SDOperand> Stores;
 333   std::vector<SDOperand> Converts;
 334   std::vector<SDOperand> RegValuesToPass;
 335   unsigned ArgOffset = 16;
 336
 337   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 338     {
 339       SDOperand Val = Args[i].Node;
 340       MVT::ValueType ObjectVT = Val.getValueType();
 341       SDOperand ValToStore(0, 0), ValToConvert(0, 0);
 342       unsigned ObjSize=8;
 343       switch (ObjectVT) {
 344       default: assert(0 && "unexpected argument type!");
 345       case MVT::i1:
 346       case MVT::i8:
 347       case MVT::i16:
 348       case MVT::i32: {
 349         //promote to 64-bits, sign/zero extending based on type
 350         //of the argument
 351         ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 352         if (Args[i].isSExt)
 353           ExtendKind = ISD::SIGN_EXTEND;
 354         else if (Args[i].isZExt)
 355           ExtendKind = ISD::ZERO_EXTEND;
 356         Val = DAG.getNode(ExtendKind, MVT::i64, Val);
 357         // XXX: fall through
 358       }
 359       case MVT::i64:
 360         //ObjSize = 8;
 361         if(RegValuesToPass.size() >= 8) {
 362           ValToStore = Val;
 363         } else {
 364           RegValuesToPass.push_back(Val);
 365         }
 366         break;
 367       case MVT::f32:
 368         //promote to 64-bits
 369         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
 370         // XXX: fall through
 371       case MVT::f64:
 372         if(RegValuesToPass.size() >= 8) {
 373           ValToStore = Val;
 374         } else {
 375           RegValuesToPass.push_back(Val);
 376           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 377             ValToConvert = Val; // additionally pass this FP value as an int
 378           }
 379         }
 380         break;
 381       }
 382
 383       if(ValToStore.Val) {
 384         if(!StackPtr.Val) {
 385           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 386         }
 387         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 388         PtrOff = DAG.getNode(ISD::ADD, MVT::i64, StackPtr, PtrOff);
 389         Stores.push_back(DAG.getStore(Chain, ValToStore, PtrOff, NULL, 0));
 390         ArgOffset += ObjSize;
 391       }
 392
 393       if(ValToConvert.Val) {
 394         Converts.push_back(DAG.getNode(IA64ISD::GETFD, MVT::i64, ValToConvert));
 395       }
 396     }
 397
 398   // Emit all stores, make sure they occur before any copies into physregs.
 399   if (!Stores.empty())
 400     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Stores[0],Stores.size());
 401
 402   static const unsigned IntArgRegs[] = {
 403     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 404     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 405   };
 406
 407   static const unsigned FPArgRegs[] = {
 408     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 409     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 410   };
 411
 412   SDOperand InFlag;
 413
 414   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 415   SDOperand GPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r1, MVT::i64, InFlag);
 416   Chain = GPBeforeCall.getValue(1);
 417   InFlag = Chain.getValue(2);
 418   SDOperand SPBeforeCall = DAG.getCopyFromReg(Chain, IA64::r12, MVT::i64, InFlag);
 419   Chain = SPBeforeCall.getValue(1);
 420   InFlag = Chain.getValue(2);
 421   SDOperand RPBeforeCall = DAG.getCopyFromReg(Chain, IA64::rp, MVT::i64, InFlag);
 422   Chain = RPBeforeCall.getValue(1);
 423   InFlag = Chain.getValue(2);
 424
 425   // Build a sequence of copy-to-reg nodes chained together with token chain
 426   // and flag operands which copy the outgoing integer args into regs out[0-7]
 427   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 428   // TODO: for performance, we should only copy FP args into int regs when we
 429   // know this is required (i.e. for varardic or external (unknown) functions)
 430
 431   // first to the FP->(integer representation) conversions, these are
 432   // flagged for now, but shouldn't have to be (TODO)
 433   unsigned seenConverts = 0;
 434   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 435     if(MVT::isFloatingPoint(RegValuesToPass[i].getValueType())) {
 436       Chain = DAG.getCopyToReg(Chain, IntArgRegs[i], Converts[seenConverts++],
 437                                InFlag);
 438       InFlag = Chain.getValue(1);
 439     }
 440   }
 441
 442   // next copy args into the usual places, these are flagged
 443   unsigned usedFPArgs = 0;
 444   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 445     Chain = DAG.getCopyToReg(Chain,
 446       MVT::isInteger(RegValuesToPass[i].getValueType()) ?
 447         IntArgRegs[i] : FPArgRegs[usedFPArgs++], RegValuesToPass[i], InFlag);
 448     InFlag = Chain.getValue(1);
 449   }
 450
 451   // If the callee is a GlobalAddress node (quite common, every direct call is)
 452   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 453 /*
 454   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 455     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 456   }
 457 */
 458
 459   std::vector<MVT::ValueType> NodeTys;
 460   std::vector<SDOperand> CallOperands;
 461   NodeTys.push_back(MVT::Other);   // Returns a chain
 462   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 463   CallOperands.push_back(Chain);
 464   CallOperands.push_back(Callee);
 465
 466   // emit the call itself
 467   if (InFlag.Val)
 468     CallOperands.push_back(InFlag);
 469   else
 470     assert(0 && "this should never happen!\n");
 471
 472   // to make way for a hack:
 473   Chain = DAG.getNode(IA64ISD::BRCALL, NodeTys,
 474                       &CallOperands[0], CallOperands.size());
 475   InFlag = Chain.getValue(1);
 476
 477   // restore the GP, SP and RP after the call
 478   Chain = DAG.getCopyToReg(Chain, IA64::r1, GPBeforeCall, InFlag);
 479   InFlag = Chain.getValue(1);
 480   Chain = DAG.getCopyToReg(Chain, IA64::r12, SPBeforeCall, InFlag);
 481   InFlag = Chain.getValue(1);
 482   Chain = DAG.getCopyToReg(Chain, IA64::rp, RPBeforeCall, InFlag);
 483   InFlag = Chain.getValue(1);
 484
 485   std::vector<MVT::ValueType> RetVals;
 486   RetVals.push_back(MVT::Other);
 487   RetVals.push_back(MVT::Flag);
 488
 489   MVT::ValueType RetTyVT = getValueType(RetTy);
 490   SDOperand RetVal;
 491   if (RetTyVT != MVT::isVoid) {
 492     switch (RetTyVT) {
 493     default: assert(0 && "Unknown value type to return!");
 494     case MVT::i1: { // bools are just like other integers (returned in r8)
 495       // we *could* fall through to the truncate below, but this saves a
 496       // few redundant predicate ops
 497       SDOperand boolInR8 = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64,InFlag);
 498       InFlag = boolInR8.getValue(2);
 499       Chain = boolInR8.getValue(1);
 500       SDOperand zeroReg = DAG.getCopyFromReg(Chain, IA64::r0, MVT::i64, InFlag);
 501       InFlag = zeroReg.getValue(2);
 502       Chain = zeroReg.getValue(1);
 503
 504       RetVal = DAG.getSetCC(MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 505       break;
 506     }
 507     case MVT::i8:
 508     case MVT::i16:
 509     case MVT::i32:
 510       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 511       Chain = RetVal.getValue(1);
 512
 513       // keep track of whether it is sign or zero extended (todo: bools?)
 514 /* XXX
 515       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 516                            MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 517 */
 518       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 519       break;
 520     case MVT::i64:
 521       RetVal = DAG.getCopyFromReg(Chain, IA64::r8, MVT::i64, InFlag);
 522       Chain = RetVal.getValue(1);
 523       InFlag = RetVal.getValue(2); // XXX dead
 524       break;
 525     case MVT::f32:
 526       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 527       Chain = RetVal.getValue(1);
 528       RetVal = DAG.getNode(ISD::TRUNCATE, MVT::f32, RetVal);
 529       break;
 530     case MVT::f64:
 531       RetVal = DAG.getCopyFromReg(Chain, IA64::F8, MVT::f64, InFlag);
 532       Chain = RetVal.getValue(1);
 533       InFlag = RetVal.getValue(2); // XXX dead
 534       break;
 535     }
 536   }
 537
 538   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 539                       DAG.getConstant(NumBytes, getPointerTy()));
 540
 541   return std::make_pair(RetVal, Chain);
 542 }
 543
 544 SDOperand IA64TargetLowering::
 545 LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 546   switch (Op.getOpcode()) {
 547   default: assert(0 && "Should not custom lower this!");
 548   case ISD::GlobalTLSAddress:
 549     assert(0 && "TLS not implemented for IA64.");
 550   case ISD::RET: {
 551     SDOperand AR_PFSVal, Copy;
 552
 553     switch(Op.getNumOperands()) {
 554      default:
 555       assert(0 && "Do not know how to return this many arguments!");
 556       abort();
 557     case 1:
 558       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 559       AR_PFSVal = DAG.getCopyToReg(AR_PFSVal.getValue(1), IA64::AR_PFS,
 560                                    AR_PFSVal);
 561       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other, AR_PFSVal);
 562     case 3: {
 563       // Copy the result into the output register & restore ar.pfs
 564       MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 565       unsigned ArgReg = MVT::isInteger(ArgVT) ? IA64::r8 : IA64::F8;
 566
 567       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), VirtGPR, MVT::i64);
 568       Copy = DAG.getCopyToReg(AR_PFSVal.getValue(1), ArgReg, Op.getOperand(1),
 569                               SDOperand());
 570       AR_PFSVal = DAG.getCopyToReg(Copy.getValue(0), IA64::AR_PFS, AR_PFSVal,
 571                                    Copy.getValue(1));
 572       return DAG.getNode(IA64ISD::RET_FLAG, MVT::Other,
 573                          AR_PFSVal, AR_PFSVal.getValue(1));
 574     }
 575     }
 576     return SDOperand();
 577   }
 578   case ISD::VAARG: {
 579     MVT::ValueType VT = getPointerTy();
 580     SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
 581     SDOperand VAList = DAG.getLoad(VT, Op.getOperand(0), Op.getOperand(1),
 582                                    SV->getValue(), SV->getOffset());
 583     // Increment the pointer, VAList, to the next vaarg
 584     SDOperand VAIncr = DAG.getNode(ISD::ADD, VT, VAList,
 585                                    DAG.getConstant(MVT::getSizeInBits(VT)/8,
 586                                                    VT));
 587     // Store the incremented VAList to the legalized pointer
 588     VAIncr = DAG.getStore(VAList.getValue(1), VAIncr,
 589                           Op.getOperand(1), SV->getValue(), SV->getOffset());
 590     // Load the actual argument out of the pointer VAList
 591     return DAG.getLoad(Op.getValueType(), VAIncr, VAList, NULL, 0);
 592   }
 593   case ISD::VASTART: {
 594     // vastart just stores the address of the VarArgsFrameIndex slot into the
 595     // memory location argument.
 596     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 597     SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
 598     return DAG.getStore(Op.getOperand(0), FR,
 599                         Op.getOperand(1), SV->getValue(), SV->getOffset());
 600   }
 601   // Frame & Return address.  Currently unimplemented
 602   case ISD::RETURNADDR:         break;
 603   case ISD::FRAMEADDR:          break;
 604   }
 605   return SDOperand();
 606 }