lib/Target/IA64/IA64ISelLowering.cpp

   1 //===-- IA64ISelLowering.cpp - IA64 DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the IA64ISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "IA64ISelLowering.h"
  15 #include "IA64MachineFunctionInfo.h"
  16 #include "IA64TargetMachine.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Support/ErrorHandling.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/Function.h"
  25 using namespace llvm;
  26
  27 IA64TargetLowering::IA64TargetLowering(TargetMachine &TM)
  28   : TargetLowering(TM) {
  29
  30   // register class for general registers
  31   addRegisterClass(MVT::i64, IA64::GRRegisterClass);
  32
  33   // register class for FP registers
  34   addRegisterClass(MVT::f64, IA64::FPRegisterClass);
  35
  36   // register class for predicate registers
  37   addRegisterClass(MVT::i1, IA64::PRRegisterClass);
  38
  39   setLoadExtAction(ISD::EXTLOAD          , MVT::i1   , Promote);
  40
  41   setLoadExtAction(ISD::ZEXTLOAD         , MVT::i1   , Promote);
  42
  43   setLoadExtAction(ISD::SEXTLOAD         , MVT::i1   , Promote);
  44   setLoadExtAction(ISD::SEXTLOAD         , MVT::i8   , Expand);
  45   setLoadExtAction(ISD::SEXTLOAD         , MVT::i16  , Expand);
  46   setLoadExtAction(ISD::SEXTLOAD         , MVT::i32  , Expand);
  47
  48   setOperationAction(ISD::BRIND            , MVT::Other, Expand);
  49   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
  50   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
  51   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
  52
  53   // ia64 uses SELECT not SELECT_CC
  54   setOperationAction(ISD::SELECT_CC        , MVT::Other,  Expand);
  55
  56   // We need to handle ISD::RET for void functions ourselves,
  57   // so we get a chance to restore ar.pfs before adding a
  58   // br.ret insn
  59   setOperationAction(ISD::RET, MVT::Other, Custom);
  60
  61   setShiftAmountType(MVT::i64);
  62
  63   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
  64   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
  65
  66   setOperationAction(ISD::UREM             , MVT::f32  , Expand);
  67   setOperationAction(ISD::UREM             , MVT::f64  , Expand);
  68
  69   setOperationAction(ISD::MEMBARRIER       , MVT::Other, Expand);
  70
  71   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
  72   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  73
  74   // We don't support sin/cos/sqrt/pow
  75   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  76   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  77   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  78   setOperationAction(ISD::FPOW , MVT::f64, Expand);
  79   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  80   setOperationAction(ISD::FCOS , MVT::f32, Expand);
  81   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  82   setOperationAction(ISD::FPOW , MVT::f32, Expand);
  83
  84   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
  85
  86   // FIXME: IA64 supports fcopysign natively!
  87   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
  88   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
  89
  90   // We don't have line number support yet.
  91   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
  92   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
  93   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
  94   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
  95
  96   // IA64 has ctlz in the form of the 'fnorm' instruction.  The Legalizer
  97   // expansion for ctlz/cttz in terms of ctpop is much larger, but lower
  98   // latency.
  99   // FIXME: Custom lower CTLZ when compiling for size?
 100   setOperationAction(ISD::CTLZ , MVT::i64  , Expand);
 101   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 102   setOperationAction(ISD::ROTL , MVT::i64  , Expand);
 103   setOperationAction(ISD::ROTR , MVT::i64  , Expand);
 104
 105   // FIXME: IA64 has this, but is not implemented. should be mux @rev
 106   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 107
 108   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 109   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 110   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 111
 112   // FIXME: These should be legal
 113   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 114   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 115
 116   // Use the default implementation.
 117   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 118   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 119   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 120   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 121   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 122
 123   // Thread Local Storage
 124   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 125
 126   setStackPointerRegisterToSaveRestore(IA64::r12);
 127
 128   setJumpBufSize(704); // on ia64-linux, jmp_bufs are 704 bytes..
 129   setJumpBufAlignment(16); // ...and must be 16-byte aligned
 130
 131   computeRegisterProperties();
 132
 133   addLegalFPImmediate(APFloat(+0.0));
 134   addLegalFPImmediate(APFloat(-0.0));
 135   addLegalFPImmediate(APFloat(+1.0));
 136   addLegalFPImmediate(APFloat(-1.0));
 137 }
 138
 139 const char *IA64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 140   switch (Opcode) {
 141   default: return 0;
 142   case IA64ISD::GETFD:  return "IA64ISD::GETFD";
 143   case IA64ISD::BRCALL: return "IA64ISD::BRCALL";
 144   case IA64ISD::RET_FLAG: return "IA64ISD::RET_FLAG";
 145   }
 146 }
 147
 148 MVT IA64TargetLowering::getSetCCResultType(MVT VT) const {
 149   return MVT::i1;
 150 }
 151
 152 /// getFunctionAlignment - Return the Log2 alignment of this function.
 153 unsigned IA64TargetLowering::getFunctionAlignment(const Function *) const {
 154   return 5;
 155 }
 156
 157 void IA64TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG,
 158                                         SmallVectorImpl<SDValue> &ArgValues,
 159                                         DebugLoc dl) {
 160   //
 161   // add beautiful description of IA64 stack frame format
 162   // here (from intel 24535803.pdf most likely)
 163   //
 164   MachineFunction &MF = DAG.getMachineFunction();
 165   MachineFrameInfo *MFI = MF.getFrameInfo();
 166   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 167
 168   GP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 169   SP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 170   RP = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 171
 172   MachineBasicBlock& BB = MF.front();
 173
 174   unsigned args_int[] = {IA64::r32, IA64::r33, IA64::r34, IA64::r35,
 175                          IA64::r36, IA64::r37, IA64::r38, IA64::r39};
 176
 177   unsigned args_FP[] = {IA64::F8, IA64::F9, IA64::F10, IA64::F11,
 178                         IA64::F12,IA64::F13,IA64::F14, IA64::F15};
 179
 180   unsigned argVreg[8];
 181   unsigned argPreg[8];
 182   unsigned argOpc[8];
 183
 184   unsigned used_FPArgs = 0; // how many FP args have been used so far?
 185
 186   unsigned ArgOffset = 0;
 187   int count = 0;
 188
 189   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I)
 190     {
 191       SDValue newroot, argt;
 192       if(count < 8) { // need to fix this logic? maybe.
 193
 194         switch (getValueType(I->getType()).getSimpleVT()) {
 195           default:
 196             assert(0 && "ERROR in LowerArgs: can't lower this type of arg.\n");
 197           case MVT::f32:
 198             // fixme? (well, will need to for weird FP structy stuff,
 199             // see intel ABI docs)
 200           case MVT::f64:
 201 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_FP[used_FPArgs]);
 202             MF.getRegInfo().addLiveIn(args_FP[used_FPArgs]);
 203             // mark this reg as liveIn
 204             // floating point args go into f8..f15 as-needed, the increment
 205             argVreg[count] =                              // is below..:
 206             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::f64));
 207             // FP args go into f8..f15 as needed: (hence the ++)
 208             argPreg[count] = args_FP[used_FPArgs++];
 209             argOpc[count] = IA64::FMOV;
 210             argt = newroot = DAG.getCopyFromReg(DAG.getRoot(), dl,
 211                                                 argVreg[count], MVT::f64);
 212             if (I->getType() == Type::FloatTy)
 213               argt = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, argt,
 214                                  DAG.getIntPtrConstant(0));
 215             break;
 216           case MVT::i1: // NOTE: as far as C abi stuff goes,
 217                         // bools are just boring old ints
 218           case MVT::i8:
 219           case MVT::i16:
 220           case MVT::i32:
 221           case MVT::i64:
 222 //XXX            BuildMI(&BB, IA64::IDEF, 0, args_int[count]);
 223             MF.getRegInfo().addLiveIn(args_int[count]);
 224             // mark this register as liveIn
 225             argVreg[count] =
 226             MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 227             argPreg[count] = args_int[count];
 228             argOpc[count] = IA64::MOV;
 229             argt = newroot =
 230               DAG.getCopyFromReg(DAG.getRoot(), dl, argVreg[count], MVT::i64);
 231             if ( getValueType(I->getType()) != MVT::i64)
 232               argt = DAG.getNode(ISD::TRUNCATE, dl, getValueType(I->getType()),
 233                   newroot);
 234             break;
 235         }
 236       } else { // more than 8 args go into the frame
 237         // Create the frame index object for this incoming parameter...
 238         ArgOffset = 16 + 8 * (count - 8);
 239         int FI = MFI->CreateFixedObject(8, ArgOffset);
 240
 241         // Create the SelectionDAG nodes corresponding to a load
 242         //from this parameter
 243         SDValue FIN = DAG.getFrameIndex(FI, MVT::i64);
 244         argt = newroot = DAG.getLoad(getValueType(I->getType()), dl,
 245                                      DAG.getEntryNode(), FIN, NULL, 0);
 246       }
 247       ++count;
 248       DAG.setRoot(newroot.getValue(1));
 249       ArgValues.push_back(argt);
 250     }
 251
 252
 253   // Create a vreg to hold the output of (what will become)
 254   // the "alloc" instruction
 255   VirtGPR = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 256   BuildMI(&BB, dl, TII->get(IA64::PSEUDO_ALLOC), VirtGPR);
 257   // we create a PSEUDO_ALLOC (pseudo)instruction for now
 258 /*
 259   BuildMI(&BB, IA64::IDEF, 0, IA64::r1);
 260
 261   // hmm:
 262   BuildMI(&BB, IA64::IDEF, 0, IA64::r12);
 263   BuildMI(&BB, IA64::IDEF, 0, IA64::rp);
 264   // ..hmm.
 265
 266   BuildMI(&BB, IA64::MOV, 1, GP).addReg(IA64::r1);
 267
 268   // hmm:
 269   BuildMI(&BB, IA64::MOV, 1, SP).addReg(IA64::r12);
 270   BuildMI(&BB, IA64::MOV, 1, RP).addReg(IA64::rp);
 271   // ..hmm.
 272 */
 273
 274   unsigned tempOffset=0;
 275
 276   // if this is a varargs function, we simply lower llvm.va_start by
 277   // pointing to the first entry
 278   if(F.isVarArg()) {
 279     tempOffset=0;
 280     VarArgsFrameIndex = MFI->CreateFixedObject(8, tempOffset);
 281   }
 282
 283   // here we actually do the moving of args, and store them to the stack
 284   // too if this is a varargs function:
 285   for (int i = 0; i < count && i < 8; ++i) {
 286     BuildMI(&BB, dl, TII->get(argOpc[i]), argVreg[i]).addReg(argPreg[i]);
 287     if(F.isVarArg()) {
 288       // if this is a varargs function, we copy the input registers to the stack
 289       int FI = MFI->CreateFixedObject(8, tempOffset);
 290       tempOffset+=8;   //XXX: is it safe to use r22 like this?
 291       BuildMI(&BB, dl, TII->get(IA64::MOV), IA64::r22).addFrameIndex(FI);
 292       // FIXME: we should use st8.spill here, one day
 293       BuildMI(&BB, dl, TII->get(IA64::ST8), IA64::r22).addReg(argPreg[i]);
 294     }
 295   }
 296
 297   // Finally, inform the code generator which regs we return values in.
 298   // (see the ISD::RET: case in the instruction selector)
 299   switch (getValueType(F.getReturnType()).getSimpleVT()) {
 300   default: assert(0 && "i have no idea where to return this type!");
 301   case MVT::isVoid: break;
 302   case MVT::i1:
 303   case MVT::i8:
 304   case MVT::i16:
 305   case MVT::i32:
 306   case MVT::i64:
 307     MF.getRegInfo().addLiveOut(IA64::r8);
 308     break;
 309   case MVT::f32:
 310   case MVT::f64:
 311     MF.getRegInfo().addLiveOut(IA64::F8);
 312     break;
 313   }
 314 }
 315
 316 std::pair<SDValue, SDValue>
 317 IA64TargetLowering::LowerCallTo(SDValue Chain, const Type *RetTy,
 318                                 bool RetSExt, bool RetZExt, bool isVarArg,
 319                                 bool isInreg, unsigned NumFixedArgs,
 320                                 unsigned CallingConv,
 321                                 bool isTailCall, SDValue Callee,
 322                                 ArgListTy &Args, SelectionDAG &DAG,
 323                                 DebugLoc dl) {
 324
 325   MachineFunction &MF = DAG.getMachineFunction();
 326
 327   unsigned NumBytes = 16;
 328   unsigned outRegsUsed = 0;
 329
 330   if (Args.size() > 8) {
 331     NumBytes += (Args.size() - 8) * 8;
 332     outRegsUsed = 8;
 333   } else {
 334     outRegsUsed = Args.size();
 335   }
 336
 337   // FIXME? this WILL fail if we ever try to pass around an arg that
 338   // consumes more than a single output slot (a 'real' double, int128
 339   // some sort of aggregate etc.), as we'll underestimate how many 'outX'
 340   // registers we use. Hopefully, the assembler will notice.
 341   MF.getInfo<IA64FunctionInfo>()->outRegsUsed=
 342     std::max(outRegsUsed, MF.getInfo<IA64FunctionInfo>()->outRegsUsed);
 343
 344   // keep stack frame 16-byte aligned
 345   // assert(NumBytes==((NumBytes+15) & ~15) &&
 346   //        "stack frame not 16-byte aligned!");
 347   NumBytes = (NumBytes+15) & ~15;
 348
 349   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 350
 351   SDValue StackPtr;
 352   std::vector<SDValue> Stores;
 353   std::vector<SDValue> Converts;
 354   std::vector<SDValue> RegValuesToPass;
 355   unsigned ArgOffset = 16;
 356
 357   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 358     {
 359       SDValue Val = Args[i].Node;
 360       MVT ObjectVT = Val.getValueType();
 361       SDValue ValToStore(0, 0), ValToConvert(0, 0);
 362       unsigned ObjSize=8;
 363       switch (ObjectVT.getSimpleVT()) {
 364       default: assert(0 && "unexpected argument type!");
 365       case MVT::i1:
 366       case MVT::i8:
 367       case MVT::i16:
 368       case MVT::i32: {
 369         //promote to 64-bits, sign/zero extending based on type
 370         //of the argument
 371         ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 372         if (Args[i].isSExt)
 373           ExtendKind = ISD::SIGN_EXTEND;
 374         else if (Args[i].isZExt)
 375           ExtendKind = ISD::ZERO_EXTEND;
 376         Val = DAG.getNode(ExtendKind, dl, MVT::i64, Val);
 377         // XXX: fall through
 378       }
 379       case MVT::i64:
 380         //ObjSize = 8;
 381         if(RegValuesToPass.size() >= 8) {
 382           ValToStore = Val;
 383         } else {
 384           RegValuesToPass.push_back(Val);
 385         }
 386         break;
 387       case MVT::f32:
 388         //promote to 64-bits
 389         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
 390         // XXX: fall through
 391       case MVT::f64:
 392         if(RegValuesToPass.size() >= 8) {
 393           ValToStore = Val;
 394         } else {
 395           RegValuesToPass.push_back(Val);
 396           if(1 /* TODO: if(calling external or varadic function)*/ ) {
 397             ValToConvert = Val; // additionally pass this FP value as an int
 398           }
 399         }
 400         break;
 401       }
 402
 403       if(ValToStore.getNode()) {
 404         if(!StackPtr.getNode()) {
 405           StackPtr = DAG.getRegister(IA64::r12, MVT::i64);
 406         }
 407         SDValue PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 408         PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i64, StackPtr, PtrOff);
 409         Stores.push_back(DAG.getStore(Chain, dl, ValToStore, PtrOff, NULL, 0));
 410         ArgOffset += ObjSize;
 411       }
 412
 413       if(ValToConvert.getNode()) {
 414         Converts.push_back(DAG.getNode(IA64ISD::GETFD, dl,
 415                                        MVT::i64, ValToConvert));
 416       }
 417     }
 418
 419   // Emit all stores, make sure they occur before any copies into physregs.
 420   if (!Stores.empty())
 421     Chain = DAG.getNode(ISD::TokenFactor, dl,
 422                         MVT::Other, &Stores[0],Stores.size());
 423
 424   static const unsigned IntArgRegs[] = {
 425     IA64::out0, IA64::out1, IA64::out2, IA64::out3,
 426     IA64::out4, IA64::out5, IA64::out6, IA64::out7
 427   };
 428
 429   static const unsigned FPArgRegs[] = {
 430     IA64::F8,  IA64::F9,  IA64::F10, IA64::F11,
 431     IA64::F12, IA64::F13, IA64::F14, IA64::F15
 432   };
 433
 434   SDValue InFlag;
 435
 436   // save the current GP, SP and RP : FIXME: do we need to do all 3 always?
 437   SDValue GPBeforeCall = DAG.getCopyFromReg(Chain, dl, IA64::r1,
 438                                             MVT::i64, InFlag);
 439   Chain = GPBeforeCall.getValue(1);
 440   InFlag = Chain.getValue(2);
 441   SDValue SPBeforeCall = DAG.getCopyFromReg(Chain, dl, IA64::r12,
 442                                             MVT::i64, InFlag);
 443   Chain = SPBeforeCall.getValue(1);
 444   InFlag = Chain.getValue(2);
 445   SDValue RPBeforeCall = DAG.getCopyFromReg(Chain, dl, IA64::rp,
 446                                             MVT::i64, InFlag);
 447   Chain = RPBeforeCall.getValue(1);
 448   InFlag = Chain.getValue(2);
 449
 450   // Build a sequence of copy-to-reg nodes chained together with token chain
 451   // and flag operands which copy the outgoing integer args into regs out[0-7]
 452   // mapped 1:1 and the FP args into regs F8-F15 "lazily"
 453   // TODO: for performance, we should only copy FP args into int regs when we
 454   // know this is required (i.e. for varardic or external (unknown) functions)
 455
 456   // first to the FP->(integer representation) conversions, these are
 457   // flagged for now, but shouldn't have to be (TODO)
 458   unsigned seenConverts = 0;
 459   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 460     if(RegValuesToPass[i].getValueType().isFloatingPoint()) {
 461       Chain = DAG.getCopyToReg(Chain, dl, IntArgRegs[i],
 462                                Converts[seenConverts++], InFlag);
 463       InFlag = Chain.getValue(1);
 464     }
 465   }
 466
 467   // next copy args into the usual places, these are flagged
 468   unsigned usedFPArgs = 0;
 469   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 470     Chain = DAG.getCopyToReg(Chain, dl,
 471       RegValuesToPass[i].getValueType().isInteger() ?
 472         IntArgRegs[i] : FPArgRegs[usedFPArgs++], RegValuesToPass[i], InFlag);
 473     InFlag = Chain.getValue(1);
 474   }
 475
 476   // If the callee is a GlobalAddress node (quite common, every direct call is)
 477   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 478 /*
 479   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 480     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i64);
 481   }
 482 */
 483
 484   std::vector<MVT> NodeTys;
 485   std::vector<SDValue> CallOperands;
 486   NodeTys.push_back(MVT::Other);   // Returns a chain
 487   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 488   CallOperands.push_back(Chain);
 489   CallOperands.push_back(Callee);
 490
 491   // emit the call itself
 492   if (InFlag.getNode())
 493     CallOperands.push_back(InFlag);
 494   else
 495     assert(0 && "this should never happen!\n");
 496
 497   // to make way for a hack:
 498   Chain = DAG.getNode(IA64ISD::BRCALL, dl, NodeTys,
 499                       &CallOperands[0], CallOperands.size());
 500   InFlag = Chain.getValue(1);
 501
 502   // restore the GP, SP and RP after the call
 503   Chain = DAG.getCopyToReg(Chain, dl, IA64::r1, GPBeforeCall, InFlag);
 504   InFlag = Chain.getValue(1);
 505   Chain = DAG.getCopyToReg(Chain, dl, IA64::r12, SPBeforeCall, InFlag);
 506   InFlag = Chain.getValue(1);
 507   Chain = DAG.getCopyToReg(Chain, dl, IA64::rp, RPBeforeCall, InFlag);
 508   InFlag = Chain.getValue(1);
 509
 510   std::vector<MVT> RetVals;
 511   RetVals.push_back(MVT::Other);
 512   RetVals.push_back(MVT::Flag);
 513
 514   MVT RetTyVT = getValueType(RetTy);
 515   SDValue RetVal;
 516   if (RetTyVT != MVT::isVoid) {
 517     switch (RetTyVT.getSimpleVT()) {
 518     default: assert(0 && "Unknown value type to return!");
 519     case MVT::i1: { // bools are just like other integers (returned in r8)
 520       // we *could* fall through to the truncate below, but this saves a
 521       // few redundant predicate ops
 522       SDValue boolInR8 = DAG.getCopyFromReg(Chain, dl, IA64::r8,
 523                                             MVT::i64,InFlag);
 524       InFlag = boolInR8.getValue(2);
 525       Chain = boolInR8.getValue(1);
 526       SDValue zeroReg = DAG.getCopyFromReg(Chain, dl, IA64::r0,
 527                                            MVT::i64, InFlag);
 528       InFlag = zeroReg.getValue(2);
 529       Chain = zeroReg.getValue(1);
 530
 531       RetVal = DAG.getSetCC(dl, MVT::i1, boolInR8, zeroReg, ISD::SETNE);
 532       break;
 533     }
 534     case MVT::i8:
 535     case MVT::i16:
 536     case MVT::i32:
 537       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::r8, MVT::i64, InFlag);
 538       Chain = RetVal.getValue(1);
 539
 540       // keep track of whether it is sign or zero extended (todo: bools?)
 541 /* XXX
 542       RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext :ISD::AssertZext,
 543                            dl, MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 544 */
 545       RetVal = DAG.getNode(ISD::TRUNCATE, dl, RetTyVT, RetVal);
 546       break;
 547     case MVT::i64:
 548       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::r8, MVT::i64, InFlag);
 549       Chain = RetVal.getValue(1);
 550       InFlag = RetVal.getValue(2); // XXX dead
 551       break;
 552     case MVT::f32:
 553       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::F8, MVT::f64, InFlag);
 554       Chain = RetVal.getValue(1);
 555       RetVal = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, RetVal,
 556                            DAG.getIntPtrConstant(0));
 557       break;
 558     case MVT::f64:
 559       RetVal = DAG.getCopyFromReg(Chain, dl, IA64::F8, MVT::f64, InFlag);
 560       Chain = RetVal.getValue(1);
 561       InFlag = RetVal.getValue(2); // XXX dead
 562       break;
 563     }
 564   }
 565
 566   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 567                              DAG.getIntPtrConstant(0, true), SDValue());
 568   return std::make_pair(RetVal, Chain);
 569 }
 570
 571 SDValue IA64TargetLowering::
 572 LowerOperation(SDValue Op, SelectionDAG &DAG) {
 573   DebugLoc dl = Op.getDebugLoc();
 574   switch (Op.getOpcode()) {
 575   default: assert(0 && "Should not custom lower this!");
 576   case ISD::GlobalTLSAddress:
 577     assert(0 && "TLS not implemented for IA64.");
 578   case ISD::RET: {
 579     SDValue AR_PFSVal, Copy;
 580
 581     switch(Op.getNumOperands()) {
 582      default:
 583       LLVM_UNREACHABLE("Do not know how to return this many arguments!");
 584     case 1:
 585       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), dl, VirtGPR, MVT::i64);
 586       AR_PFSVal = DAG.getCopyToReg(AR_PFSVal.getValue(1), dl, IA64::AR_PFS,
 587                                    AR_PFSVal);
 588       return DAG.getNode(IA64ISD::RET_FLAG, dl, MVT::Other, AR_PFSVal);
 589     case 3: {
 590       // Copy the result into the output register & restore ar.pfs
 591       MVT ArgVT = Op.getOperand(1).getValueType();
 592       unsigned ArgReg = ArgVT.isInteger() ? IA64::r8 : IA64::F8;
 593
 594       AR_PFSVal = DAG.getCopyFromReg(Op.getOperand(0), dl, VirtGPR, MVT::i64);
 595       Copy = DAG.getCopyToReg(AR_PFSVal.getValue(1), dl, ArgReg,
 596                               Op.getOperand(1), SDValue());
 597       AR_PFSVal = DAG.getCopyToReg(Copy.getValue(0), dl,
 598                                    IA64::AR_PFS, AR_PFSVal, Copy.getValue(1));
 599       return DAG.getNode(IA64ISD::RET_FLAG, dl, MVT::Other,
 600                          AR_PFSVal, AR_PFSVal.getValue(1));
 601     }
 602     }
 603     return SDValue();
 604   }
 605   case ISD::VAARG: {
 606     MVT VT = getPointerTy();
 607     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 608     SDValue VAList = DAG.getLoad(VT, dl, Op.getOperand(0), Op.getOperand(1),
 609                                    SV, 0);
 610     // Increment the pointer, VAList, to the next vaarg
 611     SDValue VAIncr = DAG.getNode(ISD::ADD, dl, VT, VAList,
 612                                    DAG.getConstant(VT.getSizeInBits()/8,
 613                                                    VT));
 614     // Store the incremented VAList to the legalized pointer
 615     VAIncr = DAG.getStore(VAList.getValue(1), dl, VAIncr,
 616                           Op.getOperand(1), SV, 0);
 617     // Load the actual argument out of the pointer VAList
 618     return DAG.getLoad(Op.getValueType(), dl, VAIncr, VAList, NULL, 0);
 619   }
 620   case ISD::VASTART: {
 621     // vastart just stores the address of the VarArgsFrameIndex slot into the
 622     // memory location argument.
 623     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i64);
 624     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 625     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
 626   }
 627   // Frame & Return address.  Currently unimplemented
 628   case ISD::RETURNADDR:         break;
 629   case ISD::FRAMEADDR:          break;
 630   }
 631   return SDValue();
 632 }