lib/Target/IA64/IA64ISelDAGToDAG.cpp

   1 //===---- IA64ISelDAGToDAG.cpp - IA64 pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Duraid Madina and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for IA64,
  11 // converting a legalized dag to an IA64 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "IA64.h"
  16 #include "IA64TargetMachine.h"
  17 #include "IA64ISelLowering.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/CodeGen/SelectionDAGISel.h"
  23 #include "llvm/Target/TargetOptions.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/GlobalValue.h"
  27 #include "llvm/Intrinsics.h"
  28 #include "llvm/Support/Debug.h"
  29 #include "llvm/Support/MathExtras.h"
  30 #include <iostream>
  31 #include <set>
  32 using namespace llvm;
  33
  34 namespace {
  35   Statistic<> FusedFP ("ia64-codegen", "Number of fused fp operations");
  36   Statistic<> FrameOff("ia64-codegen", "Number of frame idx offsets collapsed");
  37
  38   //===--------------------------------------------------------------------===//
  39   /// IA64DAGToDAGISel - IA64 specific code to select IA64 machine
  40   /// instructions for SelectionDAG operations.
  41   ///
  42   class IA64DAGToDAGISel : public SelectionDAGISel {
  43     IA64TargetLowering IA64Lowering;
  44     unsigned GlobalBaseReg;
  45   public:
  46     IA64DAGToDAGISel(IA64TargetMachine &TM)
  47       : SelectionDAGISel(IA64Lowering), IA64Lowering(*TM.getTargetLowering()) {}
  48
  49     virtual bool runOnFunction(Function &Fn) {
  50       // Make sure we re-emit a set of the global base reg if necessary
  51       GlobalBaseReg = 0;
  52       return SelectionDAGISel::runOnFunction(Fn);
  53     }
  54
  55     /// getI64Imm - Return a target constant with the specified value, of type
  56     /// i64.
  57     inline SDOperand getI64Imm(uint64_t Imm) {
  58       return CurDAG->getTargetConstant(Imm, MVT::i64);
  59     }
  60
  61     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  62     /// base register.  Return the virtual register that holds this value.
  63     // SDOperand getGlobalBaseReg(); TODO: hmm
  64
  65     // Select - Convert the specified operand from a target-independent to a
  66     // target-specific node if it hasn't already been changed.
  67     void Select(SDOperand &Result, SDOperand N);
  68
  69     SDNode *SelectIntImmediateExpr(SDOperand LHS, SDOperand RHS,
  70                                    unsigned OCHi, unsigned OCLo,
  71                                    bool IsArithmetic = false,
  72                                    bool Negate = false);
  73     SDNode *SelectBitfieldInsert(SDNode *N);
  74
  75     /// SelectCC - Select a comparison of the specified values with the
  76     /// specified condition code, returning the CR# of the expression.
  77     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
  78
  79     /// SelectAddr - Given the specified address, return the two operands for a
  80     /// load/store instruction, and return true if it should be an indexed [r+r]
  81     /// operation.
  82     bool SelectAddr(SDOperand Addr, SDOperand &Op1, SDOperand &Op2);
  83
  84     /// InstructionSelectBasicBlock - This callback is invoked by
  85     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
  86     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
  87
  88     virtual const char *getPassName() const {
  89       return "IA64 (Itanium) DAG->DAG Instruction Selector";
  90     }
  91
  92 // Include the pieces autogenerated from the target description.
  93 #include "IA64GenDAGISel.inc"
  94
  95 private:
  96     SDOperand SelectDIV(SDOperand Op);
  97   };
  98 }
  99
 100 /// InstructionSelectBasicBlock - This callback is invoked by
 101 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 102 void IA64DAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 103   DEBUG(BB->dump());
 104
 105   // The selection process is inherently a bottom-up recursive process (users
 106   // select their uses before themselves).  Given infinite stack space, we
 107   // could just start selecting on the root and traverse the whole graph.  In
 108   // practice however, this causes us to run out of stack space on large basic
 109   // blocks.  To avoid this problem, select the entry node, then all its uses,
 110   // iteratively instead of recursively.
 111   std::vector<SDOperand> Worklist;
 112   Worklist.push_back(DAG.getEntryNode());
 113
 114   // Note that we can do this in the IA64 target (scanning forward across token
 115   // chain edges) because no nodes ever get folded across these edges.  On a
 116   // target like X86 which supports load/modify/store operations, this would
 117   // have to be more careful.
 118   while (!Worklist.empty()) {
 119     SDOperand Node = Worklist.back();
 120     Worklist.pop_back();
 121
 122     // Chose from the least deep of the top two nodes.
 123     if (!Worklist.empty() &&
 124         Worklist.back().Val->getNodeDepth() < Node.Val->getNodeDepth())
 125       std::swap(Worklist.back(), Node);
 126
 127     if ((Node.Val->getOpcode() >= ISD::BUILTIN_OP_END &&
 128          Node.Val->getOpcode() < IA64ISD::FIRST_NUMBER) ||
 129         CodeGenMap.count(Node)) continue;
 130
 131     for (SDNode::use_iterator UI = Node.Val->use_begin(),
 132          E = Node.Val->use_end(); UI != E; ++UI) {
 133       // Scan the values.  If this use has a value that is a token chain, add it
 134       // to the worklist.
 135       SDNode *User = *UI;
 136       for (unsigned i = 0, e = User->getNumValues(); i != e; ++i)
 137         if (User->getValueType(i) == MVT::Other) {
 138           Worklist.push_back(SDOperand(User, i));
 139           break;
 140         }
 141     }
 142
 143     // Finally, legalize this node.
 144     SDOperand Dummy;
 145     Select(Dummy, Node);
 146   }
 147
 148   // Select target instructions for the DAG.
 149   DAG.setRoot(SelectRoot(DAG.getRoot()));
 150   CodeGenMap.clear();
 151   DAG.RemoveDeadNodes();
 152
 153   // Emit machine code to BB.
 154   ScheduleAndEmitDAG(DAG);
 155 }
 156
 157 SDOperand IA64DAGToDAGISel::SelectDIV(SDOperand Op) {
 158   SDNode *N = Op.Val;
 159   SDOperand Chain, Tmp1, Tmp2;
 160   Select(Chain, N->getOperand(0));
 161
 162   Select(Tmp1, N->getOperand(0));
 163   Select(Tmp2, N->getOperand(1));
 164
 165   bool isFP=false;
 166
 167   if(MVT::isFloatingPoint(Tmp1.getValueType()))
 168     isFP=true;
 169
 170   bool isModulus=false; // is it a division or a modulus?
 171   bool isSigned=false;
 172
 173   switch(N->getOpcode()) {
 174     case ISD::FDIV:
 175     case ISD::SDIV:  isModulus=false; isSigned=true;  break;
 176     case ISD::UDIV:  isModulus=false; isSigned=false; break;
 177     case ISD::FREM:
 178     case ISD::SREM:  isModulus=true;  isSigned=true;  break;
 179     case ISD::UREM:  isModulus=true;  isSigned=false; break;
 180   }
 181
 182   // TODO: check for integer divides by powers of 2 (or other simple patterns?)
 183
 184     SDOperand TmpPR, TmpPR2;
 185     SDOperand TmpF1, TmpF2, TmpF3, TmpF4, TmpF5, TmpF6, TmpF7, TmpF8;
 186     SDOperand TmpF9, TmpF10,TmpF11,TmpF12,TmpF13,TmpF14,TmpF15;
 187     SDNode *Result;
 188
 189     // we'll need copies of F0 and F1
 190     SDOperand F0 = CurDAG->getRegister(IA64::F0, MVT::f64);
 191     SDOperand F1 = CurDAG->getRegister(IA64::F1, MVT::f64);
 192
 193     // OK, emit some code:
 194
 195     if(!isFP) {
 196       // first, load the inputs into FP regs.
 197       TmpF1 =
 198         SDOperand(CurDAG->getTargetNode(IA64::SETFSIG, MVT::f64, Tmp1), 0);
 199       Chain = TmpF1.getValue(1);
 200       TmpF2 =
 201         SDOperand(CurDAG->getTargetNode(IA64::SETFSIG, MVT::f64, Tmp2), 0);
 202       Chain = TmpF2.getValue(1);
 203
 204       // next, convert the inputs to FP
 205       if(isSigned) {
 206         TmpF3 =
 207           SDOperand(CurDAG->getTargetNode(IA64::FCVTXF, MVT::f64, TmpF1), 0);
 208         Chain = TmpF3.getValue(1);
 209         TmpF4 =
 210           SDOperand(CurDAG->getTargetNode(IA64::FCVTXF, MVT::f64, TmpF2), 0);
 211         Chain = TmpF4.getValue(1);
 212       } else { // is unsigned
 213         TmpF3 =
 214           SDOperand(CurDAG->getTargetNode(IA64::FCVTXUFS1, MVT::f64, TmpF1), 0);
 215         Chain = TmpF3.getValue(1);
 216         TmpF4 =
 217           SDOperand(CurDAG->getTargetNode(IA64::FCVTXUFS1, MVT::f64, TmpF2), 0);
 218         Chain = TmpF4.getValue(1);
 219       }
 220
 221     } else { // this is an FP divide/remainder, so we 'leak' some temp
 222              // regs and assign TmpF3=Tmp1, TmpF4=Tmp2
 223       TmpF3=Tmp1;
 224       TmpF4=Tmp2;
 225     }
 226
 227     // we start by computing an approximate reciprocal (good to 9 bits?)
 228     // note, this instruction writes _both_ TmpF5 (answer) and TmpPR (predicate)
 229     if(isFP)
 230       TmpF5 = SDOperand(CurDAG->getTargetNode(IA64::FRCPAS0, MVT::f64, MVT::i1,
 231                                               TmpF3, TmpF4), 0);
 232     else
 233       TmpF5 = SDOperand(CurDAG->getTargetNode(IA64::FRCPAS1, MVT::f64, MVT::i1,
 234                                               TmpF3, TmpF4), 0);
 235
 236     TmpPR = TmpF5.getValue(1);
 237     Chain = TmpF5.getValue(2);
 238
 239     SDOperand minusB;
 240     if(isModulus) { // for remainders, it'll be handy to have
 241                              // copies of -input_b
 242       minusB = SDOperand(CurDAG->getTargetNode(IA64::SUB, MVT::i64,
 243                   CurDAG->getRegister(IA64::r0, MVT::i64), Tmp2), 0);
 244       Chain = minusB.getValue(1);
 245     }
 246
 247     SDOperand TmpE0, TmpY1, TmpE1, TmpY2;
 248
 249     TmpE0 = SDOperand(CurDAG->getTargetNode(IA64::CFNMAS1, MVT::f64,
 250                                             TmpF4, TmpF5, F1, TmpPR), 0);
 251     Chain = TmpE0.getValue(1);
 252     TmpY1 = SDOperand(CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 253                                             TmpF5, TmpE0, TmpF5, TmpPR), 0);
 254     Chain = TmpY1.getValue(1);
 255     TmpE1 = SDOperand(CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 256                                             TmpE0, TmpE0, F0, TmpPR), 0);
 257     Chain = TmpE1.getValue(1);
 258     TmpY2 = SDOperand(CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 259                                             TmpY1, TmpE1, TmpY1, TmpPR), 0);
 260     Chain = TmpY2.getValue(1);
 261
 262     if(isFP) { // if this is an FP divide, we finish up here and exit early
 263       if(isModulus)
 264         assert(0 && "Sorry, try another FORTRAN compiler.");
 265
 266       SDOperand TmpE2, TmpY3, TmpQ0, TmpR0;
 267
 268       TmpE2 = SDOperand(CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 269                                               TmpE1, TmpE1, F0, TmpPR), 0);
 270       Chain = TmpE2.getValue(1);
 271       TmpY3 = SDOperand(CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 272                                               TmpY2, TmpE2, TmpY2, TmpPR), 0);
 273       Chain = TmpY3.getValue(1);
 274       TmpQ0 =
 275         SDOperand(CurDAG->getTargetNode(IA64::CFMADS1, MVT::f64, // double prec!
 276                                         Tmp1, TmpY3, F0, TmpPR), 0);
 277       Chain = TmpQ0.getValue(1);
 278       TmpR0 =
 279         SDOperand(CurDAG->getTargetNode(IA64::CFNMADS1, MVT::f64, // double prec!
 280                                         Tmp2, TmpQ0, Tmp1, TmpPR), 0);
 281       Chain = TmpR0.getValue(1);
 282
 283 // we want Result to have the same target register as the frcpa, so
 284 // we two-address hack it. See the comment "for this to work..." on
 285 // page 48 of Intel application note #245415
 286       Result = CurDAG->getTargetNode(IA64::TCFMADS0, MVT::f64, // d.p. s0 rndg!
 287                                      TmpF5, TmpY3, TmpR0, TmpQ0, TmpPR);
 288       Chain = SDOperand(Result, 1);
 289       return SDOperand(Result, 0); // XXX: early exit!
 290     } else { // this is *not* an FP divide, so there's a bit left to do:
 291
 292       SDOperand TmpQ2, TmpR2, TmpQ3, TmpQ;
 293
 294       TmpQ2 = SDOperand(CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 295                                               TmpF3, TmpY2, F0, TmpPR), 0);
 296       Chain = TmpQ2.getValue(1);
 297       TmpR2 = SDOperand(CurDAG->getTargetNode(IA64::CFNMAS1, MVT::f64,
 298                                               TmpF4, TmpQ2, TmpF3, TmpPR), 0);
 299       Chain = TmpR2.getValue(1);
 300
 301 // we want TmpQ3 to have the same target register as the frcpa? maybe we
 302 // should two-address hack it. See the comment "for this to work..." on page
 303 // 48 of Intel application note #245415
 304       TmpQ3 = SDOperand(CurDAG->getTargetNode(IA64::TCFMAS1, MVT::f64,
 305                                          TmpF5, TmpR2, TmpY2, TmpQ2, TmpPR), 0);
 306       Chain = TmpQ3.getValue(1);
 307
 308       // STORY: without these two-address instructions (TCFMAS1 and TCFMADS0)
 309       // the FPSWA won't be able to help out in the case of large/tiny
 310       // arguments. Other fun bugs may also appear, e.g. 0/x = x, not 0.
 311
 312       if(isSigned)
 313         TmpQ = SDOperand(CurDAG->getTargetNode(IA64::FCVTFXTRUNCS1,
 314                                                MVT::f64, TmpQ3), 0);
 315       else
 316         TmpQ = SDOperand(CurDAG->getTargetNode(IA64::FCVTFXUTRUNCS1,
 317                                                MVT::f64, TmpQ3), 0);
 318
 319       Chain = TmpQ.getValue(1);
 320
 321       if(isModulus) {
 322         SDOperand FPminusB =
 323           SDOperand(CurDAG->getTargetNode(IA64::SETFSIG, MVT::f64, minusB), 0);
 324         Chain = FPminusB.getValue(1);
 325         SDOperand Remainder =
 326           SDOperand(CurDAG->getTargetNode(IA64::XMAL, MVT::f64,
 327                                           TmpQ, FPminusB, TmpF1), 0);
 328         Chain = Remainder.getValue(1);
 329         Result = CurDAG->getTargetNode(IA64::GETFSIG, MVT::i64, Remainder);
 330         Chain = SDOperand(Result, 1);
 331       } else { // just an integer divide
 332         Result = CurDAG->getTargetNode(IA64::GETFSIG, MVT::i64, TmpQ);
 333         Chain = SDOperand(Result, 1);
 334       }
 335
 336       return SDOperand(Result, 0);
 337     } // wasn't an FP divide
 338 }
 339
 340 // Select - Convert the specified operand from a target-independent to a
 341 // target-specific node if it hasn't already been changed.
 342 void IA64DAGToDAGISel::Select(SDOperand &Result, SDOperand Op) {
 343   SDNode *N = Op.Val;
 344   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 345       N->getOpcode() < IA64ISD::FIRST_NUMBER) {
 346     Result = Op;
 347     return;   // Already selected.
 348   }
 349
 350   // If this has already been converted, use it.
 351   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(Op);
 352   if (CGMI != CodeGenMap.end()) {
 353     Result = CGMI->second;
 354     return;
 355   }
 356
 357   switch (N->getOpcode()) {
 358   default: break;
 359
 360   case IA64ISD::BRCALL: { // XXX: this is also a hack!
 361     SDOperand Chain;
 362     SDOperand InFlag;  // Null incoming flag value.
 363
 364     Select(Chain, N->getOperand(0));
 365     if(N->getNumOperands()==3) // we have an incoming chain, callee and flag
 366       Select(InFlag, N->getOperand(2));
 367
 368     unsigned CallOpcode;
 369     SDOperand CallOperand;
 370
 371     // if we can call directly, do so
 372     if (GlobalAddressSDNode *GASD =
 373       dyn_cast<GlobalAddressSDNode>(N->getOperand(1))) {
 374       CallOpcode = IA64::BRCALL_IPREL_GA;
 375       CallOperand = CurDAG->getTargetGlobalAddress(GASD->getGlobal(), MVT::i64);
 376     } else if (ExternalSymbolSDNode *ESSDN = // FIXME: we currently NEED this
 377                                          // case for correctness, to avoid
 378                                          // "non-pic code with imm reloc.n
 379                                          // against dynamic symbol" errors
 380              dyn_cast<ExternalSymbolSDNode>(N->getOperand(1))) {
 381     CallOpcode = IA64::BRCALL_IPREL_ES;
 382     CallOperand = N->getOperand(1);
 383   } else {
 384     // otherwise we need to load the function descriptor,
 385     // load the branch target (function)'s entry point and GP,
 386     // branch (call) then restore the GP
 387     SDOperand FnDescriptor;
 388     Select(FnDescriptor, N->getOperand(1));
 389
 390     // load the branch target's entry point [mem] and
 391     // GP value [mem+8]
 392     SDOperand targetEntryPoint=
 393       SDOperand(CurDAG->getTargetNode(IA64::LD8, MVT::i64, FnDescriptor), 0);
 394     Chain = targetEntryPoint.getValue(1);
 395     SDOperand targetGPAddr=
 396       SDOperand(CurDAG->getTargetNode(IA64::ADDS, MVT::i64,
 397                     FnDescriptor, CurDAG->getConstant(8, MVT::i64)), 0);
 398     Chain = targetGPAddr.getValue(1);
 399     SDOperand targetGP=
 400       SDOperand(CurDAG->getTargetNode(IA64::LD8, MVT::i64, targetGPAddr), 0);
 401     Chain = targetGP.getValue(1);
 402
 403     Chain = CurDAG->getCopyToReg(Chain, IA64::r1, targetGP, InFlag);
 404     InFlag = Chain.getValue(1);
 405     Chain = CurDAG->getCopyToReg(Chain, IA64::B6, targetEntryPoint, InFlag); // FLAG these?
 406     InFlag = Chain.getValue(1);
 407
 408     CallOperand = CurDAG->getRegister(IA64::B6, MVT::i64);
 409     CallOpcode = IA64::BRCALL_INDIRECT;
 410   }
 411
 412    // Finally, once everything is setup, emit the call itself
 413    if(InFlag.Val)
 414      Chain = SDOperand(CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag,
 415                                              CallOperand, InFlag), 0);
 416    else // there might be no arguments
 417      Chain = SDOperand(CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag,
 418                                              CallOperand, Chain), 0);
 419    InFlag = Chain.getValue(1);
 420
 421    std::vector<SDOperand> CallResults;
 422
 423    CallResults.push_back(Chain);
 424    CallResults.push_back(InFlag);
 425
 426    for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
 427      CodeGenMap[Op.getValue(i)] = CallResults[i];
 428    Result = CallResults[Op.ResNo];
 429    return;
 430   }
 431
 432   case IA64ISD::GETFD: {
 433     SDOperand Input;
 434     Select(Input, N->getOperand(0));
 435     Result = SDOperand(CurDAG->getTargetNode(IA64::GETFD, MVT::i64, Input), 0);
 436     CodeGenMap[Op] = Result;
 437     return;
 438   }
 439
 440   case ISD::FDIV:
 441   case ISD::SDIV:
 442   case ISD::UDIV:
 443   case ISD::SREM:
 444   case ISD::UREM:
 445     Result = SelectDIV(Op);
 446     return;
 447
 448   case ISD::TargetConstantFP: {
 449     SDOperand Chain = CurDAG->getEntryNode(); // this is a constant, so..
 450
 451     if (cast<ConstantFPSDNode>(N)->isExactlyValue(+0.0)) {
 452       Result = CurDAG->getCopyFromReg(Chain, IA64::F0, MVT::f64);
 453     } else if (cast<ConstantFPSDNode>(N)->isExactlyValue(+1.0)) {
 454       Result = CurDAG->getCopyFromReg(Chain, IA64::F1, MVT::f64);
 455     } else
 456       assert(0 && "Unexpected FP constant!");
 457     return;
 458   }
 459
 460   case ISD::FrameIndex: { // TODO: reduce creepyness
 461     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 462     if (N->hasOneUse())
 463       Result = CurDAG->SelectNodeTo(N, IA64::MOV, MVT::i64,
 464                                   CurDAG->getTargetFrameIndex(FI, MVT::i64));
 465     else
 466       Result = CodeGenMap[Op] = SDOperand(CurDAG->getTargetNode(IA64::MOV, MVT::i64,
 467                                 CurDAG->getTargetFrameIndex(FI, MVT::i64)), 0);
 468     return;
 469   }
 470
 471   case ISD::ConstantPool: { // TODO: nuke the constant pool
 472                             //       (ia64 doesn't need one)
 473     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(N);
 474     Constant *C = CP->get();
 475     SDOperand CPI = CurDAG->getTargetConstantPool(C, MVT::i64,
 476                                                   CP->getAlignment());
 477     Result = SDOperand(CurDAG->getTargetNode(IA64::ADDL_GA, MVT::i64, // ?
 478                               CurDAG->getRegister(IA64::r1, MVT::i64), CPI), 0);
 479     return;
 480   }
 481
 482   case ISD::GlobalAddress: {
 483     GlobalValue *GV = cast<GlobalAddressSDNode>(N)->getGlobal();
 484     SDOperand GA = CurDAG->getTargetGlobalAddress(GV, MVT::i64);
 485     SDOperand Tmp = SDOperand(CurDAG->getTargetNode(IA64::ADDL_GA, MVT::i64,
 486                                   CurDAG->getRegister(IA64::r1, MVT::i64), GA), 0);
 487     Result = SDOperand(CurDAG->getTargetNode(IA64::LD8, MVT::i64, Tmp), 0);
 488     return;
 489   }
 490
 491 /* XXX  case ISD::ExternalSymbol: {
 492     SDOperand EA = CurDAG->getTargetExternalSymbol(cast<ExternalSymbolSDNode>(N)->getSymbol(),
 493           MVT::i64);
 494     SDOperand Tmp = CurDAG->getTargetNode(IA64::ADDL_EA, MVT::i64,
 495                                   CurDAG->getRegister(IA64::r1, MVT::i64), EA);
 496     return CurDAG->getTargetNode(IA64::LD8, MVT::i64, Tmp);
 497  }
 498 */
 499
 500   case ISD::LOAD:
 501   case ISD::EXTLOAD: // FIXME: load -1, not 1, for bools?
 502   case ISD::ZEXTLOAD: {
 503     SDOperand Chain, Address;
 504     Select(Chain, N->getOperand(0));
 505     Select(Address, N->getOperand(1));
 506
 507     MVT::ValueType TypeBeingLoaded = (N->getOpcode() == ISD::LOAD) ?
 508       N->getValueType(0) : cast<VTSDNode>(N->getOperand(3))->getVT();
 509     unsigned Opc;
 510     switch (TypeBeingLoaded) {
 511     default: N->dump(); assert(0 && "Cannot load this type!");
 512     case MVT::i1: { // this is a bool
 513       Opc = IA64::LD1; // first we load a byte, then compare for != 0
 514       if(N->getValueType(0) == MVT::i1) { // XXX: early exit!
 515         Result = CurDAG->SelectNodeTo(N, IA64::CMPNE, MVT::i1, MVT::Other,
 516                     SDOperand(CurDAG->getTargetNode(Opc, MVT::i64, Address), 0),
 517                                   CurDAG->getRegister(IA64::r0, MVT::i64),
 518                                   Chain).getValue(Op.ResNo);
 519         return;
 520       }
 521       /* otherwise, we want to load a bool into something bigger: LD1
 522          will do that for us, so we just fall through */
 523     }
 524     case MVT::i8:  Opc = IA64::LD1; break;
 525     case MVT::i16: Opc = IA64::LD2; break;
 526     case MVT::i32: Opc = IA64::LD4; break;
 527     case MVT::i64: Opc = IA64::LD8; break;
 528
 529     case MVT::f32: Opc = IA64::LDF4; break;
 530     case MVT::f64: Opc = IA64::LDF8; break;
 531     }
 532
 533     // TODO: comment this
 534     Result = CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), MVT::Other,
 535                                 Address, Chain).getValue(Op.ResNo);
 536     return;
 537   }
 538
 539   case ISD::TRUNCSTORE:
 540   case ISD::STORE: {
 541     SDOperand Address, Chain;
 542     Select(Address, N->getOperand(2));
 543     Select(Chain, N->getOperand(0));
 544
 545     unsigned Opc;
 546     if (N->getOpcode() == ISD::STORE) {
 547       switch (N->getOperand(1).getValueType()) {
 548       default: assert(0 && "unknown type in store");
 549       case MVT::i1: { // this is a bool
 550         Opc = IA64::ST1; // we store either 0 or 1 as a byte
 551         // first load zero!
 552         SDOperand Initial = CurDAG->getCopyFromReg(Chain, IA64::r0, MVT::i64);
 553         Chain = Initial.getValue(1);
 554         // then load 1 into the same reg iff the predicate to store is 1
 555         SDOperand Tmp;
 556         Select(Tmp, N->getOperand(1));
 557         Tmp = SDOperand(CurDAG->getTargetNode(IA64::TPCADDS, MVT::i64, Initial,
 558                                               CurDAG->getConstant(1, MVT::i64),
 559                                               Tmp), 0);
 560         Result = CurDAG->SelectNodeTo(N, Opc, MVT::Other, Address, Tmp, Chain);
 561         return;
 562       }
 563       case MVT::i64: Opc = IA64::ST8;  break;
 564       case MVT::f64: Opc = IA64::STF8; break;
 565       }
 566     } else { //ISD::TRUNCSTORE
 567       switch(cast<VTSDNode>(N->getOperand(4))->getVT()) {
 568       default: assert(0 && "unknown type in truncstore");
 569       case MVT::i8:  Opc = IA64::ST1;  break;
 570       case MVT::i16: Opc = IA64::ST2;  break;
 571       case MVT::i32: Opc = IA64::ST4;  break;
 572       case MVT::f32: Opc = IA64::STF4; break;
 573       }
 574     }
 575
 576     SDOperand N1, N2;
 577     Select(N1, N->getOperand(1));
 578     Select(N2, N->getOperand(2));
 579     Result = CurDAG->SelectNodeTo(N, Opc, MVT::Other, N2, N1, Chain);
 580     return;
 581   }
 582
 583   case ISD::BRCOND: {
 584     SDOperand Chain, CC;
 585     Select(Chain, N->getOperand(0));
 586     Select(CC, N->getOperand(1));
 587     MachineBasicBlock *Dest =
 588       cast<BasicBlockSDNode>(N->getOperand(2))->getBasicBlock();
 589     //FIXME - we do NOT need long branches all the time
 590     Result = CurDAG->SelectNodeTo(N, IA64::BRLCOND_NOTCALL, MVT::Other, CC,
 591                                 CurDAG->getBasicBlock(Dest), Chain);
 592     return;
 593   }
 594
 595   case ISD::CALLSEQ_START:
 596   case ISD::CALLSEQ_END: {
 597     int64_t Amt = cast<ConstantSDNode>(N->getOperand(1))->getValue();
 598     unsigned Opc = N->getOpcode() == ISD::CALLSEQ_START ?
 599                        IA64::ADJUSTCALLSTACKDOWN : IA64::ADJUSTCALLSTACKUP;
 600     SDOperand N0;
 601     Select(N0, N->getOperand(0));
 602     Result = CurDAG->SelectNodeTo(N, Opc, MVT::Other, getI64Imm(Amt), N0);
 603     return;
 604   }
 605
 606   case ISD::BR:
 607                  // FIXME: we don't need long branches all the time!
 608     SDOperand N0;
 609     Select(N0, N->getOperand(0));
 610     Result = CurDAG->SelectNodeTo(N, IA64::BRL_NOTCALL, MVT::Other,
 611                                 N->getOperand(1), N0);
 612     return;
 613   }
 614
 615   SelectCode(Result, Op);
 616 }
 617
 618
 619 /// createIA64DAGToDAGInstructionSelector - This pass converts a legalized DAG
 620 /// into an IA64-specific DAG, ready for instruction scheduling.
 621 ///
 622 FunctionPass
 623 *llvm::createIA64DAGToDAGInstructionSelector(IA64TargetMachine &TM) {
 624   return new IA64DAGToDAGISel(TM);
 625 }
 626