lib/Target/IA64/IA64ISelDAGToDAG.cpp

   1 //===---- IA64ISelDAGToDAG.cpp - IA64 pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Duraid Madina and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for IA64,
  11 // converting a legalized dag to an IA64 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "IA64.h"
  16 #include "IA64TargetMachine.h"
  17 #include "IA64ISelLowering.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/CodeGen/SelectionDAGISel.h"
  23 #include "llvm/Target/TargetOptions.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/GlobalValue.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Support/MathExtras.h"
  29 using namespace llvm;
  30
  31 namespace {
  32   Statistic<> FusedFP ("ia64-codegen", "Number of fused fp operations");
  33   Statistic<> FrameOff("ia64-codegen", "Number of frame idx offsets collapsed");
  34
  35   //===--------------------------------------------------------------------===//
  36   /// IA64DAGToDAGISel - IA64 specific code to select IA64 machine
  37   /// instructions for SelectionDAG operations.
  38   ///
  39   class IA64DAGToDAGISel : public SelectionDAGISel {
  40     IA64TargetLowering IA64Lowering;
  41     unsigned GlobalBaseReg;
  42   public:
  43     IA64DAGToDAGISel(TargetMachine &TM)
  44       : SelectionDAGISel(IA64Lowering), IA64Lowering(TM) {}
  45
  46     virtual bool runOnFunction(Function &Fn) {
  47       // Make sure we re-emit a set of the global base reg if necessary
  48       GlobalBaseReg = 0;
  49       return SelectionDAGISel::runOnFunction(Fn);
  50     }
  51
  52     /// getI64Imm - Return a target constant with the specified value, of type
  53     /// i64.
  54     inline SDOperand getI64Imm(uint64_t Imm) {
  55       return CurDAG->getTargetConstant(Imm, MVT::i64);
  56     }
  57
  58     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  59     /// base register.  Return the virtual register that holds this value.
  60     // SDOperand getGlobalBaseReg(); TODO: hmm
  61
  62     // Select - Convert the specified operand from a target-independent to a
  63     // target-specific node if it hasn't already been changed.
  64     SDOperand Select(SDOperand Op);
  65
  66     SDNode *SelectIntImmediateExpr(SDOperand LHS, SDOperand RHS,
  67                                    unsigned OCHi, unsigned OCLo,
  68                                    bool IsArithmetic = false,
  69                                    bool Negate = false);
  70     SDNode *SelectBitfieldInsert(SDNode *N);
  71
  72     /// SelectCC - Select a comparison of the specified values with the
  73     /// specified condition code, returning the CR# of the expression.
  74     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
  75
  76     /// SelectAddr - Given the specified address, return the two operands for a
  77     /// load/store instruction, and return true if it should be an indexed [r+r]
  78     /// operation.
  79     bool SelectAddr(SDOperand Addr, SDOperand &Op1, SDOperand &Op2);
  80
  81     SDOperand BuildSDIVSequence(SDNode *N);
  82     SDOperand BuildUDIVSequence(SDNode *N);
  83
  84     /// InstructionSelectBasicBlock - This callback is invoked by
  85     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
  86     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
  87
  88     virtual const char *getPassName() const {
  89       return "IA64 (Itanium) DAG->DAG Instruction Selector";
  90     }
  91
  92 // Include the pieces autogenerated from the target description.
  93 #include "IA64GenDAGISel.inc"
  94
  95 private:
  96     SDOperand SelectDIV(SDOperand Op);
  97   };
  98 }
  99
 100 /// InstructionSelectBasicBlock - This callback is invoked by
 101 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 102 void IA64DAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 103   DEBUG(BB->dump());
 104
 105   // The selection process is inherently a bottom-up recursive process (users
 106   // select their uses before themselves).  Given infinite stack space, we
 107   // could just start selecting on the root and traverse the whole graph.  In
 108   // practice however, this causes us to run out of stack space on large basic
 109   // blocks.  To avoid this problem, select the entry node, then all its uses,
 110   // iteratively instead of recursively.
 111   std::vector<SDOperand> Worklist;
 112   Worklist.push_back(DAG.getEntryNode());
 113
 114   // Note that we can do this in the IA64 target (scanning forward across token
 115   // chain edges) because no nodes ever get folded across these edges.  On a
 116   // target like X86 which supports load/modify/store operations, this would
 117   // have to be more careful.
 118   while (!Worklist.empty()) {
 119     SDOperand Node = Worklist.back();
 120     Worklist.pop_back();
 121
 122     // Chose from the least deep of the top two nodes.
 123     if (!Worklist.empty() &&
 124         Worklist.back().Val->getNodeDepth() < Node.Val->getNodeDepth())
 125       std::swap(Worklist.back(), Node);
 126
 127     if ((Node.Val->getOpcode() >= ISD::BUILTIN_OP_END &&
 128          Node.Val->getOpcode() < IA64ISD::FIRST_NUMBER) ||
 129         CodeGenMap.count(Node)) continue;
 130
 131     for (SDNode::use_iterator UI = Node.Val->use_begin(),
 132          E = Node.Val->use_end(); UI != E; ++UI) {
 133       // Scan the values.  If this use has a value that is a token chain, add it
 134       // to the worklist.
 135       SDNode *User = *UI;
 136       for (unsigned i = 0, e = User->getNumValues(); i != e; ++i)
 137         if (User->getValueType(i) == MVT::Other) {
 138           Worklist.push_back(SDOperand(User, i));
 139           break;
 140         }
 141     }
 142
 143     // Finally, legalize this node.
 144     Select(Node);
 145   }
 146
 147   // Select target instructions for the DAG.
 148   DAG.setRoot(Select(DAG.getRoot()));
 149   CodeGenMap.clear();
 150   DAG.RemoveDeadNodes();
 151
 152   // Emit machine code to BB.
 153   ScheduleAndEmitDAG(DAG);
 154 }
 155
 156 SDOperand IA64DAGToDAGISel::SelectDIV(SDOperand Op) {
 157   SDNode *N = Op.Val;
 158   SDOperand Chain = Select(N->getOperand(0));
 159
 160   SDOperand Tmp1 = Select(N->getOperand(0));
 161   SDOperand Tmp2 = Select(N->getOperand(1));
 162
 163   bool isFP=false;
 164
 165   if(MVT::isFloatingPoint(Tmp1.getValueType()))
 166     isFP=true;
 167
 168   bool isModulus=false; // is it a division or a modulus?
 169   bool isSigned=false;
 170
 171   switch(N->getOpcode()) {
 172     case ISD::FDIV:
 173     case ISD::SDIV:  isModulus=false; isSigned=true;  break;
 174     case ISD::UDIV:  isModulus=false; isSigned=false; break;
 175     case ISD::FREM:
 176     case ISD::SREM:  isModulus=true;  isSigned=true;  break;
 177     case ISD::UREM:  isModulus=true;  isSigned=false; break;
 178   }
 179
 180   // TODO: check for integer divides by powers of 2 (or other simple patterns?)
 181
 182     SDOperand TmpPR, TmpPR2;
 183     SDOperand TmpF1, TmpF2, TmpF3, TmpF4, TmpF5, TmpF6, TmpF7, TmpF8;
 184     SDOperand TmpF9, TmpF10,TmpF11,TmpF12,TmpF13,TmpF14,TmpF15;
 185     SDOperand Result;
 186
 187     // we'll need copies of F0 and F1
 188     SDOperand F0 = CurDAG->getRegister(IA64::F0, MVT::f64);
 189     SDOperand F1 = CurDAG->getRegister(IA64::F1, MVT::f64);
 190
 191     // OK, emit some code:
 192
 193     if(!isFP) {
 194       // first, load the inputs into FP regs.
 195       TmpF1 = CurDAG->getTargetNode(IA64::SETFSIG, MVT::f64, Tmp1);
 196       Chain = TmpF1.getValue(1);
 197       TmpF2 = CurDAG->getTargetNode(IA64::SETFSIG, MVT::f64, Tmp2);
 198       Chain = TmpF2.getValue(1);
 199
 200       // next, convert the inputs to FP
 201       if(isSigned) {
 202         TmpF3 = CurDAG->getTargetNode(IA64::FCVTXF, MVT::f64, TmpF1);
 203         Chain = TmpF3.getValue(1);
 204         TmpF4 = CurDAG->getTargetNode(IA64::FCVTXF, MVT::f64, TmpF2);
 205         Chain = TmpF4.getValue(1);
 206       } else { // is unsigned
 207         TmpF3 = CurDAG->getTargetNode(IA64::FCVTXUFS1, MVT::f64, TmpF1);
 208         Chain = TmpF3.getValue(1);
 209         TmpF4 = CurDAG->getTargetNode(IA64::FCVTXUFS1, MVT::f64, TmpF2);
 210         Chain = TmpF4.getValue(1);
 211       }
 212
 213     } else { // this is an FP divide/remainder, so we 'leak' some temp
 214              // regs and assign TmpF3=Tmp1, TmpF4=Tmp2
 215       TmpF3=Tmp1;
 216       TmpF4=Tmp2;
 217     }
 218
 219     // we start by computing an approximate reciprocal (good to 9 bits?)
 220     // note, this instruction writes _both_ TmpF5 (answer) and TmpPR (predicate)
 221     if(isFP)
 222       TmpF5 = CurDAG->getTargetNode(IA64::FRCPAS0, MVT::f64, MVT::i1,
 223                                   TmpF3, TmpF4);
 224     else
 225       TmpF5 = CurDAG->getTargetNode(IA64::FRCPAS1, MVT::f64, MVT::i1,
 226                                   TmpF3, TmpF4);
 227
 228     TmpPR = TmpF5.getValue(1);
 229     Chain = TmpF5.getValue(2);
 230
 231     SDOperand minusB;
 232     if(isModulus) { // for remainders, it'll be handy to have
 233                              // copies of -input_b
 234       minusB = CurDAG->getTargetNode(IA64::SUB, MVT::i64,
 235                   CurDAG->getRegister(IA64::r0, MVT::i64), Tmp2);
 236       Chain = minusB.getValue(1);
 237     }
 238
 239     SDOperand TmpE0, TmpY1, TmpE1, TmpY2;
 240
 241     TmpE0 = CurDAG->getTargetNode(IA64::CFNMAS1, MVT::f64,
 242       TmpF4, TmpF5, F1, TmpPR);
 243     Chain = TmpE0.getValue(1);
 244     TmpY1 = CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 245       TmpF5, TmpE0, TmpF5, TmpPR);
 246     Chain = TmpY1.getValue(1);
 247     TmpE1 = CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 248       TmpE0, TmpE0, F0, TmpPR);
 249     Chain = TmpE1.getValue(1);
 250     TmpY2 = CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 251       TmpY1, TmpE1, TmpY1, TmpPR);
 252     Chain = TmpY2.getValue(1);
 253
 254     if(isFP) { // if this is an FP divide, we finish up here and exit early
 255       if(isModulus)
 256         assert(0 && "Sorry, try another FORTRAN compiler.");
 257
 258       SDOperand TmpE2, TmpY3, TmpQ0, TmpR0;
 259
 260       TmpE2 = CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 261         TmpE1, TmpE1, F0, TmpPR);
 262       Chain = TmpE2.getValue(1);
 263       TmpY3 = CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 264         TmpY2, TmpE2, TmpY2, TmpPR);
 265       Chain = TmpY3.getValue(1);
 266       TmpQ0 = CurDAG->getTargetNode(IA64::CFMADS1, MVT::f64, // double prec!
 267         Tmp1, TmpY3, F0, TmpPR);
 268       Chain = TmpQ0.getValue(1);
 269       TmpR0 = CurDAG->getTargetNode(IA64::CFNMADS1, MVT::f64, // double prec!
 270         Tmp2, TmpQ0, Tmp1, TmpPR);
 271       Chain = TmpR0.getValue(1);
 272
 273 // we want Result to have the same target register as the frcpa, so
 274 // we two-address hack it. See the comment "for this to work..." on
 275 // page 48 of Intel application note #245415
 276       Result = CurDAG->getTargetNode(IA64::TCFMADS0, MVT::f64, // d.p. s0 rndg!
 277         TmpF5, TmpY3, TmpR0, TmpQ0, TmpPR);
 278       Chain = Result.getValue(1);
 279       return Result; // XXX: early exit!
 280     } else { // this is *not* an FP divide, so there's a bit left to do:
 281
 282       SDOperand TmpQ2, TmpR2, TmpQ3, TmpQ;
 283
 284       TmpQ2 = CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 285         TmpF3, TmpY2, F0, TmpPR);
 286       Chain = TmpQ2.getValue(1);
 287       TmpR2 = CurDAG->getTargetNode(IA64::CFNMAS1, MVT::f64,
 288         TmpF4, TmpQ2, TmpF3, TmpPR);
 289       Chain = TmpR2.getValue(1);
 290
 291 // we want TmpQ3 to have the same target register as the frcpa? maybe we
 292 // should two-address hack it. See the comment "for this to work..." on page
 293 // 48 of Intel application note #245415
 294       TmpQ3 = CurDAG->getTargetNode(IA64::CFMAS1, MVT::f64,
 295         TmpR2, TmpY2, TmpQ2, TmpPR);
 296       Chain = TmpQ3.getValue(1);
 297
 298       // FIXME: this is unfortunate :(
 299       // the story is that the dest reg of the fnma above and the fma below it
 300       // (and therefore the src of the fcvt.fx[u] below as well) cannot
 301       // be the same register, or this code breaks if the first argument is
 302       // zero. (e.g. without this hack, 0%8 yields -64, not 0.)
 303 /* XXX: these two lines do nothing */
 304       SDOperand bogus = CurDAG->getTargetNode(IA64::IUSE, MVT::Other, TmpR2);
 305       Chain = bogus.getValue(0);
 306
 307       if(isSigned)
 308         TmpQ = CurDAG->getTargetNode(IA64::FCVTFXTRUNCS1, MVT::f64, TmpQ3);
 309       else
 310         TmpQ = CurDAG->getTargetNode(IA64::FCVTFXUTRUNCS1, MVT::f64, TmpQ3);
 311
 312       Chain = TmpQ.getValue(1);
 313
 314       if(isModulus) {
 315         SDOperand FPminusB = CurDAG->getTargetNode(IA64::SETFSIG, MVT::f64,
 316           minusB);
 317         Chain = FPminusB.getValue(1);
 318         SDOperand Remainder = CurDAG->getTargetNode(IA64::XMAL, MVT::f64,
 319           TmpQ, FPminusB, TmpF1);
 320         Chain = Remainder.getValue(1);
 321         Result = CurDAG->getTargetNode(IA64::GETFSIG, MVT::i64, Remainder);
 322         Chain = Result.getValue(1);
 323       } else { // just an integer divide
 324         Result = CurDAG->getTargetNode(IA64::GETFSIG, MVT::i64, TmpQ);
 325         Chain = Result.getValue(1);
 326       }
 327
 328       return Result;
 329     } // wasn't an FP divide
 330 }
 331
 332 // Select - Convert the specified operand from a target-independent to a
 333 // target-specific node if it hasn't already been changed.
 334 SDOperand IA64DAGToDAGISel::Select(SDOperand Op) {
 335   SDNode *N = Op.Val;
 336   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 337       N->getOpcode() < IA64ISD::FIRST_NUMBER)
 338     return Op;   // Already selected.
 339
 340   // If this has already been converted, use it.
 341   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(Op);
 342   if (CGMI != CodeGenMap.end()) return CGMI->second;
 343
 344   switch (N->getOpcode()) {
 345   default: break;
 346
 347   case IA64ISD::BRCALL: { // XXX: this is also a hack!
 348     SDOperand Chain = Select(N->getOperand(0));
 349     SDOperand InFlag;  // Null incoming flag value.
 350
 351     if(N->getNumOperands()==3) // we have an incoming chain, callee and flag
 352       InFlag = Select(N->getOperand(2));
 353
 354     unsigned CallOpcode;
 355     SDOperand CallOperand;
 356
 357     // if we can call directly, do so
 358     if (GlobalAddressSDNode *GASD =
 359       dyn_cast<GlobalAddressSDNode>(N->getOperand(1))) {
 360       CallOpcode = IA64::BRCALL_IPREL_GA;
 361       CallOperand = CurDAG->getTargetGlobalAddress(GASD->getGlobal(), MVT::i64);
 362     } else if (ExternalSymbolSDNode *ESSDN = // FIXME: we currently NEED this
 363                                          // case for correctness, to avoid
 364                                          // "non-pic code with imm reloc.n
 365                                          // against dynamic symbol" errors
 366              dyn_cast<ExternalSymbolSDNode>(N->getOperand(1))) {
 367     CallOpcode = IA64::BRCALL_IPREL_ES;
 368     CallOperand = N->getOperand(1);
 369   } else {
 370     // otherwise we need to load the function descriptor,
 371     // load the branch target (function)'s entry point and GP,
 372     // branch (call) then restore the GP
 373     SDOperand FnDescriptor = Select(N->getOperand(1));
 374
 375     // load the branch target's entry point [mem] and
 376     // GP value [mem+8]
 377     SDOperand targetEntryPoint=CurDAG->getTargetNode(IA64::LD8, MVT::i64,
 378                     FnDescriptor);
 379     Chain = targetEntryPoint.getValue(1);
 380     SDOperand targetGPAddr=CurDAG->getTargetNode(IA64::ADDS, MVT::i64,
 381                     FnDescriptor, CurDAG->getConstant(8, MVT::i64));
 382     Chain = targetGPAddr.getValue(1);
 383     SDOperand targetGP=CurDAG->getTargetNode(IA64::LD8, MVT::i64,
 384                     targetGPAddr);
 385     Chain = targetGP.getValue(1);
 386
 387     Chain = CurDAG->getCopyToReg(Chain, IA64::r1, targetGP, InFlag);
 388     InFlag = Chain.getValue(1);
 389     Chain = CurDAG->getCopyToReg(Chain, IA64::B6, targetEntryPoint, InFlag); // FLAG these?
 390     InFlag = Chain.getValue(1);
 391
 392     CallOperand = CurDAG->getRegister(IA64::B6, MVT::i64);
 393     CallOpcode = IA64::BRCALL_INDIRECT;
 394   }
 395
 396    // Finally, once everything is setup, emit the call itself
 397    if(InFlag.Val)
 398      Chain = CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag, CallOperand, InFlag);
 399    else // there might be no arguments
 400      Chain = CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag, CallOperand, Chain);
 401    InFlag = Chain.getValue(1);
 402
 403    std::vector<SDOperand> CallResults;
 404
 405    CallResults.push_back(Chain);
 406    CallResults.push_back(InFlag);
 407
 408    for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
 409      CodeGenMap[Op.getValue(i)] = CallResults[i];
 410    return CallResults[Op.ResNo];
 411   }
 412
 413   case IA64ISD::GETFD: {
 414     SDOperand Input = Select(N->getOperand(0));
 415     SDOperand Result = CurDAG->getTargetNode(IA64::GETFD, MVT::i64, Input);
 416     CodeGenMap[Op] = Result;
 417     return Result;
 418   }
 419
 420   case ISD::CALL:
 421   case ISD::TAILCALL: { {
 422         // FIXME: This is a workaround for a bug in tblgen.
 423     // Pattern #47: (call:Flag (tglobaladdr:i32):$dst, ICC:Flag)
 424     // Emits: (CALL:void (tglobaladdr:i32):$dst)
 425     // Pattern complexity = 2  cost = 1
 426     SDOperand N1 = N->getOperand(1);
 427     if (N1.getOpcode() != ISD::TargetGlobalAddress &&
 428         N1.getOpcode() != ISD::ExternalSymbol) goto P47Fail;
 429     SDOperand InFlag = SDOperand(0, 0);
 430     SDOperand Chain = N->getOperand(0);
 431     SDOperand Tmp0 = N1;
 432     Chain = Select(Chain);
 433     SDOperand Result;
 434     if (N->getNumOperands() == 3) {
 435       InFlag = Select(N->getOperand(2));
 436       Result = CurDAG->getTargetNode(IA64::BRCALL, MVT::Other, MVT::Flag, Tmp0,
 437                                      Chain, InFlag);
 438     } else {
 439       Result = CurDAG->getTargetNode(IA64::BRCALL, MVT::Other, MVT::Flag, Tmp0,
 440                                      Chain);
 441     }
 442     Chain = CodeGenMap[SDOperand(N, 0)] = Result.getValue(0);
 443     CodeGenMap[SDOperand(N, 1)] = Result.getValue(1);
 444     return Result.getValue(Op.ResNo);
 445   }
 446     P47Fail:;
 447
 448   }
 449
 450   case ISD::FDIV:
 451   case ISD::SDIV:
 452   case ISD::UDIV:
 453   case ISD::SREM:
 454   case ISD::UREM: return SelectDIV(Op);
 455
 456   case ISD::ConstantFP: {
 457     SDOperand Chain = CurDAG->getEntryNode(); // this is a constant, so..
 458
 459     if (cast<ConstantFPSDNode>(N)->isExactlyValue(+0.0))
 460       return CurDAG->getCopyFromReg(Chain, IA64::F0, MVT::f64);
 461     else if (cast<ConstantFPSDNode>(N)->isExactlyValue(+1.0))
 462       return CurDAG->getCopyFromReg(Chain, IA64::F1, MVT::f64);
 463     else
 464       assert(0 && "Unexpected FP constant!");
 465   }
 466
 467   case ISD::FrameIndex: { // TODO: reduce creepyness
 468     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 469     if (N->hasOneUse())
 470       return CurDAG->SelectNodeTo(N, IA64::MOV, MVT::i64,
 471                                   CurDAG->getTargetFrameIndex(FI, MVT::i64));
 472     return CurDAG->getTargetNode(IA64::MOV, MVT::i64,
 473                                 CurDAG->getTargetFrameIndex(FI, MVT::i64));
 474   }
 475
 476   case ISD::ConstantPool: { // TODO: nuke the constant pool
 477                             //       (ia64 doesn't need one)
 478     Constant *C = cast<ConstantPoolSDNode>(N)->get();
 479     SDOperand CPI = CurDAG->getTargetConstantPool(C, MVT::i64);
 480     return CurDAG->getTargetNode(IA64::ADDL_GA, MVT::i64, // ?
 481                               CurDAG->getRegister(IA64::r1, MVT::i64), CPI);
 482   }
 483
 484   case ISD::GlobalAddress: {
 485     GlobalValue *GV = cast<GlobalAddressSDNode>(N)->getGlobal();
 486     SDOperand GA = CurDAG->getTargetGlobalAddress(GV, MVT::i64);
 487     SDOperand Tmp = CurDAG->getTargetNode(IA64::ADDL_GA, MVT::i64,
 488                                   CurDAG->getRegister(IA64::r1, MVT::i64), GA);
 489     return CurDAG->getTargetNode(IA64::LD8, MVT::i64, Tmp);
 490   }
 491
 492 /* XXX  case ISD::ExternalSymbol: {
 493     SDOperand EA = CurDAG->getTargetExternalSymbol(cast<ExternalSymbolSDNode>(N)->getSymbol(),
 494           MVT::i64);
 495     SDOperand Tmp = CurDAG->getTargetNode(IA64::ADDL_EA, MVT::i64,
 496                                   CurDAG->getRegister(IA64::r1, MVT::i64), EA);
 497     return CurDAG->getTargetNode(IA64::LD8, MVT::i64, Tmp);
 498  }
 499 */
 500
 501   case ISD::LOAD:
 502   case ISD::EXTLOAD:
 503   case ISD::ZEXTLOAD: {
 504     SDOperand Chain = Select(N->getOperand(0));
 505     SDOperand Address = Select(N->getOperand(1));
 506
 507     MVT::ValueType TypeBeingLoaded = (N->getOpcode() == ISD::LOAD) ?
 508       N->getValueType(0) : cast<VTSDNode>(N->getOperand(3))->getVT();
 509     unsigned Opc;
 510     switch (TypeBeingLoaded) {
 511     default: N->dump(); assert(0 && "Cannot load this type!");
 512     case MVT::i1: { // this is a bool
 513       Opc = IA64::LD1; // first we load a byte, then compare for != 0
 514       if(N->getValueType(0) == MVT::i1) // XXX: early exit!
 515         return CurDAG->SelectNodeTo(N, IA64::CMPNE, MVT::i1, MVT::Other,
 516                                   CurDAG->getTargetNode(Opc, MVT::i64, Address),
 517                                   CurDAG->getRegister(IA64::r0, MVT::i64),
 518                                   Chain).getValue(Op.ResNo);
 519       /* otherwise, we want to load a bool into something bigger: LD1
 520          will do that for us, so we just fall through */
 521     }
 522     case MVT::i8:  Opc = IA64::LD1; break;
 523     case MVT::i16: Opc = IA64::LD2; break;
 524     case MVT::i32: Opc = IA64::LD4; break;
 525     case MVT::i64: Opc = IA64::LD8; break;
 526
 527     case MVT::f32: Opc = IA64::LDF4; break;
 528     case MVT::f64: Opc = IA64::LDF8; break;
 529     }
 530
 531     // TODO: comment this
 532     return CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), MVT::Other,
 533                                 Address, Chain).getValue(Op.ResNo);
 534   }
 535
 536   case ISD::TRUNCSTORE:
 537   case ISD::STORE: {
 538     SDOperand Address = Select(N->getOperand(2));
 539     SDOperand Chain = Select(N->getOperand(0));
 540
 541     unsigned Opc;
 542     if (N->getOpcode() == ISD::STORE) {
 543       switch (N->getOperand(1).getValueType()) {
 544       default: assert(0 && "unknown type in store");
 545       case MVT::i1: { // this is a bool
 546         Opc = IA64::ST1; // we store either 0 or 1 as a byte
 547         // first load zero!
 548         SDOperand Initial = CurDAG->getCopyFromReg(Chain, IA64::r0, MVT::i64);
 549         Chain = Initial.getValue(1);
 550         // then load 1 iff the predicate to store is 1
 551         SDOperand Tmp =
 552           CurDAG->getTargetNode(IA64::PADDS, MVT::i64, Initial,
 553                                 CurDAG->getConstant(1, MVT::i64),
 554                                 Select(N->getOperand(1)));
 555         return CurDAG->SelectNodeTo(N, Opc, MVT::Other, Address, Tmp, Chain);
 556       }
 557       case MVT::i64: Opc = IA64::ST8;  break;
 558       case MVT::f64: Opc = IA64::STF8; break;
 559       }
 560     } else { //ISD::TRUNCSTORE
 561       switch(cast<VTSDNode>(N->getOperand(4))->getVT()) {
 562       default: assert(0 && "unknown type in truncstore");
 563       case MVT::i8:  Opc = IA64::ST1;  break;
 564       case MVT::i16: Opc = IA64::ST2;  break;
 565       case MVT::i32: Opc = IA64::ST4;  break;
 566       case MVT::f32: Opc = IA64::STF4; break;
 567       }
 568     }
 569
 570     return CurDAG->SelectNodeTo(N, Opc, MVT::Other, Select(N->getOperand(2)),
 571                                 Select(N->getOperand(1)), Chain);
 572   }
 573
 574   case ISD::BRCOND: {
 575     SDOperand Chain = Select(N->getOperand(0));
 576     SDOperand CC = Select(N->getOperand(1));
 577     MachineBasicBlock *Dest =
 578       cast<BasicBlockSDNode>(N->getOperand(2))->getBasicBlock();
 579     //FIXME - we do NOT need long branches all the time
 580     return CurDAG->SelectNodeTo(N, IA64::BRLCOND_NOTCALL, MVT::Other, CC,
 581                                 CurDAG->getBasicBlock(Dest), Chain);
 582   }
 583
 584   case ISD::CALLSEQ_START:
 585   case ISD::CALLSEQ_END: {
 586     int64_t Amt = cast<ConstantSDNode>(N->getOperand(1))->getValue();
 587     unsigned Opc = N->getOpcode() == ISD::CALLSEQ_START ?
 588                        IA64::ADJUSTCALLSTACKDOWN : IA64::ADJUSTCALLSTACKUP;
 589     return CurDAG->SelectNodeTo(N, Opc, MVT::Other,
 590                                 getI64Imm(Amt), Select(N->getOperand(0)));
 591   }
 592
 593   case ISD::RET: {
 594     SDOperand Chain = Select(N->getOperand(0));     // Token chain.
 595     SDOperand InFlag;
 596
 597     switch (N->getNumOperands()) {
 598     default:
 599       assert(0 && "Unknown return instruction!");
 600     case 2: {
 601       SDOperand RetVal = Select(N->getOperand(1));
 602       switch (RetVal.getValueType()) {
 603       default: assert(0 && "I don't know how to return this type! (promote?)");
 604                // FIXME: do I need to add support for bools here?
 605                // (return '0' or '1' in r8, basically...)
 606                //
 607                // FIXME: need to round floats - 80 bits is bad, the tester
 608                // told me so
 609       case MVT::i64:
 610         // we mark r8 as live on exit up above in LowerArguments()
 611         // BuildMI(BB, IA64::MOV, 1, IA64::r8).addReg(Tmp1);
 612         Chain = CurDAG->getCopyToReg(Chain, IA64::r8, RetVal);
 613         InFlag = Chain.getValue(1);
 614         break;
 615       case MVT::f64:
 616         // we mark F8 as live on exit up above in LowerArguments()
 617         // BuildMI(BB, IA64::FMOV, 1, IA64::F8).addReg(Tmp1);
 618         Chain = CurDAG->getCopyToReg(Chain, IA64::F8, RetVal);
 619         InFlag = Chain.getValue(1);
 620         break;
 621       }
 622       break;
 623       }
 624     case 1:
 625       break;
 626     }
 627
 628     // we need to copy VirtGPR (the vreg (to become a real reg)) that holds
 629     // the output of this function's alloc instruction back into ar.pfs
 630     // before we return. this copy must not float up above the last
 631     // outgoing call in this function!!!
 632     SDOperand AR_PFSVal = CurDAG->getCopyFromReg(Chain, IA64Lowering.VirtGPR,
 633                                                   MVT::i64);
 634     Chain = AR_PFSVal.getValue(1);
 635     Chain = CurDAG->getCopyToReg(Chain, IA64::AR_PFS, AR_PFSVal);
 636
 637     // and then just emit a 'ret' instruction
 638     // before returning, restore the ar.pfs register (set by the 'alloc' up top)
 639     // BuildMI(BB, IA64::MOV, 1).addReg(IA64::AR_PFS).addReg(IA64Lowering.VirtGPR);
 640     //
 641     return CurDAG->SelectNodeTo(N, IA64::RET, MVT::Other, Chain);
 642   }
 643
 644   case ISD::BR:
 645                  // FIXME: we don't need long branches all the time!
 646     return CurDAG->SelectNodeTo(N, IA64::BRL_NOTCALL, MVT::Other,
 647                                 N->getOperand(1), Select(N->getOperand(0)));
 648   }
 649
 650   return SelectCode(Op);
 651 }
 652
 653
 654 /// createIA64DAGToDAGInstructionSelector - This pass converts a legalized DAG
 655 /// into an IA64-specific DAG, ready for instruction scheduling.
 656 ///
 657 FunctionPass *llvm::createIA64DAGToDAGInstructionSelector(TargetMachine &TM) {
 658   return new IA64DAGToDAGISel(TM);
 659 }
 660