lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 //===----------------------------------------------------------------------===//
  18
  19 // Multi-class for logical operators.
  20 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  21   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  22                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  23                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  24                                                    (i32 IntRegs:$c)))]>;
  25   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  26                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  27                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  28                                                    (i32 IntRegs:$c)))]>;
  29 }
  30
  31 // Multi-class for compare ops.
  32 let isCompare = 1 in {
  33 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  34   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  35                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  36                  [(set (i1 PredRegs:$dst),
  37                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
  38 }
  39
  40 multiclass CMP32_rr_ri_s10<string OpcStr, string CextOp, PatFrag OpNode> {
  41   let CextOpcode = CextOp in {
  42     let InputType = "reg" in
  43     def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  44                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  45                    [(set (i1 PredRegs:$dst),
  46                          (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
  47
  48     let isExtendable = 1, opExtendable = 2, isExtentSigned = 1,
  49     opExtentBits = 10, InputType = "imm" in
  50     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Ext:$c),
  51                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  52                    [(set (i1 PredRegs:$dst),
  53                          (OpNode (i32 IntRegs:$b), s10ExtPred:$c))]>;
  54   }
  55 }
  56
  57 multiclass CMP32_rr_ri_u9<string OpcStr, string CextOp, PatFrag OpNode> {
  58   let CextOpcode = CextOp in {
  59     let InputType = "reg" in
  60     def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  61                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  62                    [(set (i1 PredRegs:$dst),
  63                          (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
  64
  65     let isExtendable = 1, opExtendable = 2, isExtentSigned = 0,
  66     opExtentBits = 9, InputType = "imm" in
  67     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Ext:$c),
  68                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  69                    [(set (i1 PredRegs:$dst),
  70                          (OpNode (i32 IntRegs:$b), u9ExtPred:$c))]>;
  71   }
  72 }
  73
  74 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
  75 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
  76   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Ext:$c),
  77                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  78                  [(set (i1 PredRegs:$dst), (OpNode (i32 IntRegs:$b),
  79                                                    s8ExtPred:$c))]>;
  80 }
  81 }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ALU32/ALU (Instructions with register-register form)
  85 //===----------------------------------------------------------------------===//
  86 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  87   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  88
  89 def HexagonWrapperCombineII :
  90   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
  91
  92 def HexagonWrapperCombineRR :
  93   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
  94
  95 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  96 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  97                   bit IsComm>
  98   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  99              "$Rd = "#mnemonic#"($Rs, $Rt)",
 100              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 101   let isCommutable = IsComm;
 102   let BaseOpcode = mnemonic#_rr;
 103   let CextOpcode = mnemonic;
 104
 105   bits<5> Rs;
 106   bits<5> Rt;
 107   bits<5> Rd;
 108
 109   let IClass = 0b1111;
 110   let Inst{27} = 0b0;
 111   let Inst{26-24} = MajOp;
 112   let Inst{23-21} = MinOp;
 113   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 114   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 115   let Inst{4-0} = Rd;
 116 }
 117
 118 let hasSideEffects = 0, hasNewValue = 1 in
 119 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 120                        bit OpsRev, bit PredNot, bit PredNew>
 121   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 122              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 123              "$Rd = "#mnemonic#"($Rs, $Rt)",
 124              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 125   let isPredicated = 1;
 126   let isPredicatedFalse = PredNot;
 127   let isPredicatedNew = PredNew;
 128   let BaseOpcode = mnemonic#_rr;
 129   let CextOpcode = mnemonic;
 130
 131   bits<2> Pu;
 132   bits<5> Rs;
 133   bits<5> Rt;
 134   bits<5> Rd;
 135
 136   let IClass = 0b1111;
 137   let Inst{27} = 0b1;
 138   let Inst{26-24} = MajOp;
 139   let Inst{23-21} = MinOp;
 140   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 141   let Inst{13} = PredNew;
 142   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 143   let Inst{7} = PredNot;
 144   let Inst{6-5} = Pu;
 145   let Inst{4-0} = Rd;
 146 }
 147
 148 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 149                          bit OpsRev> {
 150   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 151   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 152   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 153   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 154 }
 155
 156 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 157                           bit OpsRev, bit IsComm> {
 158   let isPredicable = 1 in
 159   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 160   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 161 }
 162
 163 let isCodeGenOnly = 0 in
 164 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 165 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 166
 167 // Pats for instruction selection.
 168 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 169   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 170         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 171
 172 def: BinOp32_pat<add, A2_add, i32>;
 173 def: BinOp32_pat<sub, A2_sub, i32>;
 174
 175 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 176                        bit isPredNew> {
 177   let isPredicatedNew = isPredNew in
 178   def NAME : ALU32_rr<(outs RC:$dst),
 179             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 180             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 181             ") $dst = ")#mnemonic#"($src2, $src3)",
 182             []>;
 183 }
 184
 185 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 186   let isPredicatedFalse = PredNot in {
 187     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 188     // Predicate new
 189     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 190   }
 191 }
 192
 193 let InputType = "reg" in
 194 multiclass ALU32_base<string mnemonic, string CextOp, SDNode OpNode> {
 195   let CextOpcode = CextOp, BaseOpcode = CextOp#_rr in {
 196     let isPredicable = 1 in
 197     def NAME : ALU32_rr<(outs IntRegs:$dst),
 198             (ins IntRegs:$src1, IntRegs:$src2),
 199             "$dst = "#mnemonic#"($src1, $src2)",
 200             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 201                                               (i32 IntRegs:$src2)))]>;
 202
 203     let neverHasSideEffects = 1, isPredicated = 1 in {
 204       defm Pt : ALU32_Pred<mnemonic, IntRegs, 0>;
 205       defm NotPt : ALU32_Pred<mnemonic, IntRegs, 1>;
 206     }
 207   }
 208 }
 209
 210 let isCommutable = 1 in {
 211   defm AND_rr : ALU32_base<"and", "AND", and>, ImmRegRel, PredNewRel;
 212   defm XOR_rr : ALU32_base<"xor", "XOR", xor>, ImmRegRel, PredNewRel;
 213   defm OR_rr  : ALU32_base<"or", "OR", or>, ImmRegRel, PredNewRel;
 214 }
 215
 216 defm SUB_rr : ALU32_base<"sub", "SUB", sub>, ImmRegRel, PredNewRel;
 217
 218 // Combines the two integer registers SRC1 and SRC2 into a double register.
 219 let isPredicable = 1 in
 220 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 221                            (ins IntRegs:$src1, IntRegs:$src2),
 222             "$dst = combine($src1, $src2)",
 223             [(set (i64 DoubleRegs:$dst),
 224               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 225                                             (i32 IntRegs:$src2))))]>;
 226
 227 multiclass Combine_base {
 228   let BaseOpcode = "combine" in {
 229     def NAME : T_Combine;
 230     let neverHasSideEffects = 1, isPredicated = 1 in {
 231       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 232       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 233     }
 234   }
 235 }
 236
 237 defm COMBINE_rr : Combine_base, PredNewRel;
 238
 239 // Combines the two immediates SRC1 and SRC2 into a double register.
 240 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 241   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 242   "$dst = combine(#$src1, #$src2)",
 243   [(set (i64 DoubleRegs:$dst),
 244         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 245
 246 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 247 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 248
 249 //===----------------------------------------------------------------------===//
 250 // ALU32/ALU (ADD with register-immediate form)
 251 //===----------------------------------------------------------------------===//
 252 multiclass ALU32ri_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 253   let isPredicatedNew = isPredNew in
 254   def NAME : ALU32_ri<(outs IntRegs:$dst),
 255             (ins PredRegs:$src1, IntRegs:$src2, s8Ext: $src3),
 256             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 257             ") $dst = ")#mnemonic#"($src2, #$src3)",
 258             []>;
 259 }
 260
 261 multiclass ALU32ri_Pred<string mnemonic, bit PredNot> {
 262   let isPredicatedFalse = PredNot in {
 263     defm _c#NAME : ALU32ri_Pbase<mnemonic, PredNot, 0>;
 264     // Predicate new
 265     defm _cdn#NAME : ALU32ri_Pbase<mnemonic, PredNot, 1>;
 266   }
 267 }
 268
 269 let isExtendable = 1, InputType = "imm" in
 270 multiclass ALU32ri_base<string mnemonic, string CextOp, SDNode OpNode> {
 271   let CextOpcode = CextOp, BaseOpcode = CextOp#_ri in {
 272     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 273     isPredicable = 1 in
 274     def NAME : ALU32_ri<(outs IntRegs:$dst),
 275             (ins IntRegs:$src1, s16Ext:$src2),
 276             "$dst = "#mnemonic#"($src1, #$src2)",
 277             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 278                                               (s16ExtPred:$src2)))]>;
 279
 280     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 281     neverHasSideEffects = 1, isPredicated = 1 in {
 282       defm Pt : ALU32ri_Pred<mnemonic, 0>;
 283       defm NotPt : ALU32ri_Pred<mnemonic, 1>;
 284     }
 285   }
 286 }
 287
 288 defm ADD_ri : ALU32ri_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 289
 290 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 291 CextOpcode = "OR", InputType = "imm" in
 292 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 293             (ins IntRegs:$src1, s10Ext:$src2),
 294             "$dst = or($src1, #$src2)",
 295             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 296                                           s10ExtPred:$src2))]>, ImmRegRel;
 297
 298 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 299 InputType = "imm", CextOpcode = "AND" in
 300 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 301             (ins IntRegs:$src1, s10Ext:$src2),
 302             "$dst = and($src1, #$src2)",
 303             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 304                                            s10ExtPred:$src2))]>, ImmRegRel;
 305
 306 // Nop.
 307 let neverHasSideEffects = 1, isCodeGenOnly = 0 in
 308 def NOP : ALU32_rr<(outs), (ins),
 309           "nop",
 310           []>;
 311
 312 // Rd32=sub(#s10,Rs32)
 313 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 314 CextOpcode = "SUB", InputType = "imm" in
 315 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 316             (ins s10Ext:$src1, IntRegs:$src2),
 317             "$dst = sub(#$src1, $src2)",
 318             [(set IntRegs:$dst, (sub s10ExtPred:$src1, IntRegs:$src2))]>,
 319             ImmRegRel;
 320
 321 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 322 def : Pat<(not (i32 IntRegs:$src1)),
 323           (SUB_ri -1, (i32 IntRegs:$src1))>;
 324
 325 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 326 // Pattern definition for 'neg' was not necessary.
 327
 328 multiclass TFR_Pred<bit PredNot> {
 329   let isPredicatedFalse = PredNot in {
 330     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 331                            (ins PredRegs:$src1, IntRegs:$src2),
 332             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 333             []>;
 334     // Predicate new
 335     let isPredicatedNew = 1 in
 336     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 337                              (ins PredRegs:$src1, IntRegs:$src2),
 338             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 339             []>;
 340   }
 341 }
 342
 343 let InputType = "reg", neverHasSideEffects = 1 in
 344 multiclass TFR_base<string CextOp> {
 345   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 346     let isPredicable = 1 in
 347     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 348             "$dst = $src1",
 349             []>;
 350
 351     let  isPredicated = 1 in {
 352       defm Pt : TFR_Pred<0>;
 353       defm NotPt : TFR_Pred<1>;
 354     }
 355   }
 356 }
 357
 358 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 359             : ALU32_rr<(outs DoubleRegs:$dst),
 360                        (ins PredRegs:$src1, DoubleRegs:$src2),
 361             !if(PredNot, "if (!$src1", "if ($src1")#
 362             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 363 {
 364     bits<5> dst;
 365     bits<2> src1;
 366     bits<5> src2;
 367
 368     let IClass = 0b1111;
 369     let Inst{27-24} = 0b1101;
 370     let Inst{13} = isPredNew;
 371     let Inst{7} = PredNot;
 372     let Inst{4-0} = dst;
 373     let Inst{6-5} = src1;
 374     let Inst{20-17} = src2{4-1};
 375     let Inst{16} = 0b1;
 376     let Inst{12-9} = src2{4-1};
 377     let Inst{8} = 0b0;
 378 }
 379
 380 multiclass TFR64_Pred<bit PredNot> {
 381   let isPredicatedFalse = PredNot in {
 382     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 383
 384     let isPredicatedNew = 1 in
 385     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 386   }
 387 }
 388
 389 let neverHasSideEffects = 1 in
 390 multiclass TFR64_base<string BaseName> {
 391   let BaseOpcode = BaseName in {
 392     let isPredicable = 1 in
 393     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 394                           (ins DoubleRegs:$src1),
 395                           "$dst = $src1" > {
 396         bits<5> dst;
 397         bits<5> src1;
 398
 399         let IClass = 0b1111;
 400         let Inst{27-23} = 0b01010;
 401         let Inst{4-0} = dst;
 402         let Inst{20-17} = src1{4-1};
 403         let Inst{16} = 0b1;
 404         let Inst{12-9} = src1{4-1};
 405         let Inst{8} = 0b0;
 406     }
 407
 408     let  isPredicated = 1 in {
 409       defm Pt : TFR64_Pred<0>;
 410       defm NotPt : TFR64_Pred<1>;
 411     }
 412   }
 413 }
 414
 415 multiclass TFRI_Pred<bit PredNot> {
 416   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 417     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 418                            (ins PredRegs:$src1, s12Ext:$src2),
 419             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 420             []>;
 421
 422     // Predicate new
 423     let isPredicatedNew = 1 in
 424     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 425                              (ins PredRegs:$src1, s12Ext:$src2),
 426             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 427             []>;
 428   }
 429 }
 430
 431 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 432 multiclass TFRI_base<string CextOp> {
 433   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 434     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 435     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 436     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 437             "$dst = #$src1",
 438             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 439
 440     let opExtendable = 2,  opExtentBits = 12, neverHasSideEffects = 1,
 441     isPredicated = 1 in {
 442       defm Pt    : TFRI_Pred<0>;
 443       defm NotPt : TFRI_Pred<1>;
 444     }
 445   }
 446 }
 447
 448 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 449 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 450 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 451
 452 // Transfer control register.
 453 let neverHasSideEffects = 1 in
 454 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 455            "$dst = $src1",
 456            []>;
 457 //===----------------------------------------------------------------------===//
 458 // ALU32/ALU -
 459 //===----------------------------------------------------------------------===//
 460
 461
 462 //===----------------------------------------------------------------------===//
 463 // ALU32/PERM +
 464 //===----------------------------------------------------------------------===//
 465
 466 let neverHasSideEffects = 1 in
 467 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 468             (ins s8Imm:$src1, s8Imm:$src2),
 469             "$dst = combine(#$src1, #$src2)",
 470             []>;
 471
 472 // Mux.
 473 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 474                                                    DoubleRegs:$src2,
 475                                                    DoubleRegs:$src3),
 476             "$dst = vmux($src1, $src2, $src3)",
 477             []>;
 478
 479 let CextOpcode = "MUX", InputType = "reg" in
 480 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 481                                             IntRegs:$src2, IntRegs:$src3),
 482              "$dst = mux($src1, $src2, $src3)",
 483              [(set (i32 IntRegs:$dst),
 484                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 485                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 486
 487 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 488 CextOpcode = "MUX", InputType = "imm" in
 489 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 490                                                 IntRegs:$src3),
 491              "$dst = mux($src1, #$src2, $src3)",
 492              [(set (i32 IntRegs:$dst),
 493                    (i32 (select (i1 PredRegs:$src1), s8ExtPred:$src2,
 494                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 495
 496 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 497 CextOpcode = "MUX", InputType = "imm" in
 498 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 499                                                 s8Ext:$src3),
 500              "$dst = mux($src1, $src2, #$src3)",
 501              [(set (i32 IntRegs:$dst),
 502                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 503                                  s8ExtPred:$src3)))]>, ImmRegRel;
 504
 505 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
 506 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 507                                                 s8Imm:$src3),
 508              "$dst = mux($src1, #$src2, #$src3)",
 509              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 510                                                     s8ExtPred:$src2,
 511                                                     s8ImmPred:$src3)))]>;
 512
 513 // ALU32 - aslh, asrh, sxtb, sxth, zxtb, zxth
 514 multiclass ALU32_2op_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 515   let isPredicatedNew = isPredNew in
 516   def NAME : ALU32Inst<(outs IntRegs:$dst),
 517                        (ins PredRegs:$src1, IntRegs:$src2),
 518             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 519             ") $dst = ")#mnemonic#"($src2)">,
 520             Requires<[HasV4T]>;
 521 }
 522
 523 multiclass ALU32_2op_Pred<string mnemonic, bit PredNot> {
 524   let isPredicatedFalse = PredNot in {
 525     defm _c#NAME : ALU32_2op_Pbase<mnemonic, PredNot, 0>;
 526     // Predicate new
 527     defm _cdn#NAME : ALU32_2op_Pbase<mnemonic, PredNot, 1>;
 528   }
 529 }
 530
 531 multiclass ALU32_2op_base<string mnemonic> {
 532   let BaseOpcode = mnemonic in {
 533     let isPredicable = 1, neverHasSideEffects = 1 in
 534     def NAME : ALU32Inst<(outs IntRegs:$dst),
 535                          (ins IntRegs:$src1),
 536             "$dst = "#mnemonic#"($src1)">;
 537
 538     let Predicates = [HasV4T], validSubTargets = HasV4SubT, isPredicated = 1,
 539     neverHasSideEffects = 1 in {
 540       defm Pt_V4    : ALU32_2op_Pred<mnemonic, 0>;
 541       defm NotPt_V4 : ALU32_2op_Pred<mnemonic, 1>;
 542     }
 543   }
 544 }
 545
 546 defm ASLH : ALU32_2op_base<"aslh">, PredNewRel;
 547 defm ASRH : ALU32_2op_base<"asrh">, PredNewRel;
 548 defm SXTB : ALU32_2op_base<"sxtb">, PredNewRel;
 549 defm SXTH : ALU32_2op_base<"sxth">,  PredNewRel;
 550 defm ZXTB : ALU32_2op_base<"zxtb">, PredNewRel;
 551 defm ZXTH : ALU32_2op_base<"zxth">,  PredNewRel;
 552
 553 def : Pat <(shl (i32 IntRegs:$src1), (i32 16)),
 554            (ASLH IntRegs:$src1)>;
 555
 556 def : Pat <(sra (i32 IntRegs:$src1), (i32 16)),
 557            (ASRH IntRegs:$src1)>;
 558
 559 def : Pat <(sext_inreg (i32 IntRegs:$src1), i8),
 560            (SXTB IntRegs:$src1)>;
 561
 562 def : Pat <(sext_inreg (i32 IntRegs:$src1), i16),
 563            (SXTH IntRegs:$src1)>;
 564
 565 //===----------------------------------------------------------------------===//
 566 // ALU32/PERM -
 567 //===----------------------------------------------------------------------===//
 568
 569
 570 //===----------------------------------------------------------------------===//
 571 // ALU32/PRED +
 572 //===----------------------------------------------------------------------===//
 573
 574 // Compare.
 575 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", "CMPGTU", setugt>, ImmRegRel;
 576 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", "CMPGT", setgt>, ImmRegRel;
 577 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", "CMPEQ", seteq>, ImmRegRel;
 578
 579 // SDNode for converting immediate C to C-1.
 580 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 581    // Return the byte immediate const-1 as an SDNode.
 582    int32_t imm = N->getSExtValue();
 583    return XformSToSM1Imm(imm);
 584 }]>;
 585
 586 // SDNode for converting immediate C to C-1.
 587 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 588    // Return the byte immediate const-1 as an SDNode.
 589    uint32_t imm = N->getZExtValue();
 590    return XformUToUM1Imm(imm);
 591 }]>;
 592
 593 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 594     "$dst = cl0($src1)",
 595     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 596
 597 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 598     "$dst = ct0($src1)",
 599     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 600
 601 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 602     "$dst = cl0($src1)",
 603     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 604
 605 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 606     "$dst = ct0($src1)",
 607     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 608
 609 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 610     "$dst = tstbit($src1, $src2)",
 611     [(set (i1 PredRegs:$dst),
 612           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 613
 614 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 615     "$dst = tstbit($src1, $src2)",
 616     [(set (i1 PredRegs:$dst),
 617           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 618
 619 //===----------------------------------------------------------------------===//
 620 // ALU32/PRED -
 621 //===----------------------------------------------------------------------===//
 622
 623
 624 //===----------------------------------------------------------------------===//
 625 // ALU64/ALU +
 626 //===----------------------------------------------------------------------===//
 627 // Add.
 628 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 629                                                      DoubleRegs:$src2),
 630                "$dst = add($src1, $src2)",
 631                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 632                                                  (i64 DoubleRegs:$src2)))]>;
 633
 634 // Add halfword.
 635
 636 // Compare.
 637 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 638 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 639 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 640
 641 // Logical operations.
 642 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 643                                                      DoubleRegs:$src2),
 644                "$dst = and($src1, $src2)",
 645                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 646                                                  (i64 DoubleRegs:$src2)))]>;
 647
 648 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 649                                                     DoubleRegs:$src2),
 650               "$dst = or($src1, $src2)",
 651               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 652                                                (i64 DoubleRegs:$src2)))]>;
 653
 654 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 655                                                      DoubleRegs:$src2),
 656                "$dst = xor($src1, $src2)",
 657                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 658                                                  (i64 DoubleRegs:$src2)))]>;
 659
 660 // Maximum.
 661 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 662               "$dst = max($src2, $src1)",
 663               [(set (i32 IntRegs:$dst),
 664                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 665                                             (i32 IntRegs:$src1))),
 666                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 667
 668 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 669               "$dst = maxu($src2, $src1)",
 670               [(set (i32 IntRegs:$dst),
 671                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 672                                              (i32 IntRegs:$src1))),
 673                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 674
 675 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 676                                                     DoubleRegs:$src2),
 677               "$dst = max($src2, $src1)",
 678               [(set (i64 DoubleRegs:$dst),
 679                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 680                                             (i64 DoubleRegs:$src1))),
 681                                  (i64 DoubleRegs:$src1),
 682                                  (i64 DoubleRegs:$src2))))]>;
 683
 684 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 685                                                      DoubleRegs:$src2),
 686               "$dst = maxu($src2, $src1)",
 687               [(set (i64 DoubleRegs:$dst),
 688                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 689                                              (i64 DoubleRegs:$src1))),
 690                                  (i64 DoubleRegs:$src1),
 691                                  (i64 DoubleRegs:$src2))))]>;
 692
 693 // Minimum.
 694 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 695               "$dst = min($src2, $src1)",
 696               [(set (i32 IntRegs:$dst),
 697                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 698                                             (i32 IntRegs:$src1))),
 699                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 700
 701 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 702               "$dst = minu($src2, $src1)",
 703               [(set (i32 IntRegs:$dst),
 704                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 705                                              (i32 IntRegs:$src1))),
 706                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 707
 708 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 709                                                     DoubleRegs:$src2),
 710               "$dst = min($src2, $src1)",
 711               [(set (i64 DoubleRegs:$dst),
 712                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 713                                             (i64 DoubleRegs:$src1))),
 714                                  (i64 DoubleRegs:$src1),
 715                                  (i64 DoubleRegs:$src2))))]>;
 716
 717 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 718                                                      DoubleRegs:$src2),
 719               "$dst = minu($src2, $src1)",
 720               [(set (i64 DoubleRegs:$dst),
 721                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 722                                              (i64 DoubleRegs:$src1))),
 723                                  (i64 DoubleRegs:$src1),
 724                                  (i64 DoubleRegs:$src2))))]>;
 725
 726 // Subtract.
 727 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 728                                                      DoubleRegs:$src2),
 729                "$dst = sub($src1, $src2)",
 730                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 731                                                  (i64 DoubleRegs:$src2)))]>;
 732
 733 // Subtract halfword.
 734
 735 //===----------------------------------------------------------------------===//
 736 // ALU64/ALU -
 737 //===----------------------------------------------------------------------===//
 738
 739 //===----------------------------------------------------------------------===//
 740 // ALU64/BIT +
 741 //===----------------------------------------------------------------------===//
 742 //
 743 //===----------------------------------------------------------------------===//
 744 // ALU64/BIT -
 745 //===----------------------------------------------------------------------===//
 746
 747 //===----------------------------------------------------------------------===//
 748 // ALU64/PERM +
 749 //===----------------------------------------------------------------------===//
 750 //
 751 //===----------------------------------------------------------------------===//
 752 // ALU64/PERM -
 753 //===----------------------------------------------------------------------===//
 754
 755 //===----------------------------------------------------------------------===//
 756 // CR +
 757 //===----------------------------------------------------------------------===//
 758 // Logical reductions on predicates.
 759
 760 // Looping instructions.
 761
 762 // Pipelined looping instructions.
 763
 764 // Logical operations on predicates.
 765 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 766              "$dst = and($src1, $src2)",
 767              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
 768                                             (i1 PredRegs:$src2)))]>;
 769
 770 let neverHasSideEffects = 1 in
 771 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 772                                                  PredRegs:$src2),
 773                 "$dst = and($src1, !$src2)",
 774                 []>;
 775
 776 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 777              "$dst = any8($src1)",
 778              []>;
 779
 780 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 781              "$dst = all8($src1)",
 782              []>;
 783
 784 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 785                                                  PredRegs:$src2),
 786              "$dst = vitpack($src1, $src2)",
 787              []>;
 788
 789 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 790                                                     DoubleRegs:$src2,
 791                                                     PredRegs:$src3),
 792              "$dst = valignb($src1, $src2, $src3)",
 793              []>;
 794
 795 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 796                                                      DoubleRegs:$src2,
 797                                                      PredRegs:$src3),
 798              "$dst = vspliceb($src1, $src2, $src3)",
 799              []>;
 800
 801 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 802              "$dst = mask($src1)",
 803              []>;
 804
 805 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 806              "$dst = not($src1)",
 807              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
 808
 809 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 810             "$dst = or($src1, $src2)",
 811             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
 812                                           (i1 PredRegs:$src2)))]>;
 813
 814 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 815              "$dst = xor($src1, $src2)",
 816              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
 817                                             (i1 PredRegs:$src2)))]>;
 818
 819
 820 // User control register transfer.
 821 //===----------------------------------------------------------------------===//
 822 // CR -
 823 //===----------------------------------------------------------------------===//
 824
 825 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 826                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 827 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
 828                       [SDNPHasChain]>;
 829
 830 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 831 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
 832
 833 let InputType = "imm", isBarrier = 1, isPredicable = 1,
 834 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
 835 opExtentBits = 24, isCodeGenOnly = 0 in
 836 class T_JMP <dag InsDag, list<dag> JumpList = []>
 837             : JInst<(outs), InsDag,
 838             "jump $dst" , JumpList> {
 839     bits<24> dst;
 840
 841     let IClass = 0b0101;
 842
 843     let Inst{27-25} = 0b100;
 844     let Inst{24-16} = dst{23-15};
 845     let Inst{13-1} = dst{14-2};
 846 }
 847
 848 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
 849 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
 850 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
 851             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
 852             !if(PredNot, "if (!$src", "if ($src")#
 853             !if(isPredNew, ".new) ", ") ")#"jump"#
 854             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 855
 856     let isTaken = isTak;
 857     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 858     let isPredicatedFalse = PredNot;
 859     let isPredicatedNew = isPredNew;
 860     bits<2> src;
 861     bits<17> dst;
 862
 863     let IClass = 0b0101;
 864
 865     let Inst{27-24} = 0b1100;
 866     let Inst{21} = PredNot;
 867     let Inst{12} = !if(isPredNew, isTak, zero);
 868     let Inst{11} = isPredNew;
 869     let Inst{9-8} = src;
 870     let Inst{23-22} = dst{16-15};
 871     let Inst{20-16} = dst{14-10};
 872     let Inst{13} = dst{9};
 873     let Inst{7-1} = dst{8-2};
 874   }
 875
 876 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
 877 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
 878             : JRInst<(outs ), InsDag,
 879             "jumpr $dst" ,
 880             []> {
 881     bits<5> dst;
 882
 883     let IClass = 0b0101;
 884     let Inst{27-21} = 0b0010100;
 885     let Inst{20-16} = dst;
 886 }
 887
 888 let Defs = [PC], isPredicated = 1, InputType = "reg" in
 889 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
 890             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
 891             !if(PredNot, "if (!$src", "if ($src")#
 892             !if(isPredNew, ".new) ", ") ")#"jumpr"#
 893             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 894
 895     let isTaken = isTak;
 896     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 897     let isPredicatedFalse = PredNot;
 898     let isPredicatedNew = isPredNew;
 899     bits<2> src;
 900     bits<5> dst;
 901
 902     let IClass = 0b0101;
 903
 904     let Inst{27-22} = 0b001101;
 905     let Inst{21} = PredNot;
 906     let Inst{20-16} = dst;
 907     let Inst{12} = !if(isPredNew, isTak, zero);
 908     let Inst{11} = isPredNew;
 909     let Inst{9-8} = src;
 910     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
 911     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
 912 }
 913
 914 multiclass JMP_Pred<bit PredNot> {
 915   def _#NAME : T_JMP_c<PredNot, 0, 0>;
 916   // Predicate new
 917   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
 918   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
 919 }
 920
 921 multiclass JMP_base<string BaseOp> {
 922   let BaseOpcode = BaseOp in {
 923     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
 924     defm t : JMP_Pred<0>;
 925     defm f : JMP_Pred<1>;
 926   }
 927 }
 928
 929 multiclass JMPR_Pred<bit PredNot> {
 930   def NAME: T_JMPr_c<PredNot, 0, 0>;
 931   // Predicate new
 932   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
 933   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
 934 }
 935
 936 multiclass JMPR_base<string BaseOp> {
 937   let BaseOpcode = BaseOp in {
 938     def NAME : T_JMPr;
 939     defm _t : JMPR_Pred<0>;
 940     defm _f : JMPR_Pred<1>;
 941   }
 942 }
 943
 944 let isTerminator = 1, neverHasSideEffects = 1 in {
 945 let isBranch = 1 in
 946 defm JMP : JMP_base<"JMP">, PredNewRel;
 947
 948 let isBranch = 1, isIndirectBranch = 1 in
 949 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
 950
 951 let isReturn = 1, isCodeGenOnly = 1 in
 952 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
 953 }
 954
 955 def : Pat<(retflag),
 956           (JMPret (i32 R31))>;
 957
 958 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
 959       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
 960
 961 // A return through builtin_eh_return.
 962 let isReturn = 1, isTerminator = 1, isBarrier = 1, neverHasSideEffects = 1,
 963 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
 964 def EH_RETURN_JMPR : T_JMPr;
 965
 966 def : Pat<(eh_return),
 967           (EH_RETURN_JMPR (i32 R31))>;
 968
 969 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
 970           (JMPR (i32 IntRegs:$dst))>;
 971
 972 def : Pat<(brind (i32 IntRegs:$dst)),
 973           (JMPR (i32 IntRegs:$dst))>;
 974
 975 //===----------------------------------------------------------------------===//
 976 // JR -
 977 //===----------------------------------------------------------------------===//
 978
 979 //===----------------------------------------------------------------------===//
 980 // LD +
 981 //===----------------------------------------------------------------------===//
 982 ///
 983 // Load -- MEMri operand
 984 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
 985                           bit isNot, bit isPredNew> {
 986   let isPredicatedNew = isPredNew in
 987   def NAME : LDInst2<(outs RC:$dst),
 988                        (ins PredRegs:$src1, MEMri:$addr),
 989             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 990             ") ")#"$dst = "#mnemonic#"($addr)",
 991             []>;
 992 }
 993
 994 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 995   let isPredicatedFalse = PredNot in {
 996     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
 997     // Predicate new
 998     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
 999   }
1000 }
1001
1002 let isExtendable = 1, neverHasSideEffects = 1 in
1003 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1004                     bits<5> ImmBits, bits<5> PredImmBits> {
1005
1006   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1007     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1008         isPredicable = 1 in
1009       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1010                    "$dst = "#mnemonic#"($addr)",
1011                    []>;
1012
1013     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1014         isPredicated = 1 in {
1015       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1016       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1017     }
1018   }
1019 }
1020
1021 let addrMode = BaseImmOffset, isMEMri = "true" in {
1022   let accessSize = ByteAccess in {
1023     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1024     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1025  }
1026
1027   let accessSize = HalfWordAccess in {
1028     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1029     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1030  }
1031
1032   let accessSize = WordAccess in
1033     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1034
1035   let accessSize = DoubleWordAccess in
1036     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1037 }
1038
1039 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1040             (LDrib ADDRriS11_0:$addr) >;
1041
1042 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1043             (LDriub ADDRriS11_0:$addr) >;
1044
1045 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1046             (LDrih ADDRriS11_1:$addr) >;
1047
1048 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1049             (LDriuh ADDRriS11_1:$addr) >;
1050
1051 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1052             (LDriw ADDRriS11_2:$addr) >;
1053
1054 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1055             (LDrid ADDRriS11_3:$addr) >;
1056
1057
1058 // Load - Base with Immediate offset addressing mode
1059 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1060                         bit isNot, bit isPredNew> {
1061   let isPredicatedNew = isPredNew in
1062   def NAME : LDInst2<(outs RC:$dst),
1063                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1064             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1065             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1066             []>;
1067 }
1068
1069 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1070                         bit PredNot> {
1071   let isPredicatedFalse = PredNot in {
1072     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1073     // Predicate new
1074     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1075   }
1076 }
1077
1078 let isExtendable = 1, neverHasSideEffects = 1 in
1079 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1080                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1081                    bits<5> PredImmBits> {
1082
1083   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1084     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1085         isPredicable = 1, AddedComplexity = 20 in
1086       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1087                    "$dst = "#mnemonic#"($src1+#$offset)",
1088                    []>;
1089
1090     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1091         isPredicated = 1 in {
1092       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1093       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1094     }
1095   }
1096 }
1097
1098 let addrMode = BaseImmOffset in {
1099   let accessSize = ByteAccess in {
1100     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1101                                   11, 6>, AddrModeRel;
1102     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1103                                    11, 6>, AddrModeRel;
1104   }
1105   let accessSize = HalfWordAccess in {
1106     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1107                                  12, 7>, AddrModeRel;
1108     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1109                                   12, 7>, AddrModeRel;
1110   }
1111   let accessSize = WordAccess in
1112     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1113                                  13, 8>, AddrModeRel;
1114
1115   let accessSize = DoubleWordAccess in
1116     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1117                                  14, 9>, AddrModeRel;
1118 }
1119
1120 let AddedComplexity = 20 in {
1121 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1122             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1123
1124 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1125             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1126
1127 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1128             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1129
1130 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1131             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1132
1133 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1134             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1135
1136 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1137             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1138 }
1139
1140 //===----------------------------------------------------------------------===//
1141 // Post increment load
1142 //===----------------------------------------------------------------------===//
1143
1144 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1145                             bit isNot, bit isPredNew> {
1146   let isPredicatedNew = isPredNew in
1147   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1148                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1149             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1150             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1151             [],
1152             "$src2 = $dst2">;
1153 }
1154
1155 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1156                            Operand ImmOp, bit PredNot> {
1157   let isPredicatedFalse = PredNot in {
1158     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1159     // Predicate new
1160     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1161     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1162   }
1163 }
1164
1165 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1166                       Operand ImmOp> {
1167
1168   let BaseOpcode = "POST_"#BaseOp in {
1169     let isPredicable = 1 in
1170     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1171                          (ins IntRegs:$src1, ImmOp:$offset),
1172                  "$dst = "#mnemonic#"($src1++#$offset)",
1173                  [],
1174                  "$src1 = $dst2">;
1175
1176     let isPredicated = 1 in {
1177       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1178       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1179     }
1180   }
1181 }
1182
1183 let hasCtrlDep = 1, neverHasSideEffects = 1, addrMode = PostInc in {
1184   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1185                     PredNewRel;
1186   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1187                     PredNewRel;
1188   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1189                     PredNewRel;
1190   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1191                     PredNewRel;
1192   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1193                     PredNewRel;
1194   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1195                     PredNewRel;
1196 }
1197
1198 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1199            (i32 (LDrib ADDRriS11_0:$addr)) >;
1200
1201 // Load byte any-extend.
1202 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1203             (i32 (LDrib ADDRriS11_0:$addr)) >;
1204
1205 // Indexed load byte any-extend.
1206 let AddedComplexity = 20 in
1207 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1208             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1209
1210 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1211             (i32 (LDrih ADDRriS11_1:$addr))>;
1212
1213 let AddedComplexity = 20 in
1214 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1215             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1216
1217 let AddedComplexity = 10 in
1218 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1219             (i32 (LDriub ADDRriS11_0:$addr))>;
1220
1221 let AddedComplexity = 20 in
1222 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1223             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1224
1225 // Load predicate.
1226 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1227 isPseudo = 1, Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1228 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1229             (ins MEMri:$addr),
1230             "Error; should not emit",
1231             []>;
1232
1233 // Deallocate stack frame.
1234 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1235   def DEALLOCFRAME : LDInst2<(outs), (ins),
1236                      "deallocframe",
1237                      []>;
1238 }
1239
1240 // Load and unpack bytes to halfwords.
1241 //===----------------------------------------------------------------------===//
1242 // LD -
1243 //===----------------------------------------------------------------------===//
1244
1245 //===----------------------------------------------------------------------===//
1246 // MTYPE/ALU +
1247 //===----------------------------------------------------------------------===//
1248 //===----------------------------------------------------------------------===//
1249 // MTYPE/ALU -
1250 //===----------------------------------------------------------------------===//
1251
1252 //===----------------------------------------------------------------------===//
1253 // MTYPE/COMPLEX +
1254 //===----------------------------------------------------------------------===//
1255 //===----------------------------------------------------------------------===//
1256 // MTYPE/COMPLEX -
1257 //===----------------------------------------------------------------------===//
1258
1259 //===----------------------------------------------------------------------===//
1260 // MTYPE/MPYH +
1261 //===----------------------------------------------------------------------===//
1262 // Multiply and use lower result.
1263 // Rd=+mpyi(Rs,#u8)
1264 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1265 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1266               "$dst =+ mpyi($src1, #$src2)",
1267               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1268                                              u8ExtPred:$src2))]>;
1269
1270 // Rd=-mpyi(Rs,#u8)
1271 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1272               "$dst =- mpyi($src1, #$src2)",
1273               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1274                                                    u8ImmPred:$src2)))]>;
1275
1276 // Rd=mpyi(Rs,#m9)
1277 // s9 is NOT the same as m9 - but it works.. so far.
1278 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1279 // depending on the value of m9. See Arch Spec.
1280 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1281 CextOpcode = "MPYI", InputType = "imm" in
1282 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1283               "$dst = mpyi($src1, #$src2)",
1284               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1285                                              s9ExtPred:$src2))]>, ImmRegRel;
1286
1287 // Rd=mpyi(Rs,Rt)
1288 let CextOpcode = "MPYI", InputType = "reg" in
1289 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1290            "$dst = mpyi($src1, $src2)",
1291            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1292                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1293
1294 // Rx+=mpyi(Rs,#u8)
1295 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1296 CextOpcode = "MPYI_acc", InputType = "imm" in
1297 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1298             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1299             "$dst += mpyi($src2, #$src3)",
1300             [(set (i32 IntRegs:$dst),
1301                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1302                        (i32 IntRegs:$src1)))],
1303             "$src1 = $dst">, ImmRegRel;
1304
1305 // Rx+=mpyi(Rs,Rt)
1306 let CextOpcode = "MPYI_acc", InputType = "reg" in
1307 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1308             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1309             "$dst += mpyi($src2, $src3)",
1310             [(set (i32 IntRegs:$dst),
1311                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1312                        (i32 IntRegs:$src1)))],
1313             "$src1 = $dst">, ImmRegRel;
1314
1315 // Rx-=mpyi(Rs,#u8)
1316 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1317 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1318             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1319             "$dst -= mpyi($src2, #$src3)",
1320             [(set (i32 IntRegs:$dst),
1321                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1322                                                  u8ExtPred:$src3)))],
1323             "$src1 = $dst">;
1324
1325 // Multiply and use upper result.
1326 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1327 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1328 // Rd=mpy(Rs,Rt)
1329 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1330           "$dst = mpy($src1, $src2)",
1331           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1332                                            (i32 IntRegs:$src2)))]>;
1333
1334 // Rd=mpy(Rs,Rt):rnd
1335 // Rd=mpyu(Rs,Rt)
1336 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1337            "$dst = mpyu($src1, $src2)",
1338            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1339                                             (i32 IntRegs:$src2)))]>;
1340
1341 // Multiply and use full result.
1342 // Rdd=mpyu(Rs,Rt)
1343 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1344              "$dst = mpyu($src1, $src2)",
1345              [(set (i64 DoubleRegs:$dst),
1346                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1347                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1348
1349 // Rdd=mpy(Rs,Rt)
1350 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1351              "$dst = mpy($src1, $src2)",
1352              [(set (i64 DoubleRegs:$dst),
1353                    (mul (i64 (sext (i32 IntRegs:$src1))),
1354                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1355
1356 // Multiply and accumulate, use full result.
1357 // Rxx[+-]=mpy(Rs,Rt)
1358 // Rxx+=mpy(Rs,Rt)
1359 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1360             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1361             "$dst += mpy($src2, $src3)",
1362             [(set (i64 DoubleRegs:$dst),
1363             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1364                       (i64 (sext (i32 IntRegs:$src3)))),
1365                  (i64 DoubleRegs:$src1)))],
1366             "$src1 = $dst">;
1367
1368 // Rxx-=mpy(Rs,Rt)
1369 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1370             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1371             "$dst -= mpy($src2, $src3)",
1372             [(set (i64 DoubleRegs:$dst),
1373                   (sub (i64 DoubleRegs:$src1),
1374                        (mul (i64 (sext (i32 IntRegs:$src2))),
1375                             (i64 (sext (i32 IntRegs:$src3))))))],
1376             "$src1 = $dst">;
1377
1378 // Rxx[+-]=mpyu(Rs,Rt)
1379 // Rxx+=mpyu(Rs,Rt)
1380 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1381                             IntRegs:$src2, IntRegs:$src3),
1382              "$dst += mpyu($src2, $src3)",
1383              [(set (i64 DoubleRegs:$dst),
1384                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1385                              (i64 (anyext (i32 IntRegs:$src3)))),
1386                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1387
1388 // Rxx-=mpyu(Rs,Rt)
1389 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1390             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1391             "$dst -= mpyu($src2, $src3)",
1392             [(set (i64 DoubleRegs:$dst),
1393                   (sub (i64 DoubleRegs:$src1),
1394                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1395                             (i64 (anyext (i32 IntRegs:$src3))))))],
1396             "$src1 = $dst">;
1397
1398
1399 let InputType = "reg", CextOpcode = "ADD_acc" in
1400 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1401                             IntRegs:$src2, IntRegs:$src3),
1402              "$dst += add($src2, $src3)",
1403              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1404                                                  (i32 IntRegs:$src3)),
1405                                             (i32 IntRegs:$src1)))],
1406              "$src1 = $dst">, ImmRegRel;
1407
1408 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1409 InputType = "imm", CextOpcode = "ADD_acc" in
1410 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1411                             IntRegs:$src2, s8Ext:$src3),
1412              "$dst += add($src2, #$src3)",
1413              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1414                                                  s8_16ExtPred:$src3),
1415                                             (i32 IntRegs:$src1)))],
1416              "$src1 = $dst">, ImmRegRel;
1417
1418 let CextOpcode = "SUB_acc", InputType = "reg" in
1419 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1420                             IntRegs:$src2, IntRegs:$src3),
1421              "$dst -= add($src2, $src3)",
1422              [(set (i32 IntRegs:$dst),
1423                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1424                                                   (i32 IntRegs:$src3))))],
1425              "$src1 = $dst">, ImmRegRel;
1426
1427 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1428 CextOpcode = "SUB_acc", InputType = "imm" in
1429 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1430                             IntRegs:$src2, s8Ext:$src3),
1431              "$dst -= add($src2, #$src3)",
1432              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1433                                             (add (i32 IntRegs:$src2),
1434                                                  s8_16ExtPred:$src3)))],
1435              "$src1 = $dst">, ImmRegRel;
1436
1437 //===----------------------------------------------------------------------===//
1438 // MTYPE/MPYH -
1439 //===----------------------------------------------------------------------===//
1440
1441 //===----------------------------------------------------------------------===//
1442 // MTYPE/MPYS +
1443 //===----------------------------------------------------------------------===//
1444 //===----------------------------------------------------------------------===//
1445 // MTYPE/MPYS -
1446 //===----------------------------------------------------------------------===//
1447
1448 //===----------------------------------------------------------------------===//
1449 // MTYPE/VB +
1450 //===----------------------------------------------------------------------===//
1451 //===----------------------------------------------------------------------===//
1452 // MTYPE/VB -
1453 //===----------------------------------------------------------------------===//
1454
1455 //===----------------------------------------------------------------------===//
1456 // MTYPE/VH  +
1457 //===----------------------------------------------------------------------===//
1458 //===----------------------------------------------------------------------===//
1459 // MTYPE/VH  -
1460 //===----------------------------------------------------------------------===//
1461
1462 //===----------------------------------------------------------------------===//
1463 // ST +
1464 //===----------------------------------------------------------------------===//
1465 ///
1466 // Store doubleword.
1467
1468 //===----------------------------------------------------------------------===//
1469 // Post increment store
1470 //===----------------------------------------------------------------------===//
1471
1472 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1473                             bit isNot, bit isPredNew> {
1474   let isPredicatedNew = isPredNew in
1475   def NAME : STInst2PI<(outs IntRegs:$dst),
1476             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1477             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1478             ") ")#mnemonic#"($src2++#$offset) = $src3",
1479             [],
1480             "$src2 = $dst">;
1481 }
1482
1483 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1484                            Operand ImmOp, bit PredNot> {
1485   let isPredicatedFalse = PredNot in {
1486     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1487     // Predicate new
1488     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1489     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1490   }
1491 }
1492
1493 let hasCtrlDep = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1494 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1495                       Operand ImmOp> {
1496
1497   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1498     let isPredicable = 1 in
1499     def NAME : STInst2PI<(outs IntRegs:$dst),
1500                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1501                 mnemonic#"($src1++#$offset) = $src2",
1502                 [],
1503                 "$src1 = $dst">;
1504
1505     let isPredicated = 1 in {
1506       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1507       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1508     }
1509   }
1510 }
1511
1512 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1513 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1514 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1515
1516 let isNVStorable = 0 in
1517 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
1518
1519 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
1520                            s4_3ImmPred:$offset),
1521           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
1522
1523 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
1524                             s4_3ImmPred:$offset),
1525           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1526
1527 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
1528           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1529
1530 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
1531                        s4_3ImmPred:$offset),
1532           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
1533
1534 //===----------------------------------------------------------------------===//
1535 // multiclass for the store instructions with MEMri operand.
1536 //===----------------------------------------------------------------------===//
1537 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
1538                           bit isPredNew> {
1539   let isPredicatedNew = isPredNew in
1540   def NAME : STInst2<(outs),
1541             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1542             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1543             ") ")#mnemonic#"($addr) = $src2",
1544             []>;
1545 }
1546
1547 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1548   let isPredicatedFalse = PredNot in {
1549     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1550
1551     // Predicate new
1552     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1553     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1554   }
1555 }
1556
1557 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1558 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1559                     bits<5> ImmBits, bits<5> PredImmBits> {
1560
1561   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1562     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1563          isPredicable = 1 in
1564     def NAME : STInst2<(outs),
1565             (ins MEMri:$addr, RC:$src),
1566             mnemonic#"($addr) = $src",
1567             []>;
1568
1569     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1570         isPredicated = 1 in {
1571       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
1572       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
1573     }
1574   }
1575 }
1576
1577 let addrMode = BaseImmOffset, isMEMri = "true" in {
1578   let accessSize = ByteAccess in
1579     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1580
1581   let accessSize = HalfWordAccess in
1582     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1583
1584   let accessSize = WordAccess in
1585     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1586
1587   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1588     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
1589 }
1590
1591 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
1592           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
1593
1594 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
1595           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
1596
1597 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
1598           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
1599
1600 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
1601           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
1602
1603
1604 //===----------------------------------------------------------------------===//
1605 // multiclass for the store instructions with base+immediate offset
1606 // addressing mode
1607 //===----------------------------------------------------------------------===//
1608 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1609                         bit isNot, bit isPredNew> {
1610   let isPredicatedNew = isPredNew in
1611   def NAME : STInst2<(outs),
1612             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1613             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1614             ") ")#mnemonic#"($src2+#$src3) = $src4",
1615             []>;
1616 }
1617
1618 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1619                         bit PredNot> {
1620   let isPredicatedFalse = PredNot, isPredicated = 1 in {
1621     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1622
1623     // Predicate new
1624     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1625     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1626   }
1627 }
1628
1629 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1630 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1631                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1632                    bits<5> PredImmBits> {
1633
1634   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1635     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1636          isPredicable = 1 in
1637     def NAME : STInst2<(outs),
1638             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1639             mnemonic#"($src1+#$src2) = $src3",
1640             []>;
1641
1642     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
1643       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
1644       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
1645     }
1646   }
1647 }
1648
1649 let addrMode = BaseImmOffset, InputType = "reg" in {
1650   let accessSize = ByteAccess in
1651     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
1652                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
1653
1654   let accessSize = HalfWordAccess in
1655     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
1656                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
1657
1658   let accessSize = WordAccess in
1659     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
1660                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
1661
1662   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1663     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
1664                                   u6_3Ext, 14, 9>, AddrModeRel;
1665 }
1666
1667 let AddedComplexity = 10 in {
1668 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
1669                                                   s11_0ExtPred:$offset)),
1670           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
1671                          (i32 IntRegs:$src1))>;
1672
1673 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
1674                                                    s11_1ExtPred:$offset)),
1675           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
1676                          (i32 IntRegs:$src1))>;
1677
1678 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
1679                                            s11_2ExtPred:$offset)),
1680           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
1681                          (i32 IntRegs:$src1))>;
1682
1683 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
1684                                               s11_3ExtPred:$offset)),
1685           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
1686                          (i64 DoubleRegs:$src1))>;
1687 }
1688
1689 // memh(Rx++#s4:1)=Rt.H
1690
1691 // Store word.
1692 // Store predicate.
1693 let Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1694 def STriw_pred : STInst2<(outs),
1695             (ins MEMri:$addr, PredRegs:$src1),
1696             "Error; should not emit",
1697             []>;
1698
1699 // Allocate stack frame.
1700 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
1701   def ALLOCFRAME : STInst2<(outs),
1702              (ins i32imm:$amt),
1703              "allocframe(#$amt)",
1704              []>;
1705 }
1706 //===----------------------------------------------------------------------===//
1707 // ST -
1708 //===----------------------------------------------------------------------===//
1709
1710 //===----------------------------------------------------------------------===//
1711 // STYPE/ALU +
1712 //===----------------------------------------------------------------------===//
1713 // Logical NOT.
1714 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
1715                "$dst = not($src1)",
1716                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
1717
1718
1719 // Sign extend word to doubleword.
1720 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
1721            "$dst = sxtw($src1)",
1722            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
1723 //===----------------------------------------------------------------------===//
1724 // STYPE/ALU -
1725 //===----------------------------------------------------------------------===//
1726
1727 //===----------------------------------------------------------------------===//
1728 // STYPE/BIT +
1729 //===----------------------------------------------------------------------===//
1730 // clrbit.
1731 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1732             "$dst = clrbit($src1, #$src2)",
1733             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
1734                                            (not
1735                                               (shl 1, u5ImmPred:$src2))))]>;
1736
1737 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1738             "$dst = clrbit($src1, #$src2)",
1739             []>;
1740
1741 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
1742 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
1743       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
1744
1745 // setbit.
1746 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1747             "$dst = setbit($src1, #$src2)",
1748             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
1749                                           (shl 1, u5ImmPred:$src2)))]>;
1750
1751 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
1752 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1753             "$dst = setbit($src1, #$src2)",
1754             []>;
1755
1756 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
1757       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
1758
1759 // togglebit.
1760 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1761             "$dst = setbit($src1, #$src2)",
1762             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
1763                                           (shl 1, u5ImmPred:$src2)))]>;
1764
1765 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
1766 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1767             "$dst = togglebit($src1, #$src2)",
1768             []>;
1769
1770 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
1771       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
1772
1773 // Predicate transfer.
1774 let neverHasSideEffects = 1 in
1775 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
1776                "$dst = $src1  /* Should almost never emit this. */",
1777                []>;
1778
1779 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
1780                "$dst = $src1  /* Should almost never emit this. */",
1781                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
1782 //===----------------------------------------------------------------------===//
1783 // STYPE/PRED -
1784 //===----------------------------------------------------------------------===//
1785
1786 //===----------------------------------------------------------------------===//
1787 // STYPE/SHIFT +
1788 //===----------------------------------------------------------------------===//
1789 // Shift by immediate.
1790 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1791              "$dst = asr($src1, #$src2)",
1792              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1793                                             u5ImmPred:$src2))]>;
1794
1795 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1796               "$dst = asr($src1, #$src2)",
1797               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1798                                                 u6ImmPred:$src2))]>;
1799
1800 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1801           "$dst = asl($src1, #$src2)",
1802           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1803                                          u5ImmPred:$src2))]>;
1804
1805 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1806               "$dst = asl($src1, #$src2)",
1807               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1808                                                 u6ImmPred:$src2))]>;
1809
1810 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1811              "$dst = lsr($src1, #$src2)",
1812              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1813                                             u5ImmPred:$src2))]>;
1814
1815 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1816               "$dst = lsr($src1, #$src2)",
1817               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1818                                                 u6ImmPred:$src2))]>;
1819
1820 // Shift by immediate and add.
1821 let AddedComplexity = 100 in
1822 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
1823                                              u3Imm:$src3),
1824              "$dst = addasl($src1, $src2, #$src3)",
1825              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
1826                                        (shl (i32 IntRegs:$src2),
1827                                             u3ImmPred:$src3)))]>;
1828
1829 // Shift by register.
1830 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1831              "$dst = asl($src1, $src2)",
1832              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1833                                             (i32 IntRegs:$src2)))]>;
1834
1835 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1836              "$dst = asr($src1, $src2)",
1837              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1838                                             (i32 IntRegs:$src2)))]>;
1839
1840 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1841              "$dst = lsl($src1, $src2)",
1842              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1843                                             (i32 IntRegs:$src2)))]>;
1844
1845 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1846              "$dst = lsr($src1, $src2)",
1847              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1848                                             (i32 IntRegs:$src2)))]>;
1849
1850 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1851            "$dst = asl($src1, $src2)",
1852            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1853                                              (i32 IntRegs:$src2)))]>;
1854
1855 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1856            "$dst = lsl($src1, $src2)",
1857            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1858                                              (i32 IntRegs:$src2)))]>;
1859
1860 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1861                                                  IntRegs:$src2),
1862               "$dst = asr($src1, $src2)",
1863               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1864                                                 (i32 IntRegs:$src2)))]>;
1865
1866 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1867                                                  IntRegs:$src2),
1868               "$dst = lsr($src1, $src2)",
1869               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1870                                                 (i32 IntRegs:$src2)))]>;
1871
1872 //===----------------------------------------------------------------------===//
1873 // STYPE/SHIFT -
1874 //===----------------------------------------------------------------------===//
1875
1876 //===----------------------------------------------------------------------===//
1877 // STYPE/VH +
1878 //===----------------------------------------------------------------------===//
1879 //===----------------------------------------------------------------------===//
1880 // STYPE/VH -
1881 //===----------------------------------------------------------------------===//
1882
1883 //===----------------------------------------------------------------------===//
1884 // STYPE/VW +
1885 //===----------------------------------------------------------------------===//
1886 //===----------------------------------------------------------------------===//
1887 // STYPE/VW -
1888 //===----------------------------------------------------------------------===//
1889
1890 //===----------------------------------------------------------------------===//
1891 // SYSTEM/SUPER +
1892 //===----------------------------------------------------------------------===//
1893
1894 //===----------------------------------------------------------------------===//
1895 // SYSTEM/USER +
1896 //===----------------------------------------------------------------------===//
1897 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
1898 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
1899                            [SDNPHasChain]>;
1900
1901 let hasSideEffects = 1, isSolo = 1 in
1902 def BARRIER : SYSInst<(outs), (ins),
1903                      "barrier",
1904                      [(HexagonBARRIER)]>;
1905
1906 //===----------------------------------------------------------------------===//
1907 // SYSTEM/SUPER -
1908 //===----------------------------------------------------------------------===//
1909
1910 // TFRI64 - assembly mapped.
1911 let isReMaterializable = 1 in
1912 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
1913              "$dst = #$src1",
1914              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
1915
1916 // Pseudo instruction to encode a set of conditional transfers.
1917 // This instruction is used instead of a mux and trades-off codesize
1918 // for performance. We conduct this transformation optimistically in
1919 // the hope that these instructions get promoted to dot-new transfers.
1920 let AddedComplexity = 100, isPredicated = 1 in
1921 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
1922                                                         IntRegs:$src2,
1923                                                         IntRegs:$src3),
1924                      "Error; should not emit",
1925                      [(set (i32 IntRegs:$dst),
1926                            (i32 (select (i1 PredRegs:$src1),
1927                                         (i32 IntRegs:$src2),
1928                                         (i32 IntRegs:$src3))))]>;
1929 let AddedComplexity = 100, isPredicated = 1 in
1930 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
1931             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
1932             "Error; should not emit",
1933             [(set (i32 IntRegs:$dst),
1934              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
1935                           s12ImmPred:$src3)))]>;
1936
1937 let AddedComplexity = 100, isPredicated = 1 in
1938 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
1939             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
1940             "Error; should not emit",
1941             [(set (i32 IntRegs:$dst),
1942              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
1943                           (i32 IntRegs:$src3))))]>;
1944
1945 let AddedComplexity = 100, isPredicated = 1 in
1946 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
1947                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
1948                      "Error; should not emit",
1949                      [(set (i32 IntRegs:$dst),
1950                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
1951                                         s12ImmPred:$src3)))]>;
1952
1953 // Generate frameindex addresses.
1954 let isReMaterializable = 1 in
1955 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
1956              "$dst = add($src1)",
1957              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
1958
1959 //
1960 // CR - Type.
1961 //
1962 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
1963 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
1964                       "loop0($offset, #$src2)",
1965                       []>;
1966 }
1967
1968 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
1969 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
1970                       "loop0($offset, $src2)",
1971                       []>;
1972 }
1973
1974 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
1975     Defs = [PC, LC0], Uses = [SA0, LC0] in {
1976 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
1977                        ":endloop0",
1978                        []>;
1979 }
1980
1981 // Support for generating global address.
1982 // Taken from X86InstrInfo.td.
1983 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
1984                                             SDTCisVT<0, i32>,
1985                                             SDTCisVT<1, i32>,
1986                                             SDTCisPtrTy<0>]>;
1987 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
1988 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
1989
1990 // HI/LO Instructions
1991 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1992 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
1993                   "$dst.l = #LO($global)",
1994                   []>;
1995
1996 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1997 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
1998                   "$dst.h = #HI($global)",
1999                   []>;
2000
2001 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2002 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2003                   "$dst.l = #LO($imm_value)",
2004                   []>;
2005
2006
2007 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2008 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2009                   "$dst.h = #HI($imm_value)",
2010                   []>;
2011
2012 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2013 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2014                   "$dst.l = #LO($jt)",
2015                   []>;
2016
2017 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2018 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2019                   "$dst.h = #HI($jt)",
2020                   []>;
2021
2022
2023 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2024 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2025                   "$dst.l = #LO($label)",
2026                   []>;
2027
2028 let isReMaterializable = 1, isMoveImm = 1 , neverHasSideEffects = 1 in
2029 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2030                   "$dst.h = #HI($label)",
2031                   []>;
2032
2033 // This pattern is incorrect. When we add small data, we should change
2034 // this pattern to use memw(#foo).
2035 // This is for sdata.
2036 let isMoveImm = 1 in
2037 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2038               "$dst = CONST32(#$global)",
2039               [(set (i32 IntRegs:$dst),
2040                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2041
2042 // This is for non-sdata.
2043 let isReMaterializable = 1, isMoveImm = 1 in
2044 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2045                   "$dst = CONST32(#$global)",
2046                   [(set (i32 IntRegs:$dst),
2047                         (HexagonCONST32 tglobaladdr:$global))]>;
2048
2049 let isReMaterializable = 1, isMoveImm = 1 in
2050 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2051                      "$dst = CONST32(#$jt)",
2052                      [(set (i32 IntRegs:$dst),
2053                            (HexagonCONST32 tjumptable:$jt))]>;
2054
2055 let isReMaterializable = 1, isMoveImm = 1 in
2056 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2057                     "$dst = CONST32(#$global)",
2058                     [(set (i32 IntRegs:$dst),
2059                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2060
2061 let isReMaterializable = 1, isMoveImm = 1 in
2062 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2063                        "$dst = CONST32(#$global)",
2064                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2065
2066 // Map BlockAddress lowering to CONST32_Int_Real
2067 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2068           (CONST32_Int_Real tblockaddress:$addr)>;
2069
2070 let isReMaterializable = 1, isMoveImm = 1 in
2071 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2072                     "$dst = CONST32($label)",
2073                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2074
2075 let isReMaterializable = 1, isMoveImm = 1 in
2076 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2077                        "$dst = CONST64(#$global)",
2078                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2079
2080 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2081                   "$dst = xor($dst, $dst)",
2082                   [(set (i1 PredRegs:$dst), 0)]>;
2083
2084 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2085        "$dst = mpy($src1, $src2)",
2086        [(set (i32 IntRegs:$dst),
2087              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2088                                         (i64 (sext (i32 IntRegs:$src2))))),
2089                               (i32 32)))))]>;
2090
2091 // Pseudo instructions.
2092 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2093
2094 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2095                                         SDTCisVT<1, i32> ]>;
2096
2097 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2098                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2099
2100 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2101                     [SDNPHasChain, SDNPOutGlue]>;
2102
2103 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2104
2105 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2106            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2107
2108 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2109 // Optional Flag and Variable Arguments.
2110 // Its 1 Operand has pointer type.
2111 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2112                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2113
2114 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2115  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2116                         "Should never be emitted",
2117                         [(callseq_start timm:$amt)]>;
2118 }
2119
2120 let Defs = [R29, R30, R31], Uses = [R29] in {
2121  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2122                       "Should never be emitted",
2123                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2124 }
2125 // Call subroutine.
2126 let isCall = 1, neverHasSideEffects = 1,
2127   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2128           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2129   def CALL : JInst<(outs), (ins calltarget:$dst),
2130              "call $dst", []>;
2131 }
2132
2133 // Call subroutine from register.
2134 let isCall = 1, neverHasSideEffects = 1,
2135   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2136           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2137   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2138               "callr $dst",
2139               []>;
2140  }
2141
2142
2143 // Indirect tail-call.
2144 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2145 def TCRETURNR : T_JMPr;
2146
2147 // Direct tail-calls.
2148 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2149 isTerminator = 1, isCodeGenOnly = 1 in {
2150   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2151   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2152 }
2153
2154 // Map call instruction.
2155 def : Pat<(call (i32 IntRegs:$dst)),
2156       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2157 def : Pat<(call tglobaladdr:$dst),
2158       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2159 def : Pat<(call texternalsym:$dst),
2160       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2161 //Tail calls.
2162 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2163       (TCRETURNtg tglobaladdr:$dst)>;
2164 def : Pat<(HexagonTCRet texternalsym:$dst),
2165       (TCRETURNtext texternalsym:$dst)>;
2166 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2167       (TCRETURNR (i32 IntRegs:$dst))>;
2168
2169 // Atomic load and store support
2170 // 8 bit atomic load
2171 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2172           (i32 (LDriub ADDRriS11_0:$src1))>;
2173
2174 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2175           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2176
2177 // 16 bit atomic load
2178 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2179           (i32 (LDriuh ADDRriS11_1:$src1))>;
2180
2181 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2182           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2183
2184 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2185           (i32 (LDriw ADDRriS11_2:$src1))>;
2186
2187 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2188           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2189
2190 // 64 bit atomic load
2191 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2192           (i64 (LDrid ADDRriS11_3:$src1))>;
2193
2194 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2195           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2196
2197
2198 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2199           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2200
2201 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2202                           (i32 IntRegs:$src1)),
2203           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2204                          (i32 IntRegs:$src1))>;
2205
2206
2207 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2208           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2209
2210 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2211                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2212           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2213                          (i32 IntRegs:$src1))>;
2214
2215 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2216           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2217
2218 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2219                            (i32 IntRegs:$src1)),
2220           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2221                          (i32 IntRegs:$src1))>;
2222
2223
2224
2225
2226 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2227           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2228
2229 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2230                            (i64 DoubleRegs:$src1)),
2231           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2232                          (i64 DoubleRegs:$src1))>;
2233
2234 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2235 def : Pat <(and (i32 IntRegs:$src1), 65535),
2236       (ZXTH (i32 IntRegs:$src1))>;
2237
2238 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2239 def : Pat <(and (i32 IntRegs:$src1), 255),
2240       (ZXTB (i32 IntRegs:$src1))>;
2241
2242 // Map Add(p1, true) to p1 = not(p1).
2243 //     Add(p1, false) should never be produced,
2244 //     if it does, it got to be mapped to NOOP.
2245 def : Pat <(add (i1 PredRegs:$src1), -1),
2246       (NOT_p (i1 PredRegs:$src1))>;
2247
2248 // Map from p0 = setlt(r0, r1) r2 = mux(p0, r3, r4) =>
2249 //   p0 = cmp.lt(r0, r1), r0 = mux(p0, r2, r1).
2250 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2251 def : Pat <(select (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2252                    (i32 IntRegs:$src3),
2253                    (i32 IntRegs:$src4)),
2254       (i32 (TFR_condset_rr (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)),
2255                            (i32 IntRegs:$src4), (i32 IntRegs:$src3)))>,
2256       Requires<[HasV2TOnly]>;
2257
2258 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2259 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2260       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2261                            s8ImmPred:$src2))>;
2262
2263 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2264 // => r0 = TFR_condset_ri(p0, r1, #i)
2265 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2266                    (i32 IntRegs:$src3)),
2267       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2268                            s12ImmPred:$src2))>;
2269
2270 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2271 // => r0 = TFR_condset_ir(p0, #i, r1)
2272 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2273       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2274                            (i32 IntRegs:$src2)))>;
2275
2276 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2277 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2278       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2279
2280 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2281 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2282       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2283
2284
2285 let AddedComplexity = 100 in
2286 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2287       (i64 (COMBINE_rr (TFRI 0),
2288                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2289       Requires<[NoV4T]>;
2290
2291 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2292 let AddedComplexity = 10 in
2293 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2294       (i32 (AND_rr (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2295
2296 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2297 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2298       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2299
2300 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2301 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2302       (i64 (SXTW (i32 (SXTH (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2303                                                  subreg_loreg))))))>;
2304
2305 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2306 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2307       (i64 (SXTW (i32 (SXTB (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2308                                                  subreg_loreg))))))>;
2309
2310 // We want to prevent emitting pnot's as much as possible.
2311 // Map brcond with an unsupported setcc to a JMP_f.
2312 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2313                         bb:$offset),
2314       (JMP_f (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2315                 bb:$offset)>;
2316
2317 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2318                         bb:$offset),
2319       (JMP_f (CMPEQri (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2320
2321 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2322       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2323
2324 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2325       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2326
2327 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2328 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2329                         bb:$offset),
2330       (JMP_f (CMPGTri (i32 IntRegs:$src1),
2331                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2332
2333 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2334 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2335                         bb:$offset),
2336       (JMP_t (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2337
2338 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2339                    bb:$offset),
2340       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2341                    bb:$offset)>;
2342
2343 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2344                         bb:$offset),
2345       (JMP_f (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2346                 bb:$offset)>;
2347
2348 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2349                    bb:$offset),
2350       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2351                 bb:$offset)>;
2352
2353 // Map from a 64-bit select to an emulated 64-bit mux.
2354 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2355 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2356                    (i64 DoubleRegs:$src3)),
2357       (i64 (COMBINE_rr (i32 (MUX_rr (i1 PredRegs:$src1),
2358                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2359                                                          subreg_hireg)),
2360                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2361                                                          subreg_hireg)))),
2362                        (i32 (MUX_rr (i1 PredRegs:$src1),
2363                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2364                                                          subreg_loreg)),
2365                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2366                                                          subreg_loreg))))))>;
2367
2368 // Map from a 1-bit select to logical ops.
2369 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2370 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2371                    (i1 PredRegs:$src3)),
2372       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2373              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2374
2375 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2376 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2377       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2378
2379 // Map for truncating from 64 immediates to 32 bit immediates.
2380 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2381       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2382
2383 // Map for truncating from i64 immediates to i1 bit immediates.
2384 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2385        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2386                                           subreg_loreg))))>;
2387
2388 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2389 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2390       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2391                                                      subreg_loreg)))>;
2392
2393 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2394 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2395       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2396                                                      subreg_loreg)))>;
2397 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2398 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2399       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2400                                                      subreg_loreg)))>;
2401
2402 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2403 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2404       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2405                                                      subreg_loreg)))>;
2406
2407 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2408 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2409       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2410
2411
2412 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2413 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2414       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2415
2416 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2417 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2418       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
2419
2420 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2421 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2422 // Better way to do this?
2423 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2424       (i64 (SXTW (i32 IntRegs:$src1)))>;
2425
2426 // Map cmple -> cmpgt.
2427 // rs <= rt -> !(rs > rt).
2428 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2429       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2430
2431 // rs <= rt -> !(rs > rt).
2432 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2433       (i1 (NOT_p (CMPGTrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2434
2435 // Rss <= Rtt -> !(Rss > Rtt).
2436 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2437       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2438
2439 // Map cmpne -> cmpeq.
2440 // Hexagon_TODO: We should improve on this.
2441 // rs != rt -> !(rs == rt).
2442 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2443       (i1 (NOT_p(i1 (CMPEQri (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2444
2445 // Map cmpne(Rs) -> !cmpeqe(Rs).
2446 // rs != rt -> !(rs == rt).
2447 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2448       (i1 (NOT_p (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2449
2450 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2451 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2452       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2453
2454 // Map cmpne(Rss) -> !cmpew(Rss).
2455 // rs != rt -> !(rs == rt).
2456 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2457       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2458                                      (i64 DoubleRegs:$src2)))))>;
2459
2460 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2461 // rs >= rt -> !(rt > rs).
2462 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2463       (i1 (NOT_p (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2464
2465 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2466 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2467       (i1 (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2468
2469 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2470 // rss >= rtt -> !(rtt > rss).
2471 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2472       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2473                                 (i64 DoubleRegs:$src1)))))>;
2474
2475 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2476 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2477 // rs < rt -> !(rs >= rt).
2478 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2479       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2480
2481 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2482 // rs < rt -> rt > rs.
2483 // We can let assembler map it, or we can do in the compiler itself.
2484 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2485       (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2486
2487 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2488 // rss < rtt -> (rtt > rss).
2489 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2490       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2491
2492 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2493 // rs < rt -> rt > rs.
2494 // We can let assembler map it, or we can do in the compiler itself.
2495 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2496       (i1 (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2497
2498 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2499 // rs < rt -> rt > rs.
2500 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2501       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2502
2503 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
2504 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
2505       (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
2506
2507 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
2508 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
2509       (i1 (CMPGTUri (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
2510
2511 // Generate cmpgtu(Rs, #u9)
2512 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
2513       (i1 (CMPGTUri (i32 IntRegs:$src1), u9ExtPred:$src2))>;
2514
2515 // Map from Rs >= Rt -> !(Rt > Rs).
2516 // rs >= rt -> !(rt > rs).
2517 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2518       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2519
2520 // Map from Rs >= Rt -> !(Rt > Rs).
2521 // rs >= rt -> !(rt > rs).
2522 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2523       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2524
2525 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
2526 // Map from (Rs <= Rt) -> !(Rs > Rt).
2527 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2528       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2529
2530 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2531 // Map from (Rs <= Rt) -> !(Rs > Rt).
2532 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2533       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2534
2535 // Sign extends.
2536 // i1 -> i32
2537 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
2538       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
2539
2540 // i1 -> i64
2541 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
2542       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
2543
2544 // Convert sign-extended load back to load and sign extend.
2545 // i8 -> i64
2546 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2547       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2548
2549 // Convert any-extended load back to load and sign extend.
2550 // i8 -> i64
2551 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2552       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2553
2554 // Convert sign-extended load back to load and sign extend.
2555 // i16 -> i64
2556 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2557       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2558
2559 // Convert sign-extended load back to load and sign extend.
2560 // i32 -> i64
2561 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2562       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2563
2564
2565 // Zero extends.
2566 // i1 -> i32
2567 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2568       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2569
2570 // i1 -> i64
2571 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
2572       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
2573       Requires<[NoV4T]>;
2574
2575 // i32 -> i64
2576 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
2577       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2578       Requires<[NoV4T]>;
2579
2580 // i8 -> i64
2581 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2582       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2583       Requires<[NoV4T]>;
2584
2585 let AddedComplexity = 20 in
2586 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
2587                                 s11_0ExtPred:$offset))),
2588       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2589                                   s11_0ExtPred:$offset)))>,
2590       Requires<[NoV4T]>;
2591
2592 // i1 -> i64
2593 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
2594       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2595       Requires<[NoV4T]>;
2596
2597 let AddedComplexity = 20 in
2598 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
2599                                 s11_0ExtPred:$offset))),
2600       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2601                                   s11_0ExtPred:$offset)))>,
2602       Requires<[NoV4T]>;
2603
2604 // i16 -> i64
2605 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2606       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
2607       Requires<[NoV4T]>;
2608
2609 let AddedComplexity = 20 in
2610 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
2611                                   s11_1ExtPred:$offset))),
2612       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
2613                                   s11_1ExtPred:$offset)))>,
2614       Requires<[NoV4T]>;
2615
2616 // i32 -> i64
2617 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2618       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2619       Requires<[NoV4T]>;
2620
2621 let AddedComplexity = 100 in
2622 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2623       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2624                                   s11_2ExtPred:$offset)))>,
2625       Requires<[NoV4T]>;
2626
2627 let AddedComplexity = 10 in
2628 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2629       (i32 (LDriw ADDRriS11_0:$src1))>;
2630
2631 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2632 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2633       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2634
2635 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2636 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
2637       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2638
2639 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2640 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
2641       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
2642
2643
2644 let AddedComplexity = 100 in
2645 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2646                            (i32 32))),
2647                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2648                                          s11_2ExtPred:$offset2)))))),
2649         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2650                         (LDriw_indexed IntRegs:$src2,
2651                                        s11_2ExtPred:$offset2)))>;
2652
2653 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2654                            (i32 32))),
2655                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2656         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2657                         (LDriw ADDRriS11_2:$srcLow)))>;
2658
2659 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2660                            (i32 32))),
2661                (i64 (zext (i32 IntRegs:$srcLow))))),
2662         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2663                         IntRegs:$srcLow))>;
2664
2665 let AddedComplexity = 100 in
2666 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2667                            (i32 32))),
2668                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2669                                          s11_2ExtPred:$offset2)))))),
2670         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2671                         (LDriw_indexed IntRegs:$src2,
2672                                        s11_2ExtPred:$offset2)))>;
2673
2674 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2675                            (i32 32))),
2676                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2677         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2678                         (LDriw ADDRriS11_2:$srcLow)))>;
2679
2680 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2681                            (i32 32))),
2682                (i64 (zext (i32 IntRegs:$srcLow))))),
2683         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2684                         IntRegs:$srcLow))>;
2685
2686 // Any extended 64-bit load.
2687 // anyext i32 -> i64
2688 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2689       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2690       Requires<[NoV4T]>;
2691
2692 // When there is an offset we should prefer the pattern below over the pattern above.
2693 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
2694 // So this complexity below is comfortably higher to allow for choosing the below.
2695 // If this is not done then we generate addresses such as
2696 // ********************************************
2697 //        r1 = add (r0, #4)
2698 //        r1 = memw(r1 + #0)
2699 //  instead of
2700 //        r1 = memw(r0 + #4)
2701 // ********************************************
2702 let AddedComplexity = 100 in
2703 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2704       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2705                                   s11_2ExtPred:$offset)))>,
2706       Requires<[NoV4T]>;
2707
2708 // anyext i16 -> i64.
2709 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2710       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
2711       Requires<[NoV4T]>;
2712
2713 let AddedComplexity = 20 in
2714 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
2715                                   s11_1ExtPred:$offset))),
2716       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
2717                                   s11_1ExtPred:$offset)))>,
2718       Requires<[NoV4T]>;
2719
2720 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2721 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
2722       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2723       Requires<[NoV4T]>;
2724
2725 // Multiply 64-bit unsigned and use upper result.
2726 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2727       (i64
2728        (MPYU64_acc
2729         (i64
2730          (COMBINE_rr
2731           (TFRI 0),
2732            (i32
2733             (EXTRACT_SUBREG
2734              (i64
2735               (LSRd_ri
2736                (i64
2737                 (MPYU64_acc
2738                  (i64
2739                   (MPYU64_acc
2740                    (i64
2741                     (COMBINE_rr (TFRI 0),
2742                      (i32
2743                       (EXTRACT_SUBREG
2744                        (i64
2745                         (LSRd_ri
2746                          (i64
2747                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2748                                                        subreg_loreg)),
2749                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2750                                                        subreg_loreg)))), 32)),
2751                        subreg_loreg)))),
2752                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2753                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2754                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2755                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2756                32)), subreg_loreg)))),
2757         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2758         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2759
2760 // Multiply 64-bit signed and use upper result.
2761 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2762       (i64
2763        (MPY64_acc
2764         (i64
2765          (COMBINE_rr (TFRI 0),
2766           (i32
2767            (EXTRACT_SUBREG
2768             (i64
2769              (LSRd_ri
2770               (i64
2771                (MPY64_acc
2772                 (i64
2773                  (MPY64_acc
2774                   (i64
2775                    (COMBINE_rr (TFRI 0),
2776                     (i32
2777                      (EXTRACT_SUBREG
2778                       (i64
2779                        (LSRd_ri
2780                         (i64
2781                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2782                                                       subreg_loreg)),
2783                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2784                                                       subreg_loreg)))), 32)),
2785                       subreg_loreg)))),
2786                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2787                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2788                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2789                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2790               32)), subreg_loreg)))),
2791         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2792         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2793
2794 // Hexagon specific ISD nodes.
2795 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
2796 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
2797                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
2798 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
2799                                   SDTHexagonADJDYNALLOC>;
2800 // Needed to tag these instructions for stack layout.
2801 let usesCustomInserter = 1 in
2802 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
2803                                                      s16Imm:$src2),
2804                   "$dst = add($src1, #$src2)",
2805                   [(set (i32 IntRegs:$dst),
2806                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
2807                                              s16ImmPred:$src2))]>;
2808
2809 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
2810 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
2811 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
2812                 "$dst = $src1",
2813                 [(set (i32 IntRegs:$dst),
2814                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
2815
2816 let AddedComplexity = 100 in
2817 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
2818       (COPY (i32 IntRegs:$src1))>;
2819
2820 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
2821
2822 def : Pat<(HexagonWrapperJT tjumptable:$dst),
2823           (i32 (CONST32_set_jt tjumptable:$dst))>;
2824
2825 // XTYPE/SHIFT
2826
2827 // Multi-class for logical operators :
2828 // Shift by immediate/register and accumulate/logical
2829 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2830   def _ri : SInst_acc<(outs IntRegs:$dst),
2831             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
2832             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2833             [(set (i32 IntRegs:$dst),
2834                   (OpNode2 (i32 IntRegs:$src1),
2835                            (OpNode1 (i32 IntRegs:$src2),
2836                                     u5ImmPred:$src3)))],
2837             "$src1 = $dst">;
2838
2839   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
2840             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
2841             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2842             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
2843                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
2844             "$src1 = $dst">;
2845 }
2846
2847 // Multi-class for logical operators :
2848 // Shift by register and accumulate/logical (32/64 bits)
2849 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2850   def _rr : SInst_acc<(outs IntRegs:$dst),
2851             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2852             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2853             [(set (i32 IntRegs:$dst),
2854                   (OpNode2 (i32 IntRegs:$src1),
2855                            (OpNode1 (i32 IntRegs:$src2),
2856                                     (i32 IntRegs:$src3))))],
2857             "$src1 = $dst">;
2858
2859   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
2860             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2861             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2862             [(set (i64 DoubleRegs:$dst),
2863                   (OpNode2 (i64 DoubleRegs:$src1),
2864                            (OpNode1 (i64 DoubleRegs:$src2),
2865                                     (i32 IntRegs:$src3))))],
2866             "$src1 = $dst">;
2867
2868 }
2869
2870 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
2871 let AddedComplexity = 100 in
2872   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
2873   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
2874   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
2875   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
2876 }
2877
2878 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
2879 let AddedComplexity = 100 in
2880   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
2881   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
2882   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
2883   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
2884 }
2885
2886 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
2887 let AddedComplexity = 100 in
2888   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
2889 }
2890
2891 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
2892            xtype_xor_imm<"asl", shl>;
2893
2894 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
2895            xtype_xor_imm<"lsr", srl>;
2896
2897 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
2898 defm LSL : basic_xtype_reg<"lsl", shl>;
2899
2900 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
2901 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
2902       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
2903
2904 //===----------------------------------------------------------------------===//
2905 // V3 Instructions +
2906 //===----------------------------------------------------------------------===//
2907
2908 include "HexagonInstrInfoV3.td"
2909
2910 //===----------------------------------------------------------------------===//
2911 // V3 Instructions -
2912 //===----------------------------------------------------------------------===//
2913
2914 //===----------------------------------------------------------------------===//
2915 // V4 Instructions +
2916 //===----------------------------------------------------------------------===//
2917
2918 include "HexagonInstrInfoV4.td"
2919
2920 //===----------------------------------------------------------------------===//
2921 // V4 Instructions -
2922 //===----------------------------------------------------------------------===//
2923
2924 //===----------------------------------------------------------------------===//
2925 // V5 Instructions +
2926 //===----------------------------------------------------------------------===//
2927
2928 include "HexagonInstrInfoV5.td"
2929
2930 //===----------------------------------------------------------------------===//
2931 // V5 Instructions -
2932 //===----------------------------------------------------------------------===//