lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 //===----------------------------------------------------------------------===//
  18
  19 // Multi-class for logical operators.
  20 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  21   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  22                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  23                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  24                                                    (i32 IntRegs:$c)))]>;
  25   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  26                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  27                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  28                                                    (i32 IntRegs:$c)))]>;
  29 }
  30
  31 // Multi-class for compare ops.
  32 let isCompare = 1 in {
  33 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  34   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  35                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  36                  [(set (i1 PredRegs:$dst),
  37                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
  38 }
  39
  40 multiclass CMP32_rr_ri_s10<string OpcStr, string CextOp, PatFrag OpNode> {
  41   let CextOpcode = CextOp in {
  42     let isExtendable = 1, opExtendable = 2, isExtentSigned = 1,
  43     opExtentBits = 10, InputType = "imm" in
  44     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Ext:$c),
  45                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  46                    [(set (i1 PredRegs:$dst),
  47                          (OpNode (i32 IntRegs:$b), s10ExtPred:$c))]>;
  48   }
  49 }
  50
  51 multiclass CMP32_rr_ri_u9<string OpcStr, string CextOp, PatFrag OpNode> {
  52   let CextOpcode = CextOp in {
  53     let isExtendable = 1, opExtendable = 2, isExtentSigned = 0,
  54     opExtentBits = 9, InputType = "imm" in
  55     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Ext:$c),
  56                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  57                    [(set (i1 PredRegs:$dst),
  58                          (OpNode (i32 IntRegs:$b), u9ExtPred:$c))]>;
  59   }
  60 }
  61
  62 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
  63 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
  64   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Ext:$c),
  65                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  66                  [(set (i1 PredRegs:$dst), (OpNode (i32 IntRegs:$b),
  67                                                    s8ExtPred:$c))]>;
  68 }
  69 }
  70
  71 //===----------------------------------------------------------------------===//
  72 // ALU32/ALU (Instructions with register-register form)
  73 //===----------------------------------------------------------------------===//
  74 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  75   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  76
  77 def HexagonWrapperCombineII :
  78   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
  79
  80 def HexagonWrapperCombineRR :
  81   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
  82
  83 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  84 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  85                   bit IsComm>
  86   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  87              "$Rd = "#mnemonic#"($Rs, $Rt)",
  88              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
  89   let isCommutable = IsComm;
  90   let BaseOpcode = mnemonic#_rr;
  91   let CextOpcode = mnemonic;
  92
  93   bits<5> Rs;
  94   bits<5> Rt;
  95   bits<5> Rd;
  96
  97   let IClass = 0b1111;
  98   let Inst{27} = 0b0;
  99   let Inst{26-24} = MajOp;
 100   let Inst{23-21} = MinOp;
 101   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 102   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 103   let Inst{4-0} = Rd;
 104 }
 105
 106 let hasSideEffects = 0, hasNewValue = 1 in
 107 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 108                        bit OpsRev, bit PredNot, bit PredNew>
 109   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 110              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 111              "$Rd = "#mnemonic#"($Rs, $Rt)",
 112              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 113   let isPredicated = 1;
 114   let isPredicatedFalse = PredNot;
 115   let isPredicatedNew = PredNew;
 116   let BaseOpcode = mnemonic#_rr;
 117   let CextOpcode = mnemonic;
 118
 119   bits<2> Pu;
 120   bits<5> Rs;
 121   bits<5> Rt;
 122   bits<5> Rd;
 123
 124   let IClass = 0b1111;
 125   let Inst{27} = 0b1;
 126   let Inst{26-24} = MajOp;
 127   let Inst{23-21} = MinOp;
 128   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 129   let Inst{13} = PredNew;
 130   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 131   let Inst{7} = PredNot;
 132   let Inst{6-5} = Pu;
 133   let Inst{4-0} = Rd;
 134 }
 135
 136 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 137                          bit OpsRev> {
 138   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 139   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 140   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 141   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 142 }
 143
 144 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 145                           bit OpsRev, bit IsComm> {
 146   let isPredicable = 1 in
 147   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 148   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 149 }
 150
 151 let isCodeGenOnly = 0 in
 152 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 153 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 154 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 155 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 156 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 157
 158 // Pats for instruction selection.
 159 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 160   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 161         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 162
 163 def: BinOp32_pat<add, A2_add, i32>;
 164 def: BinOp32_pat<and, A2_and, i32>;
 165 def: BinOp32_pat<or,  A2_or,  i32>;
 166 def: BinOp32_pat<sub, A2_sub, i32>;
 167 def: BinOp32_pat<xor, A2_xor, i32>;
 168
 169 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 170                        bit isPredNew> {
 171   let isPredicatedNew = isPredNew in
 172   def NAME : ALU32_rr<(outs RC:$dst),
 173             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 174             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 175             ") $dst = ")#mnemonic#"($src2, $src3)",
 176             []>;
 177 }
 178
 179 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 180   let isPredicatedFalse = PredNot in {
 181     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 182     // Predicate new
 183     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 184   }
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 // template class for non-predicated alu32_2op instructions
 189 // - aslh, asrh, sxtb, sxth, zxth
 190 //===----------------------------------------------------------------------===//
 191 let hasNewValue = 1, opNewValue = 0 in
 192 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 193     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 194     "$Rd = "#mnemonic#"($Rs)", [] > {
 195   bits<5> Rd;
 196   bits<5> Rs;
 197
 198   let IClass = 0b0111;
 199
 200   let Inst{27-24} = 0b0000;
 201   let Inst{23-21} = minOp;
 202   let Inst{13} = 0b0;
 203   let Inst{4-0} = Rd;
 204   let Inst{20-16} = Rs;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 // template class for predicated alu32_2op instructions
 209 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 210 //===----------------------------------------------------------------------===//
 211 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 212     hasNewValue = 1, opNewValue = 0 in
 213 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 214     bit isPredNew > :
 215     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 216     !if(isPredNot, "if (!$Pu", "if ($Pu")
 217     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 218   bits<5> Rd;
 219   bits<2> Pu;
 220   bits<5> Rs;
 221
 222   let IClass = 0b0111;
 223
 224   let Inst{27-24} = 0b0000;
 225   let Inst{23-21} = minOp;
 226   let Inst{13} = 0b1;
 227   let Inst{11} = isPredNot;
 228   let Inst{10} = isPredNew;
 229   let Inst{4-0} = Rd;
 230   let Inst{9-8} = Pu;
 231   let Inst{20-16} = Rs;
 232 }
 233
 234 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 235   let isPredicatedFalse = PredNot in {
 236     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 237
 238     // Predicate new
 239     let isPredicatedNew = 1 in
 240     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 241   }
 242 }
 243
 244 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 245   let BaseOpcode = mnemonic in {
 246     let isPredicable = 1, hasSideEffects = 0 in
 247     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 248
 249     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 250       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 251       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 252     }
 253   }
 254 }
 255
 256 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 257 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 258 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 259 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 260 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 261
 262 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 263 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 264 // predicated forms while 'and' doesn't. Since integrated assembler can't
 265 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 266 // immediate operand is set to '255'.
 267
 268 let hasNewValue = 1, opNewValue = 0 in
 269 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 270   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 271     bits<5> Rd;
 272     bits<5> Rs;
 273     bits<10> s10 = 255;
 274
 275     let IClass = 0b0111;
 276
 277     let Inst{27-22} = 0b011000;
 278     let Inst{4-0} = Rd;
 279     let Inst{20-16} = Rs;
 280     let Inst{21} = s10{9};
 281     let Inst{13-5} = s10{8-0};
 282 }
 283
 284 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 285 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 286   let BaseOpcode = mnemonic in {
 287     let isPredicable = 1, hasSideEffects = 0 in
 288     def A2_#NAME : T_ZXTB;
 289
 290     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 291       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 292       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 293     }
 294   }
 295 }
 296
 297 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 298
 299 // Combines the two integer registers SRC1 and SRC2 into a double register.
 300 let isPredicable = 1 in
 301 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 302                            (ins IntRegs:$src1, IntRegs:$src2),
 303             "$dst = combine($src1, $src2)",
 304             [(set (i64 DoubleRegs:$dst),
 305               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 306                                             (i32 IntRegs:$src2))))]>;
 307
 308 multiclass Combine_base {
 309   let BaseOpcode = "combine" in {
 310     def NAME : T_Combine;
 311     let neverHasSideEffects = 1, isPredicated = 1 in {
 312       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 313       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 314     }
 315   }
 316 }
 317
 318 defm COMBINE_rr : Combine_base, PredNewRel;
 319
 320 // Combines the two immediates SRC1 and SRC2 into a double register.
 321 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 322   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 323   "$dst = combine(#$src1, #$src2)",
 324   [(set (i64 DoubleRegs:$dst),
 325         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 326
 327 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 328 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 329
 330 //===----------------------------------------------------------------------===//
 331 // ALU32/ALU (ADD with register-immediate form)
 332 //===----------------------------------------------------------------------===//
 333 multiclass ALU32ri_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 334   let isPredicatedNew = isPredNew in
 335   def NAME : ALU32_ri<(outs IntRegs:$dst),
 336             (ins PredRegs:$src1, IntRegs:$src2, s8Ext: $src3),
 337             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 338             ") $dst = ")#mnemonic#"($src2, #$src3)",
 339             []>;
 340 }
 341
 342 multiclass ALU32ri_Pred<string mnemonic, bit PredNot> {
 343   let isPredicatedFalse = PredNot in {
 344     defm _c#NAME : ALU32ri_Pbase<mnemonic, PredNot, 0>;
 345     // Predicate new
 346     defm _cdn#NAME : ALU32ri_Pbase<mnemonic, PredNot, 1>;
 347   }
 348 }
 349
 350 let isExtendable = 1, InputType = "imm" in
 351 multiclass ALU32ri_base<string mnemonic, string CextOp, SDNode OpNode> {
 352   let CextOpcode = CextOp, BaseOpcode = CextOp#_ri in {
 353     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 354     isPredicable = 1 in
 355     def NAME : ALU32_ri<(outs IntRegs:$dst),
 356             (ins IntRegs:$src1, s16Ext:$src2),
 357             "$dst = "#mnemonic#"($src1, #$src2)",
 358             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 359                                               (s16ExtPred:$src2)))]>;
 360
 361     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 362     neverHasSideEffects = 1, isPredicated = 1 in {
 363       defm Pt : ALU32ri_Pred<mnemonic, 0>;
 364       defm NotPt : ALU32ri_Pred<mnemonic, 1>;
 365     }
 366   }
 367 }
 368
 369 defm ADD_ri : ALU32ri_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 370
 371 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 372 CextOpcode = "OR", InputType = "imm" in
 373 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 374             (ins IntRegs:$src1, s10Ext:$src2),
 375             "$dst = or($src1, #$src2)",
 376             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 377                                           s10ExtPred:$src2))]>, ImmRegRel;
 378
 379 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 380 InputType = "imm", CextOpcode = "AND" in
 381 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 382             (ins IntRegs:$src1, s10Ext:$src2),
 383             "$dst = and($src1, #$src2)",
 384             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 385                                            s10ExtPred:$src2))]>, ImmRegRel;
 386
 387 // Nop.
 388 let neverHasSideEffects = 1, isCodeGenOnly = 0 in
 389 def NOP : ALU32_rr<(outs), (ins),
 390           "nop",
 391           []>;
 392
 393 // Rd32=sub(#s10,Rs32)
 394 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 395 CextOpcode = "SUB", InputType = "imm" in
 396 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 397             (ins s10Ext:$src1, IntRegs:$src2),
 398             "$dst = sub(#$src1, $src2)",
 399             [(set IntRegs:$dst, (sub s10ExtPred:$src1, IntRegs:$src2))]>,
 400             ImmRegRel;
 401
 402 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 403 def : Pat<(not (i32 IntRegs:$src1)),
 404           (SUB_ri -1, (i32 IntRegs:$src1))>;
 405
 406 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 407 // Pattern definition for 'neg' was not necessary.
 408
 409 multiclass TFR_Pred<bit PredNot> {
 410   let isPredicatedFalse = PredNot in {
 411     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 412                            (ins PredRegs:$src1, IntRegs:$src2),
 413             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 414             []>;
 415     // Predicate new
 416     let isPredicatedNew = 1 in
 417     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 418                              (ins PredRegs:$src1, IntRegs:$src2),
 419             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 420             []>;
 421   }
 422 }
 423
 424 let InputType = "reg", neverHasSideEffects = 1 in
 425 multiclass TFR_base<string CextOp> {
 426   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 427     let isPredicable = 1 in
 428     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 429             "$dst = $src1",
 430             []>;
 431
 432     let  isPredicated = 1 in {
 433       defm Pt : TFR_Pred<0>;
 434       defm NotPt : TFR_Pred<1>;
 435     }
 436   }
 437 }
 438
 439 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 440             : ALU32_rr<(outs DoubleRegs:$dst),
 441                        (ins PredRegs:$src1, DoubleRegs:$src2),
 442             !if(PredNot, "if (!$src1", "if ($src1")#
 443             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 444 {
 445     bits<5> dst;
 446     bits<2> src1;
 447     bits<5> src2;
 448
 449     let IClass = 0b1111;
 450     let Inst{27-24} = 0b1101;
 451     let Inst{13} = isPredNew;
 452     let Inst{7} = PredNot;
 453     let Inst{4-0} = dst;
 454     let Inst{6-5} = src1;
 455     let Inst{20-17} = src2{4-1};
 456     let Inst{16} = 0b1;
 457     let Inst{12-9} = src2{4-1};
 458     let Inst{8} = 0b0;
 459 }
 460
 461 multiclass TFR64_Pred<bit PredNot> {
 462   let isPredicatedFalse = PredNot in {
 463     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 464
 465     let isPredicatedNew = 1 in
 466     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 467   }
 468 }
 469
 470 let neverHasSideEffects = 1 in
 471 multiclass TFR64_base<string BaseName> {
 472   let BaseOpcode = BaseName in {
 473     let isPredicable = 1 in
 474     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 475                           (ins DoubleRegs:$src1),
 476                           "$dst = $src1" > {
 477         bits<5> dst;
 478         bits<5> src1;
 479
 480         let IClass = 0b1111;
 481         let Inst{27-23} = 0b01010;
 482         let Inst{4-0} = dst;
 483         let Inst{20-17} = src1{4-1};
 484         let Inst{16} = 0b1;
 485         let Inst{12-9} = src1{4-1};
 486         let Inst{8} = 0b0;
 487     }
 488
 489     let  isPredicated = 1 in {
 490       defm Pt : TFR64_Pred<0>;
 491       defm NotPt : TFR64_Pred<1>;
 492     }
 493   }
 494 }
 495
 496 multiclass TFRI_Pred<bit PredNot> {
 497   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 498     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 499                            (ins PredRegs:$src1, s12Ext:$src2),
 500             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 501             []>;
 502
 503     // Predicate new
 504     let isPredicatedNew = 1 in
 505     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 506                              (ins PredRegs:$src1, s12Ext:$src2),
 507             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 508             []>;
 509   }
 510 }
 511
 512 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 513 multiclass TFRI_base<string CextOp> {
 514   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 515     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 516     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 517     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 518             "$dst = #$src1",
 519             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 520
 521     let opExtendable = 2,  opExtentBits = 12, neverHasSideEffects = 1,
 522     isPredicated = 1 in {
 523       defm Pt    : TFRI_Pred<0>;
 524       defm NotPt : TFRI_Pred<1>;
 525     }
 526   }
 527 }
 528
 529 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 530 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 531 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 532
 533 // Transfer control register.
 534 let neverHasSideEffects = 1 in
 535 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 536            "$dst = $src1",
 537            []>;
 538 //===----------------------------------------------------------------------===//
 539 // ALU32/ALU -
 540 //===----------------------------------------------------------------------===//
 541
 542
 543 //===----------------------------------------------------------------------===//
 544 // ALU32/PERM +
 545 //===----------------------------------------------------------------------===//
 546
 547 let neverHasSideEffects = 1 in
 548 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 549             (ins s8Imm:$src1, s8Imm:$src2),
 550             "$dst = combine(#$src1, #$src2)",
 551             []>;
 552
 553 // Mux.
 554 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 555                                                    DoubleRegs:$src2,
 556                                                    DoubleRegs:$src3),
 557             "$dst = vmux($src1, $src2, $src3)",
 558             []>;
 559
 560 let CextOpcode = "MUX", InputType = "reg" in
 561 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 562                                             IntRegs:$src2, IntRegs:$src3),
 563              "$dst = mux($src1, $src2, $src3)",
 564              [(set (i32 IntRegs:$dst),
 565                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 566                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 567
 568 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 569 CextOpcode = "MUX", InputType = "imm" in
 570 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 571                                                 IntRegs:$src3),
 572              "$dst = mux($src1, #$src2, $src3)",
 573              [(set (i32 IntRegs:$dst),
 574                    (i32 (select (i1 PredRegs:$src1), s8ExtPred:$src2,
 575                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 576
 577 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 578 CextOpcode = "MUX", InputType = "imm" in
 579 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 580                                                 s8Ext:$src3),
 581              "$dst = mux($src1, $src2, #$src3)",
 582              [(set (i32 IntRegs:$dst),
 583                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 584                                  s8ExtPred:$src3)))]>, ImmRegRel;
 585
 586 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
 587 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 588                                                 s8Imm:$src3),
 589              "$dst = mux($src1, #$src2, #$src3)",
 590              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 591                                                     s8ExtPred:$src2,
 592                                                     s8ImmPred:$src3)))]>;
 593
 594 def : Pat <(shl (i32 IntRegs:$src1), (i32 16)),
 595            (A2_aslh IntRegs:$src1)>;
 596
 597 def : Pat <(sra (i32 IntRegs:$src1), (i32 16)),
 598            (A2_asrh IntRegs:$src1)>;
 599
 600 def : Pat <(sext_inreg (i32 IntRegs:$src1), i8),
 601            (A2_sxtb IntRegs:$src1)>;
 602
 603 def : Pat <(sext_inreg (i32 IntRegs:$src1), i16),
 604            (A2_sxth IntRegs:$src1)>;
 605
 606 //===----------------------------------------------------------------------===//
 607 // ALU32/PERM -
 608 //===----------------------------------------------------------------------===//
 609
 610
 611 //===----------------------------------------------------------------------===//
 612 // ALU32/PRED +
 613 //===----------------------------------------------------------------------===//
 614
 615
 616 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 617 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 618   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 619              "$Pd = "#mnemonic#"($Rs, $Rt)",
 620              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 621   let CextOpcode = mnemonic;
 622   let isCommutable = IsComm;
 623   bits<5> Rs;
 624   bits<5> Rt;
 625   bits<2> Pd;
 626
 627   let IClass = 0b1111;
 628   let Inst{27-24} = 0b0010;
 629   let Inst{22-21} = MinOp;
 630   let Inst{20-16} = Rs;
 631   let Inst{12-8} = Rt;
 632   let Inst{4} = IsNeg;
 633   let Inst{3-2} = 0b00;
 634   let Inst{1-0} = Pd;
 635 }
 636
 637 let Itinerary = ALU32_3op_tc_2early_SLOT0123 in {
 638   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 639   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 640   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 641 }
 642
 643 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 644 // that reverse the order of the operands.
 645 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 646
 647 // Pats for compares. They use PatFrags as operands, not SDNodes,
 648 // since seteq/setgt/etc. are defined as ParFrags.
 649 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 650   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 651         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 652
 653 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 654 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 655 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 656
 657 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 658 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 659
 660 // Compare.
 661 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", "CMPGTU", setugt>, ImmRegRel;
 662 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", "CMPGT", setgt>, ImmRegRel;
 663 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", "CMPEQ", seteq>, ImmRegRel;
 664
 665 // SDNode for converting immediate C to C-1.
 666 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 667    // Return the byte immediate const-1 as an SDNode.
 668    int32_t imm = N->getSExtValue();
 669    return XformSToSM1Imm(imm);
 670 }]>;
 671
 672 // SDNode for converting immediate C to C-1.
 673 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 674    // Return the byte immediate const-1 as an SDNode.
 675    uint32_t imm = N->getZExtValue();
 676    return XformUToUM1Imm(imm);
 677 }]>;
 678
 679 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 680     "$dst = cl0($src1)",
 681     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 682
 683 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 684     "$dst = ct0($src1)",
 685     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 686
 687 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 688     "$dst = cl0($src1)",
 689     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 690
 691 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 692     "$dst = ct0($src1)",
 693     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 694
 695 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 696     "$dst = tstbit($src1, $src2)",
 697     [(set (i1 PredRegs:$dst),
 698           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 699
 700 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 701     "$dst = tstbit($src1, $src2)",
 702     [(set (i1 PredRegs:$dst),
 703           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 704
 705 //===----------------------------------------------------------------------===//
 706 // ALU32/PRED -
 707 //===----------------------------------------------------------------------===//
 708
 709
 710 //===----------------------------------------------------------------------===//
 711 // ALU64/ALU +
 712 //===----------------------------------------------------------------------===//
 713 // Add.
 714 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 715                                                      DoubleRegs:$src2),
 716                "$dst = add($src1, $src2)",
 717                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 718                                                  (i64 DoubleRegs:$src2)))]>;
 719
 720 // Add halfword.
 721
 722 // Compare.
 723 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 724 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 725 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 726
 727 // Logical operations.
 728 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 729                                                      DoubleRegs:$src2),
 730                "$dst = and($src1, $src2)",
 731                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 732                                                  (i64 DoubleRegs:$src2)))]>;
 733
 734 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 735                                                     DoubleRegs:$src2),
 736               "$dst = or($src1, $src2)",
 737               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 738                                                (i64 DoubleRegs:$src2)))]>;
 739
 740 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 741                                                      DoubleRegs:$src2),
 742                "$dst = xor($src1, $src2)",
 743                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 744                                                  (i64 DoubleRegs:$src2)))]>;
 745
 746 // Maximum.
 747 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 748               "$dst = max($src2, $src1)",
 749               [(set (i32 IntRegs:$dst),
 750                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 751                                             (i32 IntRegs:$src1))),
 752                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 753
 754 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 755               "$dst = maxu($src2, $src1)",
 756               [(set (i32 IntRegs:$dst),
 757                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 758                                              (i32 IntRegs:$src1))),
 759                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 760
 761 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 762                                                     DoubleRegs:$src2),
 763               "$dst = max($src2, $src1)",
 764               [(set (i64 DoubleRegs:$dst),
 765                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 766                                             (i64 DoubleRegs:$src1))),
 767                                  (i64 DoubleRegs:$src1),
 768                                  (i64 DoubleRegs:$src2))))]>;
 769
 770 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 771                                                      DoubleRegs:$src2),
 772               "$dst = maxu($src2, $src1)",
 773               [(set (i64 DoubleRegs:$dst),
 774                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 775                                              (i64 DoubleRegs:$src1))),
 776                                  (i64 DoubleRegs:$src1),
 777                                  (i64 DoubleRegs:$src2))))]>;
 778
 779 // Minimum.
 780 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 781               "$dst = min($src2, $src1)",
 782               [(set (i32 IntRegs:$dst),
 783                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 784                                             (i32 IntRegs:$src1))),
 785                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 786
 787 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 788               "$dst = minu($src2, $src1)",
 789               [(set (i32 IntRegs:$dst),
 790                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 791                                              (i32 IntRegs:$src1))),
 792                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 793
 794 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 795                                                     DoubleRegs:$src2),
 796               "$dst = min($src2, $src1)",
 797               [(set (i64 DoubleRegs:$dst),
 798                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 799                                             (i64 DoubleRegs:$src1))),
 800                                  (i64 DoubleRegs:$src1),
 801                                  (i64 DoubleRegs:$src2))))]>;
 802
 803 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 804                                                      DoubleRegs:$src2),
 805               "$dst = minu($src2, $src1)",
 806               [(set (i64 DoubleRegs:$dst),
 807                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 808                                              (i64 DoubleRegs:$src1))),
 809                                  (i64 DoubleRegs:$src1),
 810                                  (i64 DoubleRegs:$src2))))]>;
 811
 812 // Subtract.
 813 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 814                                                      DoubleRegs:$src2),
 815                "$dst = sub($src1, $src2)",
 816                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 817                                                  (i64 DoubleRegs:$src2)))]>;
 818
 819 // Subtract halfword.
 820
 821 //===----------------------------------------------------------------------===//
 822 // ALU64/ALU -
 823 //===----------------------------------------------------------------------===//
 824
 825 //===----------------------------------------------------------------------===//
 826 // ALU64/BIT +
 827 //===----------------------------------------------------------------------===//
 828 //
 829 //===----------------------------------------------------------------------===//
 830 // ALU64/BIT -
 831 //===----------------------------------------------------------------------===//
 832
 833 //===----------------------------------------------------------------------===//
 834 // ALU64/PERM +
 835 //===----------------------------------------------------------------------===//
 836 //
 837 //===----------------------------------------------------------------------===//
 838 // ALU64/PERM -
 839 //===----------------------------------------------------------------------===//
 840
 841 //===----------------------------------------------------------------------===//
 842 // CR +
 843 //===----------------------------------------------------------------------===//
 844 // Logical reductions on predicates.
 845
 846 // Looping instructions.
 847
 848 // Pipelined looping instructions.
 849
 850 // Logical operations on predicates.
 851 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 852              "$dst = and($src1, $src2)",
 853              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
 854                                             (i1 PredRegs:$src2)))]>;
 855
 856 let neverHasSideEffects = 1 in
 857 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 858                                                  PredRegs:$src2),
 859                 "$dst = and($src1, !$src2)",
 860                 []>;
 861
 862 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 863              "$dst = any8($src1)",
 864              []>;
 865
 866 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 867              "$dst = all8($src1)",
 868              []>;
 869
 870 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 871                                                  PredRegs:$src2),
 872              "$dst = vitpack($src1, $src2)",
 873              []>;
 874
 875 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 876                                                     DoubleRegs:$src2,
 877                                                     PredRegs:$src3),
 878              "$dst = valignb($src1, $src2, $src3)",
 879              []>;
 880
 881 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 882                                                      DoubleRegs:$src2,
 883                                                      PredRegs:$src3),
 884              "$dst = vspliceb($src1, $src2, $src3)",
 885              []>;
 886
 887 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 888              "$dst = mask($src1)",
 889              []>;
 890
 891 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 892              "$dst = not($src1)",
 893              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
 894
 895 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 896             "$dst = or($src1, $src2)",
 897             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
 898                                           (i1 PredRegs:$src2)))]>;
 899
 900 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 901              "$dst = xor($src1, $src2)",
 902              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
 903                                             (i1 PredRegs:$src2)))]>;
 904
 905
 906 // User control register transfer.
 907 //===----------------------------------------------------------------------===//
 908 // CR -
 909 //===----------------------------------------------------------------------===//
 910
 911 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 912                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 913 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
 914                       [SDNPHasChain]>;
 915
 916 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 917 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
 918
 919 let InputType = "imm", isBarrier = 1, isPredicable = 1,
 920 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
 921 opExtentBits = 24, isCodeGenOnly = 0 in
 922 class T_JMP <dag InsDag, list<dag> JumpList = []>
 923             : JInst<(outs), InsDag,
 924             "jump $dst" , JumpList> {
 925     bits<24> dst;
 926
 927     let IClass = 0b0101;
 928
 929     let Inst{27-25} = 0b100;
 930     let Inst{24-16} = dst{23-15};
 931     let Inst{13-1} = dst{14-2};
 932 }
 933
 934 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
 935 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
 936 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
 937             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
 938             !if(PredNot, "if (!$src", "if ($src")#
 939             !if(isPredNew, ".new) ", ") ")#"jump"#
 940             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 941
 942     let isTaken = isTak;
 943     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 944     let isPredicatedFalse = PredNot;
 945     let isPredicatedNew = isPredNew;
 946     bits<2> src;
 947     bits<17> dst;
 948
 949     let IClass = 0b0101;
 950
 951     let Inst{27-24} = 0b1100;
 952     let Inst{21} = PredNot;
 953     let Inst{12} = !if(isPredNew, isTak, zero);
 954     let Inst{11} = isPredNew;
 955     let Inst{9-8} = src;
 956     let Inst{23-22} = dst{16-15};
 957     let Inst{20-16} = dst{14-10};
 958     let Inst{13} = dst{9};
 959     let Inst{7-1} = dst{8-2};
 960   }
 961
 962 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
 963 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
 964             : JRInst<(outs ), InsDag,
 965             "jumpr $dst" ,
 966             []> {
 967     bits<5> dst;
 968
 969     let IClass = 0b0101;
 970     let Inst{27-21} = 0b0010100;
 971     let Inst{20-16} = dst;
 972 }
 973
 974 let Defs = [PC], isPredicated = 1, InputType = "reg" in
 975 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
 976             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
 977             !if(PredNot, "if (!$src", "if ($src")#
 978             !if(isPredNew, ".new) ", ") ")#"jumpr"#
 979             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 980
 981     let isTaken = isTak;
 982     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 983     let isPredicatedFalse = PredNot;
 984     let isPredicatedNew = isPredNew;
 985     bits<2> src;
 986     bits<5> dst;
 987
 988     let IClass = 0b0101;
 989
 990     let Inst{27-22} = 0b001101;
 991     let Inst{21} = PredNot;
 992     let Inst{20-16} = dst;
 993     let Inst{12} = !if(isPredNew, isTak, zero);
 994     let Inst{11} = isPredNew;
 995     let Inst{9-8} = src;
 996     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
 997     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
 998 }
 999
1000 multiclass JMP_Pred<bit PredNot> {
1001   def _#NAME : T_JMP_c<PredNot, 0, 0>;
1002   // Predicate new
1003   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
1004   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
1005 }
1006
1007 multiclass JMP_base<string BaseOp> {
1008   let BaseOpcode = BaseOp in {
1009     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
1010     defm t : JMP_Pred<0>;
1011     defm f : JMP_Pred<1>;
1012   }
1013 }
1014
1015 multiclass JMPR_Pred<bit PredNot> {
1016   def NAME: T_JMPr_c<PredNot, 0, 0>;
1017   // Predicate new
1018   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
1019   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
1020 }
1021
1022 multiclass JMPR_base<string BaseOp> {
1023   let BaseOpcode = BaseOp in {
1024     def NAME : T_JMPr;
1025     defm _t : JMPR_Pred<0>;
1026     defm _f : JMPR_Pred<1>;
1027   }
1028 }
1029
1030 let isTerminator = 1, neverHasSideEffects = 1 in {
1031 let isBranch = 1 in
1032 defm JMP : JMP_base<"JMP">, PredNewRel;
1033
1034 let isBranch = 1, isIndirectBranch = 1 in
1035 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
1036
1037 let isReturn = 1, isCodeGenOnly = 1 in
1038 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1039 }
1040
1041 def : Pat<(retflag),
1042           (JMPret (i32 R31))>;
1043
1044 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
1045       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
1046
1047 // A return through builtin_eh_return.
1048 let isReturn = 1, isTerminator = 1, isBarrier = 1, neverHasSideEffects = 1,
1049 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1050 def EH_RETURN_JMPR : T_JMPr;
1051
1052 def : Pat<(eh_return),
1053           (EH_RETURN_JMPR (i32 R31))>;
1054
1055 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1056           (JMPR (i32 IntRegs:$dst))>;
1057
1058 def : Pat<(brind (i32 IntRegs:$dst)),
1059           (JMPR (i32 IntRegs:$dst))>;
1060
1061 //===----------------------------------------------------------------------===//
1062 // JR -
1063 //===----------------------------------------------------------------------===//
1064
1065 //===----------------------------------------------------------------------===//
1066 // LD +
1067 //===----------------------------------------------------------------------===//
1068 ///
1069 // Load -- MEMri operand
1070 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1071                           bit isNot, bit isPredNew> {
1072   let isPredicatedNew = isPredNew in
1073   def NAME : LDInst2<(outs RC:$dst),
1074                        (ins PredRegs:$src1, MEMri:$addr),
1075             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1076             ") ")#"$dst = "#mnemonic#"($addr)",
1077             []>;
1078 }
1079
1080 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1081   let isPredicatedFalse = PredNot in {
1082     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1083     // Predicate new
1084     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1085   }
1086 }
1087
1088 let isExtendable = 1, neverHasSideEffects = 1 in
1089 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1090                     bits<5> ImmBits, bits<5> PredImmBits> {
1091
1092   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1093     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1094         isPredicable = 1 in
1095       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1096                    "$dst = "#mnemonic#"($addr)",
1097                    []>;
1098
1099     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1100         isPredicated = 1 in {
1101       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1102       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1103     }
1104   }
1105 }
1106
1107 let addrMode = BaseImmOffset, isMEMri = "true" in {
1108   let accessSize = ByteAccess in {
1109     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1110     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1111  }
1112
1113   let accessSize = HalfWordAccess in {
1114     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1115     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1116  }
1117
1118   let accessSize = WordAccess in
1119     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1120
1121   let accessSize = DoubleWordAccess in
1122     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1123 }
1124
1125 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1126             (LDrib ADDRriS11_0:$addr) >;
1127
1128 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1129             (LDriub ADDRriS11_0:$addr) >;
1130
1131 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1132             (LDrih ADDRriS11_1:$addr) >;
1133
1134 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1135             (LDriuh ADDRriS11_1:$addr) >;
1136
1137 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1138             (LDriw ADDRriS11_2:$addr) >;
1139
1140 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1141             (LDrid ADDRriS11_3:$addr) >;
1142
1143
1144 // Load - Base with Immediate offset addressing mode
1145 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1146                         bit isNot, bit isPredNew> {
1147   let isPredicatedNew = isPredNew in
1148   def NAME : LDInst2<(outs RC:$dst),
1149                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1150             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1151             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1152             []>;
1153 }
1154
1155 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1156                         bit PredNot> {
1157   let isPredicatedFalse = PredNot in {
1158     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1159     // Predicate new
1160     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1161   }
1162 }
1163
1164 let isExtendable = 1, neverHasSideEffects = 1 in
1165 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1166                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1167                    bits<5> PredImmBits> {
1168
1169   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1170     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1171         isPredicable = 1, AddedComplexity = 20 in
1172       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1173                    "$dst = "#mnemonic#"($src1+#$offset)",
1174                    []>;
1175
1176     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1177         isPredicated = 1 in {
1178       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1179       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1180     }
1181   }
1182 }
1183
1184 let addrMode = BaseImmOffset in {
1185   let accessSize = ByteAccess in {
1186     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1187                                   11, 6>, AddrModeRel;
1188     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1189                                    11, 6>, AddrModeRel;
1190   }
1191   let accessSize = HalfWordAccess in {
1192     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1193                                  12, 7>, AddrModeRel;
1194     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1195                                   12, 7>, AddrModeRel;
1196   }
1197   let accessSize = WordAccess in
1198     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1199                                  13, 8>, AddrModeRel;
1200
1201   let accessSize = DoubleWordAccess in
1202     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1203                                  14, 9>, AddrModeRel;
1204 }
1205
1206 let AddedComplexity = 20 in {
1207 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1208             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1209
1210 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1211             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1212
1213 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1214             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1215
1216 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1217             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1218
1219 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1220             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1221
1222 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1223             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1224 }
1225
1226 //===----------------------------------------------------------------------===//
1227 // Post increment load
1228 //===----------------------------------------------------------------------===//
1229
1230 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1231                             bit isNot, bit isPredNew> {
1232   let isPredicatedNew = isPredNew in
1233   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1234                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1235             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1236             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1237             [],
1238             "$src2 = $dst2">;
1239 }
1240
1241 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1242                            Operand ImmOp, bit PredNot> {
1243   let isPredicatedFalse = PredNot in {
1244     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1245     // Predicate new
1246     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1247     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1248   }
1249 }
1250
1251 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1252                       Operand ImmOp> {
1253
1254   let BaseOpcode = "POST_"#BaseOp in {
1255     let isPredicable = 1 in
1256     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1257                          (ins IntRegs:$src1, ImmOp:$offset),
1258                  "$dst = "#mnemonic#"($src1++#$offset)",
1259                  [],
1260                  "$src1 = $dst2">;
1261
1262     let isPredicated = 1 in {
1263       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1264       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1265     }
1266   }
1267 }
1268
1269 let hasCtrlDep = 1, neverHasSideEffects = 1, addrMode = PostInc in {
1270   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1271                     PredNewRel;
1272   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1273                     PredNewRel;
1274   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1275                     PredNewRel;
1276   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1277                     PredNewRel;
1278   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1279                     PredNewRel;
1280   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1281                     PredNewRel;
1282 }
1283
1284 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1285            (i32 (LDrib ADDRriS11_0:$addr)) >;
1286
1287 // Load byte any-extend.
1288 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1289             (i32 (LDrib ADDRriS11_0:$addr)) >;
1290
1291 // Indexed load byte any-extend.
1292 let AddedComplexity = 20 in
1293 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1294             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1295
1296 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1297             (i32 (LDrih ADDRriS11_1:$addr))>;
1298
1299 let AddedComplexity = 20 in
1300 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1301             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1302
1303 let AddedComplexity = 10 in
1304 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1305             (i32 (LDriub ADDRriS11_0:$addr))>;
1306
1307 let AddedComplexity = 20 in
1308 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1309             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1310
1311 // Load predicate.
1312 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1313 isPseudo = 1, Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1314 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1315             (ins MEMri:$addr),
1316             "Error; should not emit",
1317             []>;
1318
1319 // Deallocate stack frame.
1320 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1321   def DEALLOCFRAME : LDInst2<(outs), (ins),
1322                      "deallocframe",
1323                      []>;
1324 }
1325
1326 // Load and unpack bytes to halfwords.
1327 //===----------------------------------------------------------------------===//
1328 // LD -
1329 //===----------------------------------------------------------------------===//
1330
1331 //===----------------------------------------------------------------------===//
1332 // MTYPE/ALU +
1333 //===----------------------------------------------------------------------===//
1334 //===----------------------------------------------------------------------===//
1335 // MTYPE/ALU -
1336 //===----------------------------------------------------------------------===//
1337
1338 //===----------------------------------------------------------------------===//
1339 // MTYPE/COMPLEX +
1340 //===----------------------------------------------------------------------===//
1341 //===----------------------------------------------------------------------===//
1342 // MTYPE/COMPLEX -
1343 //===----------------------------------------------------------------------===//
1344
1345 //===----------------------------------------------------------------------===//
1346 // MTYPE/MPYH +
1347 //===----------------------------------------------------------------------===//
1348 // Multiply and use lower result.
1349 // Rd=+mpyi(Rs,#u8)
1350 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1351 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1352               "$dst =+ mpyi($src1, #$src2)",
1353               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1354                                              u8ExtPred:$src2))]>;
1355
1356 // Rd=-mpyi(Rs,#u8)
1357 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1358               "$dst =- mpyi($src1, #$src2)",
1359               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1360                                                    u8ImmPred:$src2)))]>;
1361
1362 // Rd=mpyi(Rs,#m9)
1363 // s9 is NOT the same as m9 - but it works.. so far.
1364 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1365 // depending on the value of m9. See Arch Spec.
1366 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1367 CextOpcode = "MPYI", InputType = "imm" in
1368 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1369               "$dst = mpyi($src1, #$src2)",
1370               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1371                                              s9ExtPred:$src2))]>, ImmRegRel;
1372
1373 // Rd=mpyi(Rs,Rt)
1374 let CextOpcode = "MPYI", InputType = "reg" in
1375 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1376            "$dst = mpyi($src1, $src2)",
1377            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1378                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1379
1380 // Rx+=mpyi(Rs,#u8)
1381 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1382 CextOpcode = "MPYI_acc", InputType = "imm" in
1383 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1384             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1385             "$dst += mpyi($src2, #$src3)",
1386             [(set (i32 IntRegs:$dst),
1387                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1388                        (i32 IntRegs:$src1)))],
1389             "$src1 = $dst">, ImmRegRel;
1390
1391 // Rx+=mpyi(Rs,Rt)
1392 let CextOpcode = "MPYI_acc", InputType = "reg" in
1393 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1394             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1395             "$dst += mpyi($src2, $src3)",
1396             [(set (i32 IntRegs:$dst),
1397                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1398                        (i32 IntRegs:$src1)))],
1399             "$src1 = $dst">, ImmRegRel;
1400
1401 // Rx-=mpyi(Rs,#u8)
1402 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1403 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1404             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1405             "$dst -= mpyi($src2, #$src3)",
1406             [(set (i32 IntRegs:$dst),
1407                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1408                                                  u8ExtPred:$src3)))],
1409             "$src1 = $dst">;
1410
1411 // Multiply and use upper result.
1412 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1413 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1414 // Rd=mpy(Rs,Rt)
1415 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1416           "$dst = mpy($src1, $src2)",
1417           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1418                                            (i32 IntRegs:$src2)))]>;
1419
1420 // Rd=mpy(Rs,Rt):rnd
1421 // Rd=mpyu(Rs,Rt)
1422 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1423            "$dst = mpyu($src1, $src2)",
1424            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1425                                             (i32 IntRegs:$src2)))]>;
1426
1427 // Multiply and use full result.
1428 // Rdd=mpyu(Rs,Rt)
1429 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1430              "$dst = mpyu($src1, $src2)",
1431              [(set (i64 DoubleRegs:$dst),
1432                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1433                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1434
1435 // Rdd=mpy(Rs,Rt)
1436 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1437              "$dst = mpy($src1, $src2)",
1438              [(set (i64 DoubleRegs:$dst),
1439                    (mul (i64 (sext (i32 IntRegs:$src1))),
1440                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1441
1442 // Multiply and accumulate, use full result.
1443 // Rxx[+-]=mpy(Rs,Rt)
1444 // Rxx+=mpy(Rs,Rt)
1445 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1446             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1447             "$dst += mpy($src2, $src3)",
1448             [(set (i64 DoubleRegs:$dst),
1449             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1450                       (i64 (sext (i32 IntRegs:$src3)))),
1451                  (i64 DoubleRegs:$src1)))],
1452             "$src1 = $dst">;
1453
1454 // Rxx-=mpy(Rs,Rt)
1455 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1456             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1457             "$dst -= mpy($src2, $src3)",
1458             [(set (i64 DoubleRegs:$dst),
1459                   (sub (i64 DoubleRegs:$src1),
1460                        (mul (i64 (sext (i32 IntRegs:$src2))),
1461                             (i64 (sext (i32 IntRegs:$src3))))))],
1462             "$src1 = $dst">;
1463
1464 // Rxx[+-]=mpyu(Rs,Rt)
1465 // Rxx+=mpyu(Rs,Rt)
1466 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1467                             IntRegs:$src2, IntRegs:$src3),
1468              "$dst += mpyu($src2, $src3)",
1469              [(set (i64 DoubleRegs:$dst),
1470                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1471                              (i64 (anyext (i32 IntRegs:$src3)))),
1472                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1473
1474 // Rxx-=mpyu(Rs,Rt)
1475 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1476             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1477             "$dst -= mpyu($src2, $src3)",
1478             [(set (i64 DoubleRegs:$dst),
1479                   (sub (i64 DoubleRegs:$src1),
1480                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1481                             (i64 (anyext (i32 IntRegs:$src3))))))],
1482             "$src1 = $dst">;
1483
1484
1485 let InputType = "reg", CextOpcode = "ADD_acc" in
1486 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1487                             IntRegs:$src2, IntRegs:$src3),
1488              "$dst += add($src2, $src3)",
1489              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1490                                                  (i32 IntRegs:$src3)),
1491                                             (i32 IntRegs:$src1)))],
1492              "$src1 = $dst">, ImmRegRel;
1493
1494 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1495 InputType = "imm", CextOpcode = "ADD_acc" in
1496 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1497                             IntRegs:$src2, s8Ext:$src3),
1498              "$dst += add($src2, #$src3)",
1499              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1500                                                  s8_16ExtPred:$src3),
1501                                             (i32 IntRegs:$src1)))],
1502              "$src1 = $dst">, ImmRegRel;
1503
1504 let CextOpcode = "SUB_acc", InputType = "reg" in
1505 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1506                             IntRegs:$src2, IntRegs:$src3),
1507              "$dst -= add($src2, $src3)",
1508              [(set (i32 IntRegs:$dst),
1509                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1510                                                   (i32 IntRegs:$src3))))],
1511              "$src1 = $dst">, ImmRegRel;
1512
1513 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1514 CextOpcode = "SUB_acc", InputType = "imm" in
1515 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1516                             IntRegs:$src2, s8Ext:$src3),
1517              "$dst -= add($src2, #$src3)",
1518              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1519                                             (add (i32 IntRegs:$src2),
1520                                                  s8_16ExtPred:$src3)))],
1521              "$src1 = $dst">, ImmRegRel;
1522
1523 //===----------------------------------------------------------------------===//
1524 // MTYPE/MPYH -
1525 //===----------------------------------------------------------------------===//
1526
1527 //===----------------------------------------------------------------------===//
1528 // MTYPE/MPYS +
1529 //===----------------------------------------------------------------------===//
1530 //===----------------------------------------------------------------------===//
1531 // MTYPE/MPYS -
1532 //===----------------------------------------------------------------------===//
1533
1534 //===----------------------------------------------------------------------===//
1535 // MTYPE/VB +
1536 //===----------------------------------------------------------------------===//
1537 //===----------------------------------------------------------------------===//
1538 // MTYPE/VB -
1539 //===----------------------------------------------------------------------===//
1540
1541 //===----------------------------------------------------------------------===//
1542 // MTYPE/VH  +
1543 //===----------------------------------------------------------------------===//
1544 //===----------------------------------------------------------------------===//
1545 // MTYPE/VH  -
1546 //===----------------------------------------------------------------------===//
1547
1548 //===----------------------------------------------------------------------===//
1549 // ST +
1550 //===----------------------------------------------------------------------===//
1551 ///
1552 // Store doubleword.
1553
1554 //===----------------------------------------------------------------------===//
1555 // Post increment store
1556 //===----------------------------------------------------------------------===//
1557
1558 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1559                             bit isNot, bit isPredNew> {
1560   let isPredicatedNew = isPredNew in
1561   def NAME : STInst2PI<(outs IntRegs:$dst),
1562             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1563             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1564             ") ")#mnemonic#"($src2++#$offset) = $src3",
1565             [],
1566             "$src2 = $dst">;
1567 }
1568
1569 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1570                            Operand ImmOp, bit PredNot> {
1571   let isPredicatedFalse = PredNot in {
1572     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1573     // Predicate new
1574     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1575     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1576   }
1577 }
1578
1579 let hasCtrlDep = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1580 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1581                       Operand ImmOp> {
1582
1583   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1584     let isPredicable = 1 in
1585     def NAME : STInst2PI<(outs IntRegs:$dst),
1586                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1587                 mnemonic#"($src1++#$offset) = $src2",
1588                 [],
1589                 "$src1 = $dst">;
1590
1591     let isPredicated = 1 in {
1592       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1593       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1594     }
1595   }
1596 }
1597
1598 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1599 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1600 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1601
1602 let isNVStorable = 0 in
1603 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
1604
1605 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
1606                            s4_3ImmPred:$offset),
1607           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
1608
1609 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
1610                             s4_3ImmPred:$offset),
1611           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1612
1613 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
1614           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1615
1616 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
1617                        s4_3ImmPred:$offset),
1618           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
1619
1620 //===----------------------------------------------------------------------===//
1621 // multiclass for the store instructions with MEMri operand.
1622 //===----------------------------------------------------------------------===//
1623 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
1624                           bit isPredNew> {
1625   let isPredicatedNew = isPredNew in
1626   def NAME : STInst2<(outs),
1627             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1628             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1629             ") ")#mnemonic#"($addr) = $src2",
1630             []>;
1631 }
1632
1633 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1634   let isPredicatedFalse = PredNot in {
1635     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1636
1637     // Predicate new
1638     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1639     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1640   }
1641 }
1642
1643 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1644 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1645                     bits<5> ImmBits, bits<5> PredImmBits> {
1646
1647   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1648     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1649          isPredicable = 1 in
1650     def NAME : STInst2<(outs),
1651             (ins MEMri:$addr, RC:$src),
1652             mnemonic#"($addr) = $src",
1653             []>;
1654
1655     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1656         isPredicated = 1 in {
1657       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
1658       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
1659     }
1660   }
1661 }
1662
1663 let addrMode = BaseImmOffset, isMEMri = "true" in {
1664   let accessSize = ByteAccess in
1665     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1666
1667   let accessSize = HalfWordAccess in
1668     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1669
1670   let accessSize = WordAccess in
1671     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1672
1673   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1674     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
1675 }
1676
1677 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
1678           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
1679
1680 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
1681           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
1682
1683 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
1684           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
1685
1686 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
1687           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
1688
1689
1690 //===----------------------------------------------------------------------===//
1691 // multiclass for the store instructions with base+immediate offset
1692 // addressing mode
1693 //===----------------------------------------------------------------------===//
1694 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1695                         bit isNot, bit isPredNew> {
1696   let isPredicatedNew = isPredNew in
1697   def NAME : STInst2<(outs),
1698             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1699             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1700             ") ")#mnemonic#"($src2+#$src3) = $src4",
1701             []>;
1702 }
1703
1704 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1705                         bit PredNot> {
1706   let isPredicatedFalse = PredNot, isPredicated = 1 in {
1707     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1708
1709     // Predicate new
1710     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1711     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1712   }
1713 }
1714
1715 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1716 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1717                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1718                    bits<5> PredImmBits> {
1719
1720   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1721     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1722          isPredicable = 1 in
1723     def NAME : STInst2<(outs),
1724             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1725             mnemonic#"($src1+#$src2) = $src3",
1726             []>;
1727
1728     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
1729       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
1730       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
1731     }
1732   }
1733 }
1734
1735 let addrMode = BaseImmOffset, InputType = "reg" in {
1736   let accessSize = ByteAccess in
1737     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
1738                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
1739
1740   let accessSize = HalfWordAccess in
1741     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
1742                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
1743
1744   let accessSize = WordAccess in
1745     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
1746                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
1747
1748   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1749     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
1750                                   u6_3Ext, 14, 9>, AddrModeRel;
1751 }
1752
1753 let AddedComplexity = 10 in {
1754 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
1755                                                   s11_0ExtPred:$offset)),
1756           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
1757                          (i32 IntRegs:$src1))>;
1758
1759 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
1760                                                    s11_1ExtPred:$offset)),
1761           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
1762                          (i32 IntRegs:$src1))>;
1763
1764 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
1765                                            s11_2ExtPred:$offset)),
1766           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
1767                          (i32 IntRegs:$src1))>;
1768
1769 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
1770                                               s11_3ExtPred:$offset)),
1771           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
1772                          (i64 DoubleRegs:$src1))>;
1773 }
1774
1775 // memh(Rx++#s4:1)=Rt.H
1776
1777 // Store word.
1778 // Store predicate.
1779 let Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1780 def STriw_pred : STInst2<(outs),
1781             (ins MEMri:$addr, PredRegs:$src1),
1782             "Error; should not emit",
1783             []>;
1784
1785 // Allocate stack frame.
1786 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
1787   def ALLOCFRAME : STInst2<(outs),
1788              (ins i32imm:$amt),
1789              "allocframe(#$amt)",
1790              []>;
1791 }
1792 //===----------------------------------------------------------------------===//
1793 // ST -
1794 //===----------------------------------------------------------------------===//
1795
1796 //===----------------------------------------------------------------------===//
1797 // STYPE/ALU +
1798 //===----------------------------------------------------------------------===//
1799 // Logical NOT.
1800 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
1801                "$dst = not($src1)",
1802                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
1803
1804
1805 // Sign extend word to doubleword.
1806 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
1807            "$dst = sxtw($src1)",
1808            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
1809 //===----------------------------------------------------------------------===//
1810 // STYPE/ALU -
1811 //===----------------------------------------------------------------------===//
1812
1813 //===----------------------------------------------------------------------===//
1814 // STYPE/BIT +
1815 //===----------------------------------------------------------------------===//
1816 // clrbit.
1817 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1818             "$dst = clrbit($src1, #$src2)",
1819             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
1820                                            (not
1821                                               (shl 1, u5ImmPred:$src2))))]>;
1822
1823 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1824             "$dst = clrbit($src1, #$src2)",
1825             []>;
1826
1827 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
1828 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
1829       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
1830
1831 // setbit.
1832 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1833             "$dst = setbit($src1, #$src2)",
1834             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
1835                                           (shl 1, u5ImmPred:$src2)))]>;
1836
1837 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
1838 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1839             "$dst = setbit($src1, #$src2)",
1840             []>;
1841
1842 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
1843       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
1844
1845 // togglebit.
1846 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1847             "$dst = setbit($src1, #$src2)",
1848             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
1849                                           (shl 1, u5ImmPred:$src2)))]>;
1850
1851 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
1852 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1853             "$dst = togglebit($src1, #$src2)",
1854             []>;
1855
1856 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
1857       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
1858
1859 // Predicate transfer.
1860 let neverHasSideEffects = 1 in
1861 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
1862                "$dst = $src1  /* Should almost never emit this. */",
1863                []>;
1864
1865 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
1866                "$dst = $src1  /* Should almost never emit this. */",
1867                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
1868 //===----------------------------------------------------------------------===//
1869 // STYPE/PRED -
1870 //===----------------------------------------------------------------------===//
1871
1872 //===----------------------------------------------------------------------===//
1873 // STYPE/SHIFT +
1874 //===----------------------------------------------------------------------===//
1875 // Shift by immediate.
1876 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1877              "$dst = asr($src1, #$src2)",
1878              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1879                                             u5ImmPred:$src2))]>;
1880
1881 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1882               "$dst = asr($src1, #$src2)",
1883               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1884                                                 u6ImmPred:$src2))]>;
1885
1886 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1887           "$dst = asl($src1, #$src2)",
1888           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1889                                          u5ImmPred:$src2))]>;
1890
1891 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1892               "$dst = asl($src1, #$src2)",
1893               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1894                                                 u6ImmPred:$src2))]>;
1895
1896 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1897              "$dst = lsr($src1, #$src2)",
1898              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1899                                             u5ImmPred:$src2))]>;
1900
1901 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1902               "$dst = lsr($src1, #$src2)",
1903               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1904                                                 u6ImmPred:$src2))]>;
1905
1906 // Shift by immediate and add.
1907 let AddedComplexity = 100 in
1908 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
1909                                              u3Imm:$src3),
1910              "$dst = addasl($src1, $src2, #$src3)",
1911              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
1912                                        (shl (i32 IntRegs:$src2),
1913                                             u3ImmPred:$src3)))]>;
1914
1915 // Shift by register.
1916 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1917              "$dst = asl($src1, $src2)",
1918              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1919                                             (i32 IntRegs:$src2)))]>;
1920
1921 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1922              "$dst = asr($src1, $src2)",
1923              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1924                                             (i32 IntRegs:$src2)))]>;
1925
1926 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1927              "$dst = lsl($src1, $src2)",
1928              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1929                                             (i32 IntRegs:$src2)))]>;
1930
1931 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1932              "$dst = lsr($src1, $src2)",
1933              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1934                                             (i32 IntRegs:$src2)))]>;
1935
1936 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1937            "$dst = asl($src1, $src2)",
1938            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1939                                              (i32 IntRegs:$src2)))]>;
1940
1941 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1942            "$dst = lsl($src1, $src2)",
1943            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1944                                              (i32 IntRegs:$src2)))]>;
1945
1946 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1947                                                  IntRegs:$src2),
1948               "$dst = asr($src1, $src2)",
1949               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1950                                                 (i32 IntRegs:$src2)))]>;
1951
1952 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1953                                                  IntRegs:$src2),
1954               "$dst = lsr($src1, $src2)",
1955               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1956                                                 (i32 IntRegs:$src2)))]>;
1957
1958 //===----------------------------------------------------------------------===//
1959 // STYPE/SHIFT -
1960 //===----------------------------------------------------------------------===//
1961
1962 //===----------------------------------------------------------------------===//
1963 // STYPE/VH +
1964 //===----------------------------------------------------------------------===//
1965 //===----------------------------------------------------------------------===//
1966 // STYPE/VH -
1967 //===----------------------------------------------------------------------===//
1968
1969 //===----------------------------------------------------------------------===//
1970 // STYPE/VW +
1971 //===----------------------------------------------------------------------===//
1972 //===----------------------------------------------------------------------===//
1973 // STYPE/VW -
1974 //===----------------------------------------------------------------------===//
1975
1976 //===----------------------------------------------------------------------===//
1977 // SYSTEM/SUPER +
1978 //===----------------------------------------------------------------------===//
1979
1980 //===----------------------------------------------------------------------===//
1981 // SYSTEM/USER +
1982 //===----------------------------------------------------------------------===//
1983 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
1984 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
1985                            [SDNPHasChain]>;
1986
1987 let hasSideEffects = 1, isSolo = 1 in
1988 def BARRIER : SYSInst<(outs), (ins),
1989                      "barrier",
1990                      [(HexagonBARRIER)]>;
1991
1992 //===----------------------------------------------------------------------===//
1993 // SYSTEM/SUPER -
1994 //===----------------------------------------------------------------------===//
1995
1996 // TFRI64 - assembly mapped.
1997 let isReMaterializable = 1 in
1998 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
1999              "$dst = #$src1",
2000              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
2001
2002 // Pseudo instruction to encode a set of conditional transfers.
2003 // This instruction is used instead of a mux and trades-off codesize
2004 // for performance. We conduct this transformation optimistically in
2005 // the hope that these instructions get promoted to dot-new transfers.
2006 let AddedComplexity = 100, isPredicated = 1 in
2007 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
2008                                                         IntRegs:$src2,
2009                                                         IntRegs:$src3),
2010                      "Error; should not emit",
2011                      [(set (i32 IntRegs:$dst),
2012                            (i32 (select (i1 PredRegs:$src1),
2013                                         (i32 IntRegs:$src2),
2014                                         (i32 IntRegs:$src3))))]>;
2015 let AddedComplexity = 100, isPredicated = 1 in
2016 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2017             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2018             "Error; should not emit",
2019             [(set (i32 IntRegs:$dst),
2020              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
2021                           s12ImmPred:$src3)))]>;
2022
2023 let AddedComplexity = 100, isPredicated = 1 in
2024 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2025             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2026             "Error; should not emit",
2027             [(set (i32 IntRegs:$dst),
2028              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2029                           (i32 IntRegs:$src3))))]>;
2030
2031 let AddedComplexity = 100, isPredicated = 1 in
2032 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2033                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2034                      "Error; should not emit",
2035                      [(set (i32 IntRegs:$dst),
2036                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2037                                         s12ImmPred:$src3)))]>;
2038
2039 // Generate frameindex addresses.
2040 let isReMaterializable = 1 in
2041 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2042              "$dst = add($src1)",
2043              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2044
2045 //
2046 // CR - Type.
2047 //
2048 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2049 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2050                       "loop0($offset, #$src2)",
2051                       []>;
2052 }
2053
2054 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2055 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2056                       "loop0($offset, $src2)",
2057                       []>;
2058 }
2059
2060 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
2061     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2062 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
2063                        ":endloop0",
2064                        []>;
2065 }
2066
2067 // Support for generating global address.
2068 // Taken from X86InstrInfo.td.
2069 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2070                                             SDTCisVT<0, i32>,
2071                                             SDTCisVT<1, i32>,
2072                                             SDTCisPtrTy<0>]>;
2073 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2074 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2075
2076 // HI/LO Instructions
2077 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2078 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2079                   "$dst.l = #LO($global)",
2080                   []>;
2081
2082 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2083 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2084                   "$dst.h = #HI($global)",
2085                   []>;
2086
2087 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2088 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2089                   "$dst.l = #LO($imm_value)",
2090                   []>;
2091
2092
2093 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2094 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2095                   "$dst.h = #HI($imm_value)",
2096                   []>;
2097
2098 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2099 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2100                   "$dst.l = #LO($jt)",
2101                   []>;
2102
2103 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2104 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2105                   "$dst.h = #HI($jt)",
2106                   []>;
2107
2108
2109 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2110 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2111                   "$dst.l = #LO($label)",
2112                   []>;
2113
2114 let isReMaterializable = 1, isMoveImm = 1 , neverHasSideEffects = 1 in
2115 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2116                   "$dst.h = #HI($label)",
2117                   []>;
2118
2119 // This pattern is incorrect. When we add small data, we should change
2120 // this pattern to use memw(#foo).
2121 // This is for sdata.
2122 let isMoveImm = 1 in
2123 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2124               "$dst = CONST32(#$global)",
2125               [(set (i32 IntRegs:$dst),
2126                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2127
2128 // This is for non-sdata.
2129 let isReMaterializable = 1, isMoveImm = 1 in
2130 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2131                   "$dst = CONST32(#$global)",
2132                   [(set (i32 IntRegs:$dst),
2133                         (HexagonCONST32 tglobaladdr:$global))]>;
2134
2135 let isReMaterializable = 1, isMoveImm = 1 in
2136 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2137                      "$dst = CONST32(#$jt)",
2138                      [(set (i32 IntRegs:$dst),
2139                            (HexagonCONST32 tjumptable:$jt))]>;
2140
2141 let isReMaterializable = 1, isMoveImm = 1 in
2142 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2143                     "$dst = CONST32(#$global)",
2144                     [(set (i32 IntRegs:$dst),
2145                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2146
2147 let isReMaterializable = 1, isMoveImm = 1 in
2148 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2149                        "$dst = CONST32(#$global)",
2150                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2151
2152 // Map BlockAddress lowering to CONST32_Int_Real
2153 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2154           (CONST32_Int_Real tblockaddress:$addr)>;
2155
2156 let isReMaterializable = 1, isMoveImm = 1 in
2157 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2158                     "$dst = CONST32($label)",
2159                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2160
2161 let isReMaterializable = 1, isMoveImm = 1 in
2162 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2163                        "$dst = CONST64(#$global)",
2164                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2165
2166 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2167                   "$dst = xor($dst, $dst)",
2168                   [(set (i1 PredRegs:$dst), 0)]>;
2169
2170 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2171        "$dst = mpy($src1, $src2)",
2172        [(set (i32 IntRegs:$dst),
2173              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2174                                         (i64 (sext (i32 IntRegs:$src2))))),
2175                               (i32 32)))))]>;
2176
2177 // Pseudo instructions.
2178 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2179
2180 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2181                                         SDTCisVT<1, i32> ]>;
2182
2183 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2184                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2185
2186 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2187                     [SDNPHasChain, SDNPOutGlue]>;
2188
2189 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2190
2191 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2192            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2193
2194 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2195 // Optional Flag and Variable Arguments.
2196 // Its 1 Operand has pointer type.
2197 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2198                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2199
2200 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2201  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2202                         "Should never be emitted",
2203                         [(callseq_start timm:$amt)]>;
2204 }
2205
2206 let Defs = [R29, R30, R31], Uses = [R29] in {
2207  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2208                       "Should never be emitted",
2209                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2210 }
2211 // Call subroutine.
2212 let isCall = 1, neverHasSideEffects = 1,
2213   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2214           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2215   def CALL : JInst<(outs), (ins calltarget:$dst),
2216              "call $dst", []>;
2217 }
2218
2219 // Call subroutine from register.
2220 let isCall = 1, neverHasSideEffects = 1,
2221   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2222           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2223   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2224               "callr $dst",
2225               []>;
2226  }
2227
2228
2229 // Indirect tail-call.
2230 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2231 def TCRETURNR : T_JMPr;
2232
2233 // Direct tail-calls.
2234 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2235 isTerminator = 1, isCodeGenOnly = 1 in {
2236   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2237   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2238 }
2239
2240 // Map call instruction.
2241 def : Pat<(call (i32 IntRegs:$dst)),
2242       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2243 def : Pat<(call tglobaladdr:$dst),
2244       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2245 def : Pat<(call texternalsym:$dst),
2246       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2247 //Tail calls.
2248 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2249       (TCRETURNtg tglobaladdr:$dst)>;
2250 def : Pat<(HexagonTCRet texternalsym:$dst),
2251       (TCRETURNtext texternalsym:$dst)>;
2252 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2253       (TCRETURNR (i32 IntRegs:$dst))>;
2254
2255 // Atomic load and store support
2256 // 8 bit atomic load
2257 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2258           (i32 (LDriub ADDRriS11_0:$src1))>;
2259
2260 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2261           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2262
2263 // 16 bit atomic load
2264 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2265           (i32 (LDriuh ADDRriS11_1:$src1))>;
2266
2267 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2268           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2269
2270 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2271           (i32 (LDriw ADDRriS11_2:$src1))>;
2272
2273 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2274           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2275
2276 // 64 bit atomic load
2277 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2278           (i64 (LDrid ADDRriS11_3:$src1))>;
2279
2280 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2281           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2282
2283
2284 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2285           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2286
2287 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2288                           (i32 IntRegs:$src1)),
2289           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2290                          (i32 IntRegs:$src1))>;
2291
2292
2293 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2294           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2295
2296 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2297                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2298           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2299                          (i32 IntRegs:$src1))>;
2300
2301 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2302           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2303
2304 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2305                            (i32 IntRegs:$src1)),
2306           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2307                          (i32 IntRegs:$src1))>;
2308
2309
2310
2311
2312 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2313           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2314
2315 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2316                            (i64 DoubleRegs:$src1)),
2317           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2318                          (i64 DoubleRegs:$src1))>;
2319
2320 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2321 def : Pat <(and (i32 IntRegs:$src1), 65535),
2322       (A2_zxth (i32 IntRegs:$src1))>;
2323
2324 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2325 def : Pat <(and (i32 IntRegs:$src1), 255),
2326       (A2_zxtb (i32 IntRegs:$src1))>;
2327
2328 // Map Add(p1, true) to p1 = not(p1).
2329 //     Add(p1, false) should never be produced,
2330 //     if it does, it got to be mapped to NOOP.
2331 def : Pat <(add (i1 PredRegs:$src1), -1),
2332       (NOT_p (i1 PredRegs:$src1))>;
2333
2334 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2335 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2336       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2337                            s8ImmPred:$src2))>;
2338
2339 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2340 // => r0 = TFR_condset_ri(p0, r1, #i)
2341 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2342                    (i32 IntRegs:$src3)),
2343       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2344                            s12ImmPred:$src2))>;
2345
2346 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2347 // => r0 = TFR_condset_ir(p0, #i, r1)
2348 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2349       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2350                            (i32 IntRegs:$src2)))>;
2351
2352 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2353 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2354       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2355
2356 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2357 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2358       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2359
2360
2361 let AddedComplexity = 100 in
2362 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2363       (i64 (COMBINE_rr (TFRI 0),
2364                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2365       Requires<[NoV4T]>;
2366
2367 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2368 let AddedComplexity = 10 in
2369 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2370       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2371
2372 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2373 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2374       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2375
2376 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2377 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2378       (i64 (SXTW (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2379                                                  subreg_loreg))))))>;
2380
2381 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2382 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2383       (i64 (SXTW (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2384                                                  subreg_loreg))))))>;
2385
2386 // We want to prevent emitting pnot's as much as possible.
2387 // Map brcond with an unsupported setcc to a JMP_f.
2388 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2389                         bb:$offset),
2390       (JMP_f (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2391                 bb:$offset)>;
2392
2393 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2394                         bb:$offset),
2395       (JMP_f (CMPEQri (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2396
2397 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2398       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2399
2400 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2401       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2402
2403 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2404 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2405                         bb:$offset),
2406       (JMP_f (CMPGTri (i32 IntRegs:$src1),
2407                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2408
2409 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2410 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2411                         bb:$offset),
2412       (JMP_t (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2413
2414 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2415                    bb:$offset),
2416       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2417                    bb:$offset)>;
2418
2419 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2420                         bb:$offset),
2421       (JMP_f (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2422                 bb:$offset)>;
2423
2424 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2425                    bb:$offset),
2426       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2427                 bb:$offset)>;
2428
2429 // Map from a 64-bit select to an emulated 64-bit mux.
2430 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2431 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2432                    (i64 DoubleRegs:$src3)),
2433       (i64 (COMBINE_rr (i32 (MUX_rr (i1 PredRegs:$src1),
2434                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2435                                                          subreg_hireg)),
2436                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2437                                                          subreg_hireg)))),
2438                        (i32 (MUX_rr (i1 PredRegs:$src1),
2439                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2440                                                          subreg_loreg)),
2441                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2442                                                          subreg_loreg))))))>;
2443
2444 // Map from a 1-bit select to logical ops.
2445 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2446 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2447                    (i1 PredRegs:$src3)),
2448       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2449              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2450
2451 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2452 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2453       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2454
2455 // Map for truncating from 64 immediates to 32 bit immediates.
2456 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2457       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2458
2459 // Map for truncating from i64 immediates to i1 bit immediates.
2460 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2461        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2462                                           subreg_loreg))))>;
2463
2464 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2465 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2466       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2467                                                      subreg_loreg)))>;
2468
2469 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2470 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2471       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2472                                                      subreg_loreg)))>;
2473 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2474 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2475       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2476                                                      subreg_loreg)))>;
2477
2478 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2479 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2480       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2481                                                      subreg_loreg)))>;
2482
2483 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2484 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2485       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2486
2487
2488 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2489 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2490       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2491
2492 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2493 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2494       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
2495
2496 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2497 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2498 // Better way to do this?
2499 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2500       (i64 (SXTW (i32 IntRegs:$src1)))>;
2501
2502 // Map cmple -> cmpgt.
2503 // rs <= rt -> !(rs > rt).
2504 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2505       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2506
2507 // rs <= rt -> !(rs > rt).
2508 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2509       (i1 (NOT_p (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2510
2511 // Rss <= Rtt -> !(Rss > Rtt).
2512 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2513       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2514
2515 // Map cmpne -> cmpeq.
2516 // Hexagon_TODO: We should improve on this.
2517 // rs != rt -> !(rs == rt).
2518 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2519       (i1 (NOT_p(i1 (CMPEQri (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2520
2521 // Map cmpne(Rs) -> !cmpeqe(Rs).
2522 // rs != rt -> !(rs == rt).
2523 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2524       (i1 (NOT_p (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2525
2526 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2527 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2528       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2529
2530 // Map cmpne(Rss) -> !cmpew(Rss).
2531 // rs != rt -> !(rs == rt).
2532 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2533       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2534                                      (i64 DoubleRegs:$src2)))))>;
2535
2536 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2537 // rs >= rt -> !(rt > rs).
2538 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2539       (i1 (NOT_p (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2540
2541 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2542 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2543       (i1 (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2544
2545 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2546 // rss >= rtt -> !(rtt > rss).
2547 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2548       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2549                                 (i64 DoubleRegs:$src1)))))>;
2550
2551 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2552 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2553 // rs < rt -> !(rs >= rt).
2554 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2555       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2556
2557 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2558 // rs < rt -> rt > rs.
2559 // We can let assembler map it, or we can do in the compiler itself.
2560 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2561       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2562
2563 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2564 // rss < rtt -> (rtt > rss).
2565 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2566       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2567
2568 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2569 // rs < rt -> rt > rs.
2570 // We can let assembler map it, or we can do in the compiler itself.
2571 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2572       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2573
2574 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2575 // rs < rt -> rt > rs.
2576 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2577       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2578
2579 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
2580 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
2581       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
2582
2583 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
2584 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
2585       (i1 (CMPGTUri (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
2586
2587 // Generate cmpgtu(Rs, #u9)
2588 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
2589       (i1 (CMPGTUri (i32 IntRegs:$src1), u9ExtPred:$src2))>;
2590
2591 // Map from Rs >= Rt -> !(Rt > Rs).
2592 // rs >= rt -> !(rt > rs).
2593 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2594       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2595
2596 // Map from Rs >= Rt -> !(Rt > Rs).
2597 // rs >= rt -> !(rt > rs).
2598 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2599       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2600
2601 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
2602 // Map from (Rs <= Rt) -> !(Rs > Rt).
2603 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2604       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2605
2606 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2607 // Map from (Rs <= Rt) -> !(Rs > Rt).
2608 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2609       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2610
2611 // Sign extends.
2612 // i1 -> i32
2613 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
2614       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
2615
2616 // i1 -> i64
2617 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
2618       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
2619
2620 // Convert sign-extended load back to load and sign extend.
2621 // i8 -> i64
2622 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2623       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2624
2625 // Convert any-extended load back to load and sign extend.
2626 // i8 -> i64
2627 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2628       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2629
2630 // Convert sign-extended load back to load and sign extend.
2631 // i16 -> i64
2632 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2633       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2634
2635 // Convert sign-extended load back to load and sign extend.
2636 // i32 -> i64
2637 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2638       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2639
2640
2641 // Zero extends.
2642 // i1 -> i32
2643 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2644       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2645
2646 // i1 -> i64
2647 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
2648       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
2649       Requires<[NoV4T]>;
2650
2651 // i32 -> i64
2652 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
2653       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2654       Requires<[NoV4T]>;
2655
2656 // i8 -> i64
2657 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2658       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2659       Requires<[NoV4T]>;
2660
2661 let AddedComplexity = 20 in
2662 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
2663                                 s11_0ExtPred:$offset))),
2664       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2665                                   s11_0ExtPred:$offset)))>,
2666       Requires<[NoV4T]>;
2667
2668 // i1 -> i64
2669 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
2670       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2671       Requires<[NoV4T]>;
2672
2673 let AddedComplexity = 20 in
2674 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
2675                                 s11_0ExtPred:$offset))),
2676       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2677                                   s11_0ExtPred:$offset)))>,
2678       Requires<[NoV4T]>;
2679
2680 // i16 -> i64
2681 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2682       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
2683       Requires<[NoV4T]>;
2684
2685 let AddedComplexity = 20 in
2686 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
2687                                   s11_1ExtPred:$offset))),
2688       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
2689                                   s11_1ExtPred:$offset)))>,
2690       Requires<[NoV4T]>;
2691
2692 // i32 -> i64
2693 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2694       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2695       Requires<[NoV4T]>;
2696
2697 let AddedComplexity = 100 in
2698 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2699       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2700                                   s11_2ExtPred:$offset)))>,
2701       Requires<[NoV4T]>;
2702
2703 let AddedComplexity = 10 in
2704 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2705       (i32 (LDriw ADDRriS11_0:$src1))>;
2706
2707 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2708 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2709       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2710
2711 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2712 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
2713       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2714
2715 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2716 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
2717       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
2718
2719
2720 let AddedComplexity = 100 in
2721 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2722                            (i32 32))),
2723                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2724                                          s11_2ExtPred:$offset2)))))),
2725         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2726                         (LDriw_indexed IntRegs:$src2,
2727                                        s11_2ExtPred:$offset2)))>;
2728
2729 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2730                            (i32 32))),
2731                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2732         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2733                         (LDriw ADDRriS11_2:$srcLow)))>;
2734
2735 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2736                            (i32 32))),
2737                (i64 (zext (i32 IntRegs:$srcLow))))),
2738         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2739                         IntRegs:$srcLow))>;
2740
2741 let AddedComplexity = 100 in
2742 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2743                            (i32 32))),
2744                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2745                                          s11_2ExtPred:$offset2)))))),
2746         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2747                         (LDriw_indexed IntRegs:$src2,
2748                                        s11_2ExtPred:$offset2)))>;
2749
2750 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2751                            (i32 32))),
2752                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2753         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2754                         (LDriw ADDRriS11_2:$srcLow)))>;
2755
2756 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2757                            (i32 32))),
2758                (i64 (zext (i32 IntRegs:$srcLow))))),
2759         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2760                         IntRegs:$srcLow))>;
2761
2762 // Any extended 64-bit load.
2763 // anyext i32 -> i64
2764 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2765       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2766       Requires<[NoV4T]>;
2767
2768 // When there is an offset we should prefer the pattern below over the pattern above.
2769 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
2770 // So this complexity below is comfortably higher to allow for choosing the below.
2771 // If this is not done then we generate addresses such as
2772 // ********************************************
2773 //        r1 = add (r0, #4)
2774 //        r1 = memw(r1 + #0)
2775 //  instead of
2776 //        r1 = memw(r0 + #4)
2777 // ********************************************
2778 let AddedComplexity = 100 in
2779 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2780       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2781                                   s11_2ExtPred:$offset)))>,
2782       Requires<[NoV4T]>;
2783
2784 // anyext i16 -> i64.
2785 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2786       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
2787       Requires<[NoV4T]>;
2788
2789 let AddedComplexity = 20 in
2790 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
2791                                   s11_1ExtPred:$offset))),
2792       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
2793                                   s11_1ExtPred:$offset)))>,
2794       Requires<[NoV4T]>;
2795
2796 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2797 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
2798       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2799       Requires<[NoV4T]>;
2800
2801 // Multiply 64-bit unsigned and use upper result.
2802 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2803       (i64
2804        (MPYU64_acc
2805         (i64
2806          (COMBINE_rr
2807           (TFRI 0),
2808            (i32
2809             (EXTRACT_SUBREG
2810              (i64
2811               (LSRd_ri
2812                (i64
2813                 (MPYU64_acc
2814                  (i64
2815                   (MPYU64_acc
2816                    (i64
2817                     (COMBINE_rr (TFRI 0),
2818                      (i32
2819                       (EXTRACT_SUBREG
2820                        (i64
2821                         (LSRd_ri
2822                          (i64
2823                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2824                                                        subreg_loreg)),
2825                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2826                                                        subreg_loreg)))), 32)),
2827                        subreg_loreg)))),
2828                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2829                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2830                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2831                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2832                32)), subreg_loreg)))),
2833         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2834         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2835
2836 // Multiply 64-bit signed and use upper result.
2837 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2838       (i64
2839        (MPY64_acc
2840         (i64
2841          (COMBINE_rr (TFRI 0),
2842           (i32
2843            (EXTRACT_SUBREG
2844             (i64
2845              (LSRd_ri
2846               (i64
2847                (MPY64_acc
2848                 (i64
2849                  (MPY64_acc
2850                   (i64
2851                    (COMBINE_rr (TFRI 0),
2852                     (i32
2853                      (EXTRACT_SUBREG
2854                       (i64
2855                        (LSRd_ri
2856                         (i64
2857                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2858                                                       subreg_loreg)),
2859                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2860                                                       subreg_loreg)))), 32)),
2861                       subreg_loreg)))),
2862                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2863                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2864                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2865                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2866               32)), subreg_loreg)))),
2867         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2868         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2869
2870 // Hexagon specific ISD nodes.
2871 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
2872 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
2873                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
2874 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
2875                                   SDTHexagonADJDYNALLOC>;
2876 // Needed to tag these instructions for stack layout.
2877 let usesCustomInserter = 1 in
2878 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
2879                                                      s16Imm:$src2),
2880                   "$dst = add($src1, #$src2)",
2881                   [(set (i32 IntRegs:$dst),
2882                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
2883                                              s16ImmPred:$src2))]>;
2884
2885 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
2886 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
2887 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
2888                 "$dst = $src1",
2889                 [(set (i32 IntRegs:$dst),
2890                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
2891
2892 let AddedComplexity = 100 in
2893 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
2894       (COPY (i32 IntRegs:$src1))>;
2895
2896 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
2897
2898 def : Pat<(HexagonWrapperJT tjumptable:$dst),
2899           (i32 (CONST32_set_jt tjumptable:$dst))>;
2900
2901 // XTYPE/SHIFT
2902
2903 // Multi-class for logical operators :
2904 // Shift by immediate/register and accumulate/logical
2905 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2906   def _ri : SInst_acc<(outs IntRegs:$dst),
2907             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
2908             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2909             [(set (i32 IntRegs:$dst),
2910                   (OpNode2 (i32 IntRegs:$src1),
2911                            (OpNode1 (i32 IntRegs:$src2),
2912                                     u5ImmPred:$src3)))],
2913             "$src1 = $dst">;
2914
2915   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
2916             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
2917             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2918             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
2919                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
2920             "$src1 = $dst">;
2921 }
2922
2923 // Multi-class for logical operators :
2924 // Shift by register and accumulate/logical (32/64 bits)
2925 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2926   def _rr : SInst_acc<(outs IntRegs:$dst),
2927             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2928             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2929             [(set (i32 IntRegs:$dst),
2930                   (OpNode2 (i32 IntRegs:$src1),
2931                            (OpNode1 (i32 IntRegs:$src2),
2932                                     (i32 IntRegs:$src3))))],
2933             "$src1 = $dst">;
2934
2935   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
2936             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2937             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2938             [(set (i64 DoubleRegs:$dst),
2939                   (OpNode2 (i64 DoubleRegs:$src1),
2940                            (OpNode1 (i64 DoubleRegs:$src2),
2941                                     (i32 IntRegs:$src3))))],
2942             "$src1 = $dst">;
2943
2944 }
2945
2946 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
2947 let AddedComplexity = 100 in
2948   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
2949   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
2950   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
2951   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
2952 }
2953
2954 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
2955 let AddedComplexity = 100 in
2956   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
2957   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
2958   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
2959   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
2960 }
2961
2962 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
2963 let AddedComplexity = 100 in
2964   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
2965 }
2966
2967 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
2968            xtype_xor_imm<"asl", shl>;
2969
2970 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
2971            xtype_xor_imm<"lsr", srl>;
2972
2973 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
2974 defm LSL : basic_xtype_reg<"lsl", shl>;
2975
2976 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
2977 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
2978       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
2979
2980 //===----------------------------------------------------------------------===//
2981 // V3 Instructions +
2982 //===----------------------------------------------------------------------===//
2983
2984 include "HexagonInstrInfoV3.td"
2985
2986 //===----------------------------------------------------------------------===//
2987 // V3 Instructions -
2988 //===----------------------------------------------------------------------===//
2989
2990 //===----------------------------------------------------------------------===//
2991 // V4 Instructions +
2992 //===----------------------------------------------------------------------===//
2993
2994 include "HexagonInstrInfoV4.td"
2995
2996 //===----------------------------------------------------------------------===//
2997 // V4 Instructions -
2998 //===----------------------------------------------------------------------===//
2999
3000 //===----------------------------------------------------------------------===//
3001 // V5 Instructions +
3002 //===----------------------------------------------------------------------===//
3003
3004 include "HexagonInstrInfoV5.td"
3005
3006 //===----------------------------------------------------------------------===//
3007 // V5 Instructions -
3008 //===----------------------------------------------------------------------===//