lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonImmediates.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // Hexagon Instruction Predicate Definitions.
  19 //===----------------------------------------------------------------------===//
  20 def HasV2T                      : Predicate<"Subtarget.hasV2TOps()">;
  21 def HasV2TOnly                  : Predicate<"Subtarget.hasV2TOpsOnly()">;
  22 def NoV2T                       : Predicate<"!Subtarget.hasV2TOps()">;
  23 def HasV3T                      : Predicate<"Subtarget.hasV3TOps()">;
  24 def HasV3TOnly                  : Predicate<"Subtarget.hasV3TOpsOnly()">;
  25 def NoV3T                       : Predicate<"!Subtarget.hasV3TOps()">;
  26 def HasV4T                      : Predicate<"Subtarget.hasV4TOps()">;
  27 def NoV4T                       : Predicate<"!Subtarget.hasV4TOps()">;
  28 def UseMEMOP                    : Predicate<"Subtarget.useMemOps()">;
  29
  30 // Addressing modes.
  31 def ADDRrr : ComplexPattern<i32, 2, "SelectADDRrr", [], []>;
  32 def ADDRri : ComplexPattern<i32, 2, "SelectADDRri", [frameindex], []>;
  33 def ADDRriS11_0 : ComplexPattern<i32, 2, "SelectADDRriS11_0", [frameindex], []>;
  34 def ADDRriS11_1 : ComplexPattern<i32, 2, "SelectADDRriS11_1", [frameindex], []>;
  35 def ADDRriS11_2 : ComplexPattern<i32, 2, "SelectADDRriS11_2", [frameindex], []>;
  36 def ADDRriS11_3 : ComplexPattern<i32, 2, "SelectADDRriS11_3", [frameindex], []>;
  37 def ADDRriU6_0 : ComplexPattern<i32, 2, "SelectADDRriU6_0", [frameindex], []>;
  38 def ADDRriU6_1 : ComplexPattern<i32, 2, "SelectADDRriU6_1", [frameindex], []>;
  39 def ADDRriU6_2 : ComplexPattern<i32, 2, "SelectADDRriU6_2", [frameindex], []>;
  40
  41 // Address operands.
  42 def MEMrr : Operand<i32> {
  43   let PrintMethod = "printHexagonMEMrrOperand";
  44   let MIOperandInfo = (ops IntRegs, IntRegs);
  45 }
  46
  47 // Address operands
  48 def MEMri : Operand<i32> {
  49   let PrintMethod = "printHexagonMEMriOperand";
  50   let MIOperandInfo = (ops IntRegs, IntRegs);
  51 }
  52
  53 def MEMri_s11_2 : Operand<i32>,
  54   ComplexPattern<i32, 2, "SelectMEMriS11_2", []> {
  55   let PrintMethod = "printHexagonMEMriOperand";
  56   let MIOperandInfo = (ops IntRegs, s11Imm);
  57 }
  58
  59 def FrameIndex : Operand<i32> {
  60   let PrintMethod = "printHexagonFrameIndexOperand";
  61   let MIOperandInfo = (ops IntRegs, s11Imm);
  62 }
  63
  64 let PrintMethod = "printGlobalOperand" in
  65   def globaladdress : Operand<i32>;
  66
  67 let PrintMethod = "printJumpTable" in
  68  def jumptablebase : Operand<i32>;
  69
  70 def brtarget : Operand<OtherVT>;
  71 def calltarget : Operand<i32>;
  72
  73 def bblabel : Operand<i32>;
  74 def bbl   : SDNode<"ISD::BasicBlock", SDTPtrLeaf   , [], "BasicBlockSDNode">;
  75
  76 def symbolHi32 : Operand<i32> {
  77   let PrintMethod = "printSymbolHi";
  78 }
  79 def symbolLo32 : Operand<i32> {
  80   let PrintMethod = "printSymbolLo";
  81 }
  82
  83 // Multi-class for logical operators.
  84 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  85   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  86                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  87                  [(set IntRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
  88   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  89                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  90                  [(set IntRegs:$dst, (OpNode s10Imm:$b, IntRegs:$c))]>;
  91 }
  92
  93 // Multi-class for compare ops.
  94 let isCompare = 1 in {
  95 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  96   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  97                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  98                  [(set PredRegs:$dst, (OpNode DoubleRegs:$b, DoubleRegs:$c))]>;
  99 }
 100 multiclass CMP32_rr<string OpcStr, PatFrag OpNode> {
 101   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 102                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 103                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 104 }
 105
 106 multiclass CMP32_rr_ri_s10<string OpcStr, PatFrag OpNode> {
 107   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 108                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 109                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 110   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Imm:$c),
 111                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 112                  [(set PredRegs:$dst, (OpNode IntRegs:$b, s10ImmPred:$c))]>;
 113 }
 114
 115 multiclass CMP32_rr_ri_u9<string OpcStr, PatFrag OpNode> {
 116   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 117                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 118                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 119   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Imm:$c),
 120                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 121                  [(set PredRegs:$dst, (OpNode IntRegs:$b, u9ImmPred:$c))]>;
 122 }
 123
 124 multiclass CMP32_ri_u9<string OpcStr, PatFrag OpNode> {
 125   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Imm:$c),
 126                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 127                  [(set PredRegs:$dst, (OpNode IntRegs:$b, u9ImmPred:$c))]>;
 128 }
 129
 130 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
 131   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Imm:$c),
 132                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 133                  [(set PredRegs:$dst, (OpNode IntRegs:$b, s8ImmPred:$c))]>;
 134 }
 135 }
 136
 137 //===----------------------------------------------------------------------===//
 138 // Instructions
 139 //===----------------------------------------------------------------------===//
 140
 141 //===----------------------------------------------------------------------===//
 142 // http://qualnet.qualcomm.com/~erich/v1/htmldocs/index.html
 143 // http://qualnet.qualcomm.com/~erich/v2/htmldocs/index.html
 144 // http://qualnet.qualcomm.com/~erich/v3/htmldocs/index.html
 145 // http://qualnet.qualcomm.com/~erich/v4/htmldocs/index.html
 146 // http://qualnet.qualcomm.com/~erich/v5/htmldocs/index.html
 147 //===----------------------------------------------------------------------===//
 148
 149 //===----------------------------------------------------------------------===//
 150 // ALU32/ALU +
 151 //===----------------------------------------------------------------------===//
 152 // Add.
 153 let isPredicable = 1 in
 154 def ADD_rr : ALU32_rr<(outs IntRegs:$dst),
 155             (ins IntRegs:$src1, IntRegs:$src2),
 156             "$dst = add($src1, $src2)",
 157             [(set IntRegs:$dst, (add IntRegs:$src1, IntRegs:$src2))]>;
 158
 159 let isPredicable = 1 in
 160 def ADD_ri : ALU32_ri<(outs IntRegs:$dst),
 161             (ins IntRegs:$src1, s16Imm:$src2),
 162             "$dst = add($src1, #$src2)",
 163             [(set IntRegs:$dst, (add IntRegs:$src1, s16ImmPred:$src2))]>;
 164
 165 // Logical operations.
 166 let isPredicable = 1 in
 167 def XOR_rr : ALU32_rr<(outs IntRegs:$dst),
 168             (ins IntRegs:$src1, IntRegs:$src2),
 169             "$dst = xor($src1, $src2)",
 170             [(set IntRegs:$dst, (xor IntRegs:$src1, IntRegs:$src2))]>;
 171
 172 let isPredicable = 1 in
 173 def AND_rr : ALU32_rr<(outs IntRegs:$dst),
 174             (ins IntRegs:$src1, IntRegs:$src2),
 175             "$dst = and($src1, $src2)",
 176             [(set IntRegs:$dst, (and IntRegs:$src1, IntRegs:$src2))]>;
 177
 178 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 179             (ins IntRegs:$src1, s8Imm:$src2),
 180             "$dst = or($src1, #$src2)",
 181             [(set IntRegs:$dst, (or IntRegs:$src1, s8ImmPred:$src2))]>;
 182
 183 def NOT_rr : ALU32_rr<(outs IntRegs:$dst),
 184             (ins IntRegs:$src1),
 185             "$dst = not($src1)",
 186             [(set IntRegs:$dst, (not IntRegs:$src1))]>;
 187
 188 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 189             (ins IntRegs:$src1, s10Imm:$src2),
 190             "$dst = and($src1, #$src2)",
 191             [(set IntRegs:$dst, (and IntRegs:$src1, s10ImmPred:$src2))]>;
 192
 193 let isPredicable = 1 in
 194 def OR_rr : ALU32_rr<(outs IntRegs:$dst),
 195             (ins IntRegs:$src1, IntRegs:$src2),
 196             "$dst = or($src1, $src2)",
 197             [(set IntRegs:$dst, (or IntRegs:$src1, IntRegs:$src2))]>;
 198
 199 // Negate.
 200 def NEG : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 201           "$dst = neg($src1)",
 202           [(set IntRegs:$dst, (ineg IntRegs:$src1))]>;
 203 // Nop.
 204 let neverHasSideEffects = 1 in
 205 def NOP : ALU32_rr<(outs), (ins),
 206           "nop",
 207           []>;
 208
 209 // Subtract.
 210 let isPredicable = 1 in
 211 def SUB_rr : ALU32_rr<(outs IntRegs:$dst),
 212             (ins IntRegs:$src1, IntRegs:$src2),
 213             "$dst = sub($src1, $src2)",
 214             [(set IntRegs:$dst, (sub IntRegs:$src1, IntRegs:$src2))]>;
 215
 216 // Transfer immediate.
 217 let isReMaterializable = 1, isPredicable = 1 in
 218 def TFRI : ALU32_ri<(outs IntRegs:$dst), (ins s16Imm:$src1),
 219            "$dst = #$src1",
 220            [(set IntRegs:$dst, s16ImmPred:$src1)]>;
 221
 222 // Transfer register.
 223 let neverHasSideEffects = 1, isPredicable = 1 in
 224 def TFR : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1),
 225           "$dst = $src1",
 226           []>;
 227
 228 // Transfer control register.
 229 let neverHasSideEffects = 1 in
 230 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 231            "$dst = $src1",
 232            []>;
 233 //===----------------------------------------------------------------------===//
 234 // ALU32/ALU -
 235 //===----------------------------------------------------------------------===//
 236
 237
 238 //===----------------------------------------------------------------------===//
 239 // ALU32/PERM +
 240 //===----------------------------------------------------------------------===//
 241
 242 // Combine.
 243 let isPredicable = 1, neverHasSideEffects = 1 in
 244 def COMBINE_rr : ALU32_rr<(outs DoubleRegs:$dst),
 245             (ins IntRegs:$src1, IntRegs:$src2),
 246             "$dst = combine($src1, $src2)",
 247             []>;
 248
 249 // Mux.
 250 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 251                                                    DoubleRegs:$src2,
 252                                                    DoubleRegs:$src3),
 253             "$dst = vmux($src1, $src2, $src3)",
 254             []>;
 255
 256 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 257                                             IntRegs:$src2, IntRegs:$src3),
 258              "$dst = mux($src1, $src2, $src3)",
 259              [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
 260                                          IntRegs:$src3))]>;
 261
 262 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 263                                                 IntRegs:$src3),
 264              "$dst = mux($src1, #$src2, $src3)",
 265              [(set IntRegs:$dst, (select PredRegs:$src1,
 266                                          s8ImmPred:$src2, IntRegs:$src3))]>;
 267
 268 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 269                                                 s8Imm:$src3),
 270              "$dst = mux($src1, $src2, #$src3)",
 271              [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
 272                                          s8ImmPred:$src3))]>;
 273
 274 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 275                                                 s8Imm:$src3),
 276              "$dst = mux($src1, #$src2, #$src3)",
 277              [(set IntRegs:$dst, (select PredRegs:$src1, s8ImmPred:$src2,
 278                                          s8ImmPred:$src3))]>;
 279
 280 // Shift halfword.
 281 let isPredicable = 1 in
 282 def ASLH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 283            "$dst = aslh($src1)",
 284            [(set IntRegs:$dst, (shl 16, IntRegs:$src1))]>;
 285
 286 let isPredicable = 1 in
 287 def ASRH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 288            "$dst = asrh($src1)",
 289            [(set IntRegs:$dst, (sra 16, IntRegs:$src1))]>;
 290
 291 // Sign extend.
 292 let isPredicable = 1 in
 293 def SXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 294            "$dst = sxtb($src1)",
 295            [(set IntRegs:$dst, (sext_inreg IntRegs:$src1, i8))]>;
 296
 297 let isPredicable = 1 in
 298 def SXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 299            "$dst = sxth($src1)",
 300            [(set IntRegs:$dst, (sext_inreg IntRegs:$src1, i16))]>;
 301
 302 // Zero extend.
 303 let isPredicable = 1, neverHasSideEffects = 1 in
 304 def ZXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 305            "$dst = zxtb($src1)",
 306            []>;
 307
 308 let isPredicable = 1, neverHasSideEffects = 1 in
 309 def ZXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 310                     "$dst = zxth($src1)",
 311                     []>;
 312 //===----------------------------------------------------------------------===//
 313 // ALU32/PERM -
 314 //===----------------------------------------------------------------------===//
 315
 316
 317 //===----------------------------------------------------------------------===//
 318 // ALU32/PRED +
 319 //===----------------------------------------------------------------------===//
 320
 321 // Conditional add.
 322 let neverHasSideEffects = 1, isPredicated = 1 in
 323 def ADD_ri_cPt : ALU32_ri<(outs IntRegs:$dst),
 324             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 325             "if ($src1) $dst = add($src2, #$src3)",
 326             []>;
 327
 328 let neverHasSideEffects = 1, isPredicated = 1 in
 329 def ADD_ri_cNotPt : ALU32_ri<(outs IntRegs:$dst),
 330             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 331             "if (!$src1) $dst = add($src2, #$src3)",
 332             []>;
 333
 334 let neverHasSideEffects = 1, isPredicated = 1 in
 335 def ADD_ri_cdnPt : ALU32_ri<(outs IntRegs:$dst),
 336             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 337             "if ($src1.new) $dst = add($src2, #$src3)",
 338             []>;
 339
 340 let neverHasSideEffects = 1, isPredicated = 1 in
 341 def ADD_ri_cdnNotPt : ALU32_ri<(outs IntRegs:$dst),
 342             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 343             "if (!$src1.new) $dst = add($src2, #$src3)",
 344             []>;
 345
 346 let neverHasSideEffects = 1, isPredicated = 1 in
 347 def ADD_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 348             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 349             "if ($src1) $dst = add($src2, $src3)",
 350             []>;
 351
 352 let neverHasSideEffects = 1, isPredicated = 1 in
 353 def ADD_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 354             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 355             "if (!$src1) $dst = add($src2, $src3)",
 356             []>;
 357
 358 let neverHasSideEffects = 1, isPredicated = 1 in
 359 def ADD_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 360             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 361             "if ($src1.new) $dst = add($src2, $src3)",
 362             []>;
 363
 364 let neverHasSideEffects = 1, isPredicated = 1 in
 365 def ADD_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 366             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 367             "if (!$src1.new) $dst = add($src2, $src3)",
 368             []>;
 369
 370
 371 // Conditional combine.
 372
 373 let neverHasSideEffects = 1, isPredicated = 1 in
 374 def COMBINE_rr_cPt : ALU32_rr<(outs DoubleRegs:$dst),
 375             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 376             "if ($src1) $dst = combine($src2, $src3)",
 377             []>;
 378
 379 let neverHasSideEffects = 1, isPredicated = 1 in
 380 def COMBINE_rr_cNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 381             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 382             "if (!$src1) $dst = combine($src2, $src3)",
 383             []>;
 384
 385 let neverHasSideEffects = 1, isPredicated = 1 in
 386 def COMBINE_rr_cdnPt : ALU32_rr<(outs DoubleRegs:$dst),
 387             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 388             "if ($src1.new) $dst = combine($src2, $src3)",
 389             []>;
 390
 391 let neverHasSideEffects = 1, isPredicated = 1 in
 392 def COMBINE_rr_cdnNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 393             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 394             "if (!$src1.new) $dst = combine($src2, $src3)",
 395             []>;
 396
 397 // Conditional logical operations.
 398
 399 let isPredicated = 1 in
 400 def XOR_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 401             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 402             "if ($src1) $dst = xor($src2, $src3)",
 403             []>;
 404
 405 let isPredicated = 1 in
 406 def XOR_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 407             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 408             "if (!$src1) $dst = xor($src2, $src3)",
 409             []>;
 410
 411 let isPredicated = 1 in
 412 def XOR_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 413             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 414             "if ($src1.new) $dst = xor($src2, $src3)",
 415             []>;
 416
 417 let isPredicated = 1 in
 418 def XOR_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 419             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 420             "if (!$src1.new) $dst = xor($src2, $src3)",
 421             []>;
 422
 423 let isPredicated = 1 in
 424 def AND_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 425             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 426             "if ($src1) $dst = and($src2, $src3)",
 427             []>;
 428
 429 let isPredicated = 1 in
 430 def AND_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 431             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 432             "if (!$src1) $dst = and($src2, $src3)",
 433             []>;
 434
 435 let isPredicated = 1 in
 436 def AND_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 437             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 438             "if ($src1.new) $dst = and($src2, $src3)",
 439             []>;
 440
 441 let isPredicated = 1 in
 442 def AND_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 443             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 444             "if (!$src1.new) $dst = and($src2, $src3)",
 445             []>;
 446
 447 let isPredicated = 1 in
 448 def OR_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 449             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 450             "if ($src1) $dst = or($src2, $src3)",
 451             []>;
 452
 453 let isPredicated = 1 in
 454 def OR_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 455             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 456             "if (!$src1) $dst = or($src2, $src3)",
 457             []>;
 458
 459 let isPredicated = 1 in
 460 def OR_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 461             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 462             "if ($src1.new) $dst = or($src2, $src3)",
 463             []>;
 464
 465 let isPredicated = 1 in
 466 def OR_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 467             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 468             "if (!$src1.new) $dst = or($src2, $src3)",
 469             []>;
 470
 471
 472 // Conditional subtract.
 473
 474 let isPredicated = 1 in
 475 def SUB_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 476             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 477             "if ($src1) $dst = sub($src2, $src3)",
 478             []>;
 479
 480 let isPredicated = 1 in
 481 def SUB_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 482             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 483             "if (!$src1) $dst = sub($src2, $src3)",
 484             []>;
 485
 486 let isPredicated = 1 in
 487 def SUB_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 488             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 489             "if ($src1.new) $dst = sub($src2, $src3)",
 490             []>;
 491
 492 let isPredicated = 1 in
 493 def SUB_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 494             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 495             "if (!$src1.new) $dst = sub($src2, $src3)",
 496             []>;
 497
 498
 499 // Conditional transfer.
 500
 501 let neverHasSideEffects = 1, isPredicated = 1 in
 502 def TFR_cPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2),
 503               "if ($src1) $dst = $src2",
 504               []>;
 505
 506 let neverHasSideEffects = 1, isPredicated = 1 in
 507 def TFR_cNotPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 508                                                     IntRegs:$src2),
 509                  "if (!$src1) $dst = $src2",
 510                  []>;
 511
 512 let neverHasSideEffects = 1, isPredicated = 1 in
 513 def TFRI_cPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, s12Imm:$src2),
 514                "if ($src1) $dst = #$src2",
 515                []>;
 516
 517 let neverHasSideEffects = 1, isPredicated = 1 in
 518 def TFRI_cNotPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 519                                                      s12Imm:$src2),
 520                   "if (!$src1) $dst = #$src2",
 521                   []>;
 522
 523 let neverHasSideEffects = 1, isPredicated = 1 in
 524 def TFR_cdnPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 525                                                    IntRegs:$src2),
 526                 "if ($src1.new) $dst = $src2",
 527                 []>;
 528
 529 let neverHasSideEffects = 1, isPredicated = 1 in
 530 def TFR_cdnNotPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 531                                                       IntRegs:$src2),
 532                    "if (!$src1.new) $dst = $src2",
 533                    []>;
 534
 535 let neverHasSideEffects = 1, isPredicated = 1 in
 536 def TFRI_cdnPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 537                                                     s12Imm:$src2),
 538                  "if ($src1.new) $dst = #$src2",
 539                  []>;
 540
 541 let neverHasSideEffects = 1, isPredicated = 1 in
 542 def TFRI_cdnNotPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 543                                                        s12Imm:$src2),
 544                     "if (!$src1.new) $dst = #$src2",
 545                     []>;
 546
 547 // Compare.
 548 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", setugt>;
 549 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", setgt>;
 550 defm CMPLT : CMP32_rr<"cmp.lt", setlt>;
 551 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", seteq>;
 552 defm CMPGE : CMP32_ri_s8<"cmp.ge", setge>;
 553 defm CMPGEU : CMP32_ri_u9<"cmp.geu", setuge>;
 554 //===----------------------------------------------------------------------===//
 555 // ALU32/PRED -
 556 //===----------------------------------------------------------------------===//
 557
 558 //===----------------------------------------------------------------------===//
 559 // ALU32/VH +
 560 //===----------------------------------------------------------------------===//
 561 // Vector add halfwords
 562
 563 // Vector averagehalfwords
 564
 565 // Vector subtract halfwords
 566 //===----------------------------------------------------------------------===//
 567 // ALU32/VH -
 568 //===----------------------------------------------------------------------===//
 569
 570
 571 //===----------------------------------------------------------------------===//
 572 // ALU64/ALU +
 573 //===----------------------------------------------------------------------===//
 574 // Add.
 575 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 576                                                      DoubleRegs:$src2),
 577                "$dst = add($src1, $src2)",
 578                [(set DoubleRegs:$dst, (add DoubleRegs:$src1,
 579                                            DoubleRegs:$src2))]>;
 580
 581 // Add halfword.
 582
 583 // Compare.
 584 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 585 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 586 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 587
 588 // Logical operations.
 589 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 590                                                      DoubleRegs:$src2),
 591                "$dst = and($src1, $src2)",
 592                [(set DoubleRegs:$dst, (and DoubleRegs:$src1,
 593                                            DoubleRegs:$src2))]>;
 594
 595 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 596                                                     DoubleRegs:$src2),
 597               "$dst = or($src1, $src2)",
 598               [(set DoubleRegs:$dst, (or DoubleRegs:$src1, DoubleRegs:$src2))]>;
 599
 600 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 601                                                      DoubleRegs:$src2),
 602                "$dst = xor($src1, $src2)",
 603                [(set DoubleRegs:$dst, (xor DoubleRegs:$src1,
 604                                            DoubleRegs:$src2))]>;
 605
 606 // Maximum.
 607 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 608               "$dst = max($src2, $src1)",
 609               [(set IntRegs:$dst, (select (i1 (setlt IntRegs:$src2,
 610                                                      IntRegs:$src1)),
 611                                           IntRegs:$src1, IntRegs:$src2))]>;
 612
 613 // Minimum.
 614 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 615               "$dst = min($src2, $src1)",
 616               [(set IntRegs:$dst, (select (i1 (setgt IntRegs:$src2,
 617                                                      IntRegs:$src1)),
 618                                           IntRegs:$src1, IntRegs:$src2))]>;
 619
 620 // Subtract.
 621 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 622                                                      DoubleRegs:$src2),
 623                "$dst = sub($src1, $src2)",
 624                [(set DoubleRegs:$dst, (sub DoubleRegs:$src1,
 625                                            DoubleRegs:$src2))]>;
 626
 627 // Subtract halfword.
 628
 629 // Transfer register.
 630 let neverHasSideEffects = 1 in
 631 def TFR_64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
 632              "$dst = $src1",
 633              []>;
 634 //===----------------------------------------------------------------------===//
 635 // ALU64/ALU -
 636 //===----------------------------------------------------------------------===//
 637
 638 //===----------------------------------------------------------------------===//
 639 // ALU64/BIT +
 640 //===----------------------------------------------------------------------===//
 641 //
 642 //===----------------------------------------------------------------------===//
 643 // ALU64/BIT -
 644 //===----------------------------------------------------------------------===//
 645
 646 //===----------------------------------------------------------------------===//
 647 // ALU64/PERM +
 648 //===----------------------------------------------------------------------===//
 649 //
 650 //===----------------------------------------------------------------------===//
 651 // ALU64/PERM -
 652 //===----------------------------------------------------------------------===//
 653
 654 //===----------------------------------------------------------------------===//
 655 // ALU64/VB +
 656 //===----------------------------------------------------------------------===//
 657 //
 658 //===----------------------------------------------------------------------===//
 659 // ALU64/VB -
 660 //===----------------------------------------------------------------------===//
 661
 662 //===----------------------------------------------------------------------===//
 663 // ALU64/VH +
 664 //===----------------------------------------------------------------------===//
 665 //
 666 //===----------------------------------------------------------------------===//
 667 // ALU64/VH -
 668 //===----------------------------------------------------------------------===//
 669
 670 //===----------------------------------------------------------------------===//
 671 // ALU64/VW +
 672 //===----------------------------------------------------------------------===//
 673 //
 674 //===----------------------------------------------------------------------===//
 675 // ALU64/VW -
 676 //===----------------------------------------------------------------------===//
 677
 678 //===----------------------------------------------------------------------===//
 679 // CR +
 680 //===----------------------------------------------------------------------===//
 681 // Logical reductions on predicates.
 682
 683 // Looping instructions.
 684
 685 // Pipelined looping instructions.
 686
 687 // Logical operations on predicates.
 688 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 689              "$dst = and($src1, $src2)",
 690              [(set PredRegs:$dst, (and PredRegs:$src1, PredRegs:$src2))]>;
 691
 692 let neverHasSideEffects = 1 in
 693 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 694                                                  PredRegs:$src2),
 695                 "$dst = and($src1, !$src2)",
 696                 []>;
 697
 698 def NOT_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 699              "$dst = not($src1)",
 700              [(set PredRegs:$dst, (not PredRegs:$src1))]>;
 701
 702 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 703              "$dst = any8($src1)",
 704              []>;
 705
 706 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 707              "$dst = all8($src1)",
 708              []>;
 709
 710 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 711                                                  PredRegs:$src2),
 712              "$dst = vitpack($src1, $src2)",
 713              []>;
 714
 715 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 716                                                     DoubleRegs:$src2,
 717                                                     PredRegs:$src3),
 718              "$dst = valignb($src1, $src2, $src3)",
 719              []>;
 720
 721 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 722                                                      DoubleRegs:$src2,
 723                                                      PredRegs:$src3),
 724              "$dst = vspliceb($src1, $src2, $src3)",
 725              []>;
 726
 727 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 728              "$dst = mask($src1)",
 729              []>;
 730
 731 def NOT_Ps : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 732              "$dst = not($src1)",
 733              [(set PredRegs:$dst, (not PredRegs:$src1))]>;
 734
 735 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 736             "$dst = or($src1, $src2)",
 737             [(set PredRegs:$dst, (or PredRegs:$src1, PredRegs:$src2))]>;
 738
 739 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 740              "$dst = xor($src1, $src2)",
 741              [(set PredRegs:$dst, (xor PredRegs:$src1, PredRegs:$src2))]>;
 742
 743
 744 // User control register transfer.
 745 //===----------------------------------------------------------------------===//
 746 // CR -
 747 //===----------------------------------------------------------------------===//
 748
 749
 750 //===----------------------------------------------------------------------===//
 751 // J +
 752 //===----------------------------------------------------------------------===//
 753 // Jump to address.
 754 let isBranch = 1, isTerminator=1, isBarrier = 1, isPredicable = 1 in {
 755   def JMP : JInst< (outs),
 756             (ins brtarget:$offset),
 757             "jump $offset",
 758             [(br bb:$offset)]>;
 759 }
 760
 761 // if (p0) jump
 762 let isBranch = 1, isTerminator=1, Defs = [PC],
 763     isPredicated = 1 in {
 764   def JMP_Pred : JInst< (outs),
 765                  (ins PredRegs:$src, brtarget:$offset),
 766                  "if ($src) jump $offset",
 767                  [(brcond PredRegs:$src, bb:$offset)]>;
 768 }
 769
 770 // if (!p0) jump
 771 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 772     isPredicated = 1 in {
 773   def JMP_PredNot : JInst< (outs),
 774                     (ins PredRegs:$src, brtarget:$offset),
 775                     "if (!$src) jump $offset",
 776                     []>;
 777 }
 778
 779 let isTerminator = 1, isBranch = 1, neverHasSideEffects = 1, Defs = [PC],
 780     isPredicated = 1 in {
 781   def BRCOND : JInst < (outs), (ins PredRegs:$pred, brtarget:$dst),
 782                "if ($pred) jump $dst",
 783                []>;
 784 }
 785
 786 // Jump to address conditioned on new predicate.
 787 // if (p0) jump:t
 788 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 789     isPredicated = 1 in {
 790   def JMP_PredPt : JInst< (outs),
 791                    (ins PredRegs:$src, brtarget:$offset),
 792                    "if ($src.new) jump:t $offset",
 793                    []>;
 794 }
 795
 796 // if (!p0) jump:t
 797 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 798     isPredicated = 1 in {
 799   def JMP_PredNotPt : JInst< (outs),
 800                       (ins PredRegs:$src, brtarget:$offset),
 801                       "if (!$src.new) jump:t $offset",
 802                       []>;
 803 }
 804
 805 // Not taken.
 806 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 807     isPredicated = 1 in {
 808   def JMP_PredPnt : JInst< (outs),
 809                     (ins PredRegs:$src, brtarget:$offset),
 810                     "if ($src.new) jump:nt $offset",
 811                     []>;
 812 }
 813
 814 // Not taken.
 815 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 816     isPredicated = 1 in {
 817   def JMP_PredNotPnt : JInst< (outs),
 818                        (ins PredRegs:$src, brtarget:$offset),
 819                        "if (!$src.new) jump:nt $offset",
 820                        []>;
 821 }
 822 //===----------------------------------------------------------------------===//
 823 // J -
 824 //===----------------------------------------------------------------------===//
 825
 826 //===----------------------------------------------------------------------===//
 827 // JR +
 828 //===----------------------------------------------------------------------===//
 829 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 830                                [SDNPHasChain, SDNPOptInGlue]>;
 831
 832 // Jump to address from register.
 833 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 834   Defs = [PC], Uses = [R31] in {
 835   def JMPR: JRInst<(outs), (ins),
 836                    "jumpr r31",
 837                    [(retflag)]>;
 838 }
 839
 840 // Jump to address from register.
 841 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 842   Defs = [PC], Uses = [R31] in {
 843   def JMPR_cPt: JRInst<(outs), (ins PredRegs:$src1),
 844                        "if ($src1) jumpr r31",
 845                        []>;
 846 }
 847
 848 // Jump to address from register.
 849 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 850   Defs = [PC], Uses = [R31] in {
 851   def JMPR_cNotPt: JRInst<(outs), (ins PredRegs:$src1),
 852                           "if (!$src1) jumpr r31",
 853                           []>;
 854 }
 855
 856 //===----------------------------------------------------------------------===//
 857 // JR -
 858 //===----------------------------------------------------------------------===//
 859
 860 //===----------------------------------------------------------------------===//
 861 // LD +
 862 //===----------------------------------------------------------------------===//
 863 ///
 864 /// Make sure that in post increment load, the first operand is always the post
 865 /// increment operand.
 866 ///
 867 // Load doubleword.
 868 let isPredicable = 1 in
 869 def LDrid : LDInst<(outs DoubleRegs:$dst),
 870             (ins MEMri:$addr),
 871             "$dst = memd($addr)",
 872             [(set DoubleRegs:$dst, (load ADDRriS11_3:$addr))]>;
 873
 874 let isPredicable = 1, AddedComplexity = 20 in
 875 def LDrid_indexed : LDInst<(outs DoubleRegs:$dst),
 876             (ins IntRegs:$src1, s11_3Imm:$offset),
 877             "$dst=memd($src1+#$offset)",
 878             [(set DoubleRegs:$dst, (load (add IntRegs:$src1,
 879                                               s11_3ImmPred:$offset)))]>;
 880
 881 let mayLoad = 1, neverHasSideEffects = 1 in
 882 def LDrid_GP : LDInst<(outs DoubleRegs:$dst),
 883             (ins globaladdress:$global, u16Imm:$offset),
 884             "$dst=memd(#$global+$offset)",
 885             []>;
 886
 887 let mayLoad = 1, neverHasSideEffects = 1 in
 888 def LDd_GP : LDInst<(outs DoubleRegs:$dst),
 889             (ins globaladdress:$global),
 890             "$dst=memd(#$global)",
 891             []>;
 892
 893 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 894 def POST_LDrid : LDInstPI<(outs DoubleRegs:$dst, IntRegs:$dst2),
 895             (ins IntRegs:$src1, s4Imm:$offset),
 896             "$dst = memd($src1++#$offset)",
 897             [],
 898             "$src1 = $dst2">;
 899
 900 // Load doubleword conditionally.
 901 let mayLoad = 1, neverHasSideEffects = 1 in
 902 def LDrid_cPt : LDInst<(outs DoubleRegs:$dst),
 903             (ins PredRegs:$src1, MEMri:$addr),
 904             "if ($src1) $dst = memd($addr)",
 905             []>;
 906
 907
 908 let mayLoad = 1, neverHasSideEffects = 1 in
 909 def LDrid_cNotPt : LDInst<(outs DoubleRegs:$dst),
 910             (ins PredRegs:$src1, MEMri:$addr),
 911             "if (!$src1) $dst = memd($addr)",
 912             []>;
 913
 914 let mayLoad = 1, neverHasSideEffects = 1 in
 915 def LDrid_indexed_cPt : LDInst<(outs DoubleRegs:$dst),
 916             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 917             "if ($src1) $dst=memd($src2+#$src3)",
 918             []>;
 919
 920 let mayLoad = 1, neverHasSideEffects = 1 in
 921 def LDrid_indexed_cNotPt : LDInst<(outs DoubleRegs:$dst),
 922             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 923             "if (!$src1) $dst=memd($src2+#$src3)",
 924             []>;
 925
 926 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 927 def POST_LDrid_cPt : LDInstPI<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 928             (ins PredRegs:$src1, IntRegs:$src2, s4_3Imm:$src3),
 929             "if ($src1) $dst1 = memd($src2++#$src3)",
 930             [],
 931             "$src2 = $dst2">;
 932
 933 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 934 def POST_LDrid_cNotPt : LDInstPI<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 935             (ins PredRegs:$src1, IntRegs:$src2, s4_3Imm:$src3),
 936             "if (!$src1) $dst1 = memd($src2++#$src3)",
 937             [],
 938             "$src2 = $dst2">;
 939
 940 let mayLoad = 1, neverHasSideEffects = 1 in
 941 def LDrid_cdnPt : LDInst<(outs DoubleRegs:$dst),
 942             (ins PredRegs:$src1, MEMri:$addr),
 943             "if ($src1.new) $dst = memd($addr)",
 944             []>;
 945
 946 let mayLoad = 1, neverHasSideEffects = 1 in
 947 def LDrid_cdnNotPt : LDInst<(outs DoubleRegs:$dst),
 948             (ins PredRegs:$src1, MEMri:$addr),
 949             "if (!$src1.new) $dst = memd($addr)",
 950             []>;
 951
 952 let mayLoad = 1, neverHasSideEffects = 1 in
 953 def LDrid_indexed_cdnPt : LDInst<(outs DoubleRegs:$dst),
 954             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 955             "if ($src1.new) $dst=memd($src2+#$src3)",
 956             []>;
 957
 958 let mayLoad = 1, neverHasSideEffects = 1 in
 959 def LDrid_indexed_cdnNotPt : LDInst<(outs DoubleRegs:$dst),
 960             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 961             "if (!$src1.new) $dst=memd($src2+#$src3)",
 962             []>;
 963
 964
 965 // Load byte.
 966 let isPredicable = 1 in
 967 def LDrib : LDInst<(outs IntRegs:$dst),
 968             (ins MEMri:$addr),
 969             "$dst = memb($addr)",
 970             [(set IntRegs:$dst, (sextloadi8 ADDRriS11_0:$addr))]>;
 971
 972 def LDrib_ae : LDInst<(outs IntRegs:$dst),
 973             (ins MEMri:$addr),
 974             "$dst = memb($addr)",
 975             [(set IntRegs:$dst, (extloadi8 ADDRriS11_0:$addr))]>;
 976
 977 // Indexed load byte.
 978 let isPredicable = 1, AddedComplexity = 20 in
 979 def LDrib_indexed : LDInst<(outs IntRegs:$dst),
 980             (ins IntRegs:$src1, s11_0Imm:$offset),
 981             "$dst=memb($src1+#$offset)",
 982             [(set IntRegs:$dst, (sextloadi8 (add IntRegs:$src1,
 983                                                  s11_0ImmPred:$offset)))]>;
 984
 985
 986 // Indexed load byte any-extend.
 987 let AddedComplexity = 20 in
 988 def LDrib_ae_indexed : LDInst<(outs IntRegs:$dst),
 989             (ins IntRegs:$src1, s11_0Imm:$offset),
 990             "$dst=memb($src1+#$offset)",
 991             [(set IntRegs:$dst, (extloadi8 (add IntRegs:$src1,
 992                                                 s11_0ImmPred:$offset)))]>;
 993
 994 let mayLoad = 1, neverHasSideEffects = 1 in
 995 def LDrib_GP : LDInst<(outs IntRegs:$dst),
 996             (ins globaladdress:$global, u16Imm:$offset),
 997             "$dst=memb(#$global+$offset)",
 998             []>;
 999
1000 let mayLoad = 1, neverHasSideEffects = 1 in
1001 def LDb_GP : LDInst<(outs IntRegs:$dst),
1002             (ins globaladdress:$global),
1003             "$dst=memb(#$global)",
1004             []>;
1005
1006 let mayLoad = 1, neverHasSideEffects = 1 in
1007 def LDub_GP : LDInst<(outs IntRegs:$dst),
1008             (ins globaladdress:$global),
1009             "$dst=memub(#$global)",
1010             []>;
1011
1012 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1013 def POST_LDrib : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1014             (ins IntRegs:$src1, s4Imm:$offset),
1015             "$dst = memb($src1++#$offset)",
1016             [],
1017             "$src1 = $dst2">;
1018
1019 // Load byte conditionally.
1020 let mayLoad = 1, neverHasSideEffects = 1 in
1021 def LDrib_cPt : LDInst<(outs IntRegs:$dst),
1022             (ins PredRegs:$src1, MEMri:$addr),
1023             "if ($src1) $dst = memb($addr)",
1024             []>;
1025
1026 let mayLoad = 1, neverHasSideEffects = 1 in
1027 def LDrib_cNotPt : LDInst<(outs IntRegs:$dst),
1028             (ins PredRegs:$src1, MEMri:$addr),
1029             "if (!$src1) $dst = memb($addr)",
1030             []>;
1031
1032 let mayLoad = 1, neverHasSideEffects = 1 in
1033 def LDrib_indexed_cPt : LDInst<(outs IntRegs:$dst),
1034             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1035             "if ($src1) $dst = memb($src2+#$src3)",
1036             []>;
1037
1038 let mayLoad = 1, neverHasSideEffects = 1 in
1039 def LDrib_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1040             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1041             "if (!$src1) $dst = memb($src2+#$src3)",
1042             []>;
1043
1044 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1045 def POST_LDrib_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1046             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1047             "if ($src1) $dst1 = memb($src2++#$src3)",
1048             [],
1049             "$src2 = $dst2">;
1050
1051 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1052 def POST_LDrib_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1053             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1054             "if (!$src1) $dst1 = memb($src2++#$src3)",
1055             [],
1056             "$src2 = $dst2">;
1057
1058 let mayLoad = 1, neverHasSideEffects = 1 in
1059 def LDrib_cdnPt : LDInst<(outs IntRegs:$dst),
1060             (ins PredRegs:$src1, MEMri:$addr),
1061             "if ($src1.new) $dst = memb($addr)",
1062             []>;
1063
1064 let mayLoad = 1, neverHasSideEffects = 1 in
1065 def LDrib_cdnNotPt : LDInst<(outs IntRegs:$dst),
1066             (ins PredRegs:$src1, MEMri:$addr),
1067             "if (!$src1.new) $dst = memb($addr)",
1068             []>;
1069
1070 let mayLoad = 1, neverHasSideEffects = 1 in
1071 def LDrib_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1072             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1073             "if ($src1.new) $dst = memb($src2+#$src3)",
1074             []>;
1075
1076 let mayLoad = 1, neverHasSideEffects = 1 in
1077 def LDrib_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1078             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1079             "if (!$src1.new) $dst = memb($src2+#$src3)",
1080             []>;
1081
1082
1083 // Load halfword.
1084 let isPredicable = 1 in
1085 def LDrih : LDInst<(outs IntRegs:$dst),
1086             (ins MEMri:$addr),
1087             "$dst = memh($addr)",
1088             [(set IntRegs:$dst, (sextloadi16 ADDRriS11_1:$addr))]>;
1089
1090 let isPredicable = 1, AddedComplexity = 20 in
1091 def LDrih_indexed : LDInst<(outs IntRegs:$dst),
1092             (ins IntRegs:$src1, s11_1Imm:$offset),
1093             "$dst=memh($src1+#$offset)",
1094             [(set IntRegs:$dst, (sextloadi16 (add IntRegs:$src1,
1095                                                   s11_1ImmPred:$offset)))] >;
1096
1097 def LDrih_ae : LDInst<(outs IntRegs:$dst),
1098             (ins MEMri:$addr),
1099             "$dst = memh($addr)",
1100             [(set IntRegs:$dst, (extloadi16 ADDRriS11_1:$addr))]>;
1101
1102 let AddedComplexity = 20 in
1103 def LDrih_ae_indexed : LDInst<(outs IntRegs:$dst),
1104             (ins IntRegs:$src1, s11_1Imm:$offset),
1105             "$dst=memh($src1+#$offset)",
1106             [(set IntRegs:$dst, (extloadi16 (add IntRegs:$src1,
1107                                                  s11_1ImmPred:$offset)))] >;
1108
1109 let mayLoad = 1, neverHasSideEffects = 1 in
1110 def LDrih_GP : LDInst<(outs IntRegs:$dst),
1111             (ins globaladdress:$global, u16Imm:$offset),
1112             "$dst=memh(#$global+$offset)",
1113             []>;
1114
1115 let mayLoad = 1, neverHasSideEffects = 1 in
1116 def LDh_GP : LDInst<(outs IntRegs:$dst),
1117             (ins globaladdress:$global),
1118             "$dst=memh(#$global)",
1119             []>;
1120
1121 let mayLoad = 1, neverHasSideEffects = 1 in
1122 def LDuh_GP : LDInst<(outs IntRegs:$dst),
1123             (ins globaladdress:$global),
1124             "$dst=memuh(#$global)",
1125             []>;
1126
1127
1128 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1129 def POST_LDrih : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1130             (ins IntRegs:$src1, s4Imm:$offset),
1131             "$dst = memh($src1++#$offset)",
1132             [],
1133             "$src1 = $dst2">;
1134
1135 // Load halfword conditionally.
1136 let mayLoad = 1, neverHasSideEffects = 1 in
1137 def LDrih_cPt : LDInst<(outs IntRegs:$dst),
1138             (ins PredRegs:$src1, MEMri:$addr),
1139             "if ($src1) $dst = memh($addr)",
1140             []>;
1141
1142 let mayLoad = 1, neverHasSideEffects = 1 in
1143 def LDrih_cNotPt : LDInst<(outs IntRegs:$dst),
1144             (ins PredRegs:$src1, MEMri:$addr),
1145             "if (!$src1) $dst = memh($addr)",
1146             []>;
1147
1148 let mayLoad = 1, neverHasSideEffects = 1 in
1149 def LDrih_indexed_cPt : LDInst<(outs IntRegs:$dst),
1150             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1151             "if ($src1) $dst = memh($src2+#$src3)",
1152             []>;
1153
1154 let mayLoad = 1, neverHasSideEffects = 1 in
1155 def LDrih_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1156             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1157             "if (!$src1) $dst = memh($src2+#$src3)",
1158             []>;
1159
1160 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1161 def POST_LDrih_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1162             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1163             "if ($src1) $dst1 = memh($src2++#$src3)",
1164             [],
1165             "$src2 = $dst2">;
1166
1167 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1168 def POST_LDrih_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1169             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1170             "if (!$src1) $dst1 = memh($src2++#$src3)",
1171             [],
1172             "$src2 = $dst2">;
1173
1174 let mayLoad = 1, neverHasSideEffects = 1 in
1175 def LDrih_cdnPt : LDInst<(outs IntRegs:$dst),
1176             (ins PredRegs:$src1, MEMri:$addr),
1177             "if ($src1.new) $dst = memh($addr)",
1178             []>;
1179
1180 let mayLoad = 1, neverHasSideEffects = 1 in
1181 def LDrih_cdnNotPt : LDInst<(outs IntRegs:$dst),
1182             (ins PredRegs:$src1, MEMri:$addr),
1183             "if (!$src1.new) $dst = memh($addr)",
1184             []>;
1185
1186 let mayLoad = 1, neverHasSideEffects = 1 in
1187 def LDrih_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1188             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1189             "if ($src1.new) $dst = memh($src2+#$src3)",
1190             []>;
1191
1192 let mayLoad = 1, neverHasSideEffects = 1 in
1193 def LDrih_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1194             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1195             "if (!$src1.new) $dst = memh($src2+#$src3)",
1196             []>;
1197
1198 // Load unsigned byte.
1199 let isPredicable = 1 in
1200 def LDriub : LDInst<(outs IntRegs:$dst),
1201             (ins MEMri:$addr),
1202             "$dst = memub($addr)",
1203             [(set IntRegs:$dst, (zextloadi8 ADDRriS11_0:$addr))]>;
1204
1205 let isPredicable = 1 in
1206 def LDriubit : LDInst<(outs IntRegs:$dst),
1207             (ins MEMri:$addr),
1208             "$dst = memub($addr)",
1209             [(set IntRegs:$dst, (zextloadi1 ADDRriS11_0:$addr))]>;
1210
1211 let isPredicable = 1, AddedComplexity = 20 in
1212 def LDriub_indexed : LDInst<(outs IntRegs:$dst),
1213             (ins IntRegs:$src1, s11_0Imm:$offset),
1214             "$dst=memub($src1+#$offset)",
1215             [(set IntRegs:$dst, (zextloadi8 (add IntRegs:$src1,
1216                                                  s11_0ImmPred:$offset)))]>;
1217
1218 let AddedComplexity = 20 in
1219 def LDriubit_indexed : LDInst<(outs IntRegs:$dst),
1220             (ins IntRegs:$src1, s11_0Imm:$offset),
1221             "$dst=memub($src1+#$offset)",
1222             [(set IntRegs:$dst, (zextloadi1 (add IntRegs:$src1,
1223                                                  s11_0ImmPred:$offset)))]>;
1224
1225 def LDriub_ae : LDInst<(outs IntRegs:$dst),
1226             (ins MEMri:$addr),
1227             "$dst = memub($addr)",
1228             [(set IntRegs:$dst, (extloadi8 ADDRriS11_0:$addr))]>;
1229
1230
1231 let AddedComplexity = 20 in
1232 def LDriub_ae_indexed : LDInst<(outs IntRegs:$dst),
1233             (ins IntRegs:$src1, s11_0Imm:$offset),
1234             "$dst=memub($src1+#$offset)",
1235             [(set IntRegs:$dst, (extloadi8 (add IntRegs:$src1,
1236                                                 s11_0ImmPred:$offset)))]>;
1237
1238 let mayLoad = 1, neverHasSideEffects = 1 in
1239 def LDriub_GP : LDInst<(outs IntRegs:$dst),
1240             (ins globaladdress:$global, u16Imm:$offset),
1241             "$dst=memub(#$global+$offset)",
1242             []>;
1243
1244 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1245 def POST_LDriub : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1246             (ins IntRegs:$src1, s4Imm:$offset),
1247             "$dst = memub($src1++#$offset)",
1248             [],
1249             "$src1 = $dst2">;
1250
1251 // Load unsigned byte conditionally.
1252 let mayLoad = 1, neverHasSideEffects = 1 in
1253 def LDriub_cPt : LDInst<(outs IntRegs:$dst),
1254             (ins PredRegs:$src1, MEMri:$addr),
1255             "if ($src1) $dst = memub($addr)",
1256             []>;
1257
1258 let mayLoad = 1, neverHasSideEffects = 1 in
1259 def LDriub_cNotPt : LDInst<(outs IntRegs:$dst),
1260             (ins PredRegs:$src1, MEMri:$addr),
1261             "if (!$src1) $dst = memub($addr)",
1262             []>;
1263
1264 let mayLoad = 1, neverHasSideEffects = 1 in
1265 def LDriub_indexed_cPt : LDInst<(outs IntRegs:$dst),
1266             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1267             "if ($src1) $dst = memub($src2+#$src3)",
1268             []>;
1269
1270 let mayLoad = 1, neverHasSideEffects = 1 in
1271 def LDriub_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1272             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1273             "if (!$src1) $dst = memub($src2+#$src3)",
1274             []>;
1275
1276 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1277 def POST_LDriub_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1278             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1279             "if ($src1) $dst1 = memub($src2++#$src3)",
1280             [],
1281             "$src2 = $dst2">;
1282
1283 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1284 def POST_LDriub_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1285             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1286             "if (!$src1) $dst1 = memub($src2++#$src3)",
1287             [],
1288             "$src2 = $dst2">;
1289
1290 let mayLoad = 1, neverHasSideEffects = 1 in
1291 def LDriub_cdnPt : LDInst<(outs IntRegs:$dst),
1292             (ins PredRegs:$src1, MEMri:$addr),
1293             "if ($src1.new) $dst = memub($addr)",
1294             []>;
1295
1296 let mayLoad = 1, neverHasSideEffects = 1 in
1297 def LDriub_cdnNotPt : LDInst<(outs IntRegs:$dst),
1298             (ins PredRegs:$src1, MEMri:$addr),
1299             "if (!$src1.new) $dst = memub($addr)",
1300             []>;
1301
1302 let mayLoad = 1, neverHasSideEffects = 1 in
1303 def LDriub_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1304             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1305             "if ($src1.new) $dst = memub($src2+#$src3)",
1306             []>;
1307
1308 let mayLoad = 1, neverHasSideEffects = 1 in
1309 def LDriub_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1310             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1311             "if (!$src1.new) $dst = memub($src2+#$src3)",
1312             []>;
1313
1314 // Load unsigned halfword.
1315 let isPredicable = 1 in
1316 def LDriuh : LDInst<(outs IntRegs:$dst),
1317             (ins MEMri:$addr),
1318             "$dst = memuh($addr)",
1319             [(set IntRegs:$dst, (zextloadi16 ADDRriS11_1:$addr))]>;
1320
1321 // Indexed load unsigned halfword.
1322 let isPredicable = 1, AddedComplexity = 20 in
1323 def LDriuh_indexed : LDInst<(outs IntRegs:$dst),
1324             (ins IntRegs:$src1, s11_1Imm:$offset),
1325             "$dst=memuh($src1+#$offset)",
1326             [(set IntRegs:$dst, (zextloadi16 (add IntRegs:$src1,
1327                                                   s11_1ImmPred:$offset)))]>;
1328
1329 def LDriuh_ae : LDInst<(outs IntRegs:$dst),
1330             (ins MEMri:$addr),
1331             "$dst = memuh($addr)",
1332             [(set IntRegs:$dst, (extloadi16 ADDRriS11_1:$addr))]>;
1333
1334
1335 // Indexed load unsigned halfword any-extend.
1336 let AddedComplexity = 20 in
1337 def LDriuh_ae_indexed : LDInst<(outs IntRegs:$dst),
1338             (ins IntRegs:$src1, s11_1Imm:$offset),
1339             "$dst=memuh($src1+#$offset)",
1340             [(set IntRegs:$dst, (extloadi16 (add IntRegs:$src1,
1341                                                  s11_1ImmPred:$offset)))] >;
1342
1343 let mayLoad = 1, neverHasSideEffects = 1 in
1344 def LDriuh_GP : LDInst<(outs IntRegs:$dst),
1345             (ins globaladdress:$global, u16Imm:$offset),
1346             "$dst=memuh(#$global+$offset)",
1347             []>;
1348
1349 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1350 def POST_LDriuh : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1351             (ins IntRegs:$src1, s4Imm:$offset),
1352             "$dst = memuh($src1++#$offset)",
1353             [],
1354             "$src1 = $dst2">;
1355
1356 // Load unsigned halfword conditionally.
1357 let mayLoad = 1, neverHasSideEffects = 1 in
1358 def LDriuh_cPt : LDInst<(outs IntRegs:$dst),
1359             (ins PredRegs:$src1, MEMri:$addr),
1360             "if ($src1) $dst = memuh($addr)",
1361             []>;
1362
1363 let mayLoad = 1, neverHasSideEffects = 1 in
1364 def LDriuh_cNotPt : LDInst<(outs IntRegs:$dst),
1365             (ins PredRegs:$src1, MEMri:$addr),
1366             "if (!$src1) $dst = memuh($addr)",
1367             []>;
1368
1369 let mayLoad = 1, neverHasSideEffects = 1 in
1370 def LDriuh_indexed_cPt : LDInst<(outs IntRegs:$dst),
1371             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1372             "if ($src1) $dst = memuh($src2+#$src3)",
1373             []>;
1374
1375 let mayLoad = 1, neverHasSideEffects = 1 in
1376 def LDriuh_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1377             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1378             "if (!$src1) $dst = memuh($src2+#$src3)",
1379             []>;
1380
1381 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1382 def POST_LDriuh_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1383             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1384             "if ($src1) $dst1 = memuh($src2++#$src3)",
1385             [],
1386             "$src2 = $dst2">;
1387
1388 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1389 def POST_LDriuh_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1390             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1391             "if (!$src1) $dst1 = memuh($src2++#$src3)",
1392             [],
1393             "$src2 = $dst2">;
1394
1395 let mayLoad = 1, neverHasSideEffects = 1 in
1396 def LDriuh_cdnPt : LDInst<(outs IntRegs:$dst),
1397             (ins PredRegs:$src1, MEMri:$addr),
1398             "if ($src1.new) $dst = memuh($addr)",
1399             []>;
1400
1401 let mayLoad = 1, neverHasSideEffects = 1 in
1402 def LDriuh_cdnNotPt : LDInst<(outs IntRegs:$dst),
1403             (ins PredRegs:$src1, MEMri:$addr),
1404             "if (!$src1.new) $dst = memuh($addr)",
1405             []>;
1406
1407 let mayLoad = 1, neverHasSideEffects = 1 in
1408 def LDriuh_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1409             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1410             "if ($src1.new) $dst = memuh($src2+#$src3)",
1411             []>;
1412
1413 let mayLoad = 1, neverHasSideEffects = 1 in
1414 def LDriuh_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1415             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1416             "if (!$src1.new) $dst = memuh($src2+#$src3)",
1417             []>;
1418
1419
1420 // Load word.
1421 let isPredicable = 1 in
1422 def LDriw : LDInst<(outs IntRegs:$dst),
1423             (ins MEMri:$addr), "$dst = memw($addr)",
1424             [(set IntRegs:$dst, (load ADDRriS11_2:$addr))]>;
1425
1426 // Load predicate.
1427 let mayLoad = 1, Defs = [R10,R11] in
1428 def LDriw_pred : LDInst<(outs PredRegs:$dst),
1429             (ins MEMri:$addr),
1430             "Error; should not emit",
1431             []>;
1432
1433 // Indexed load.
1434 let isPredicable = 1, AddedComplexity = 20 in
1435 def LDriw_indexed : LDInst<(outs IntRegs:$dst),
1436             (ins IntRegs:$src1, s11_2Imm:$offset),
1437             "$dst=memw($src1+#$offset)",
1438             [(set IntRegs:$dst, (load (add IntRegs:$src1,
1439                                            s11_2ImmPred:$offset)))]>;
1440
1441 let mayLoad = 1, neverHasSideEffects = 1 in
1442 def LDriw_GP : LDInst<(outs IntRegs:$dst),
1443             (ins globaladdress:$global, u16Imm:$offset),
1444             "$dst=memw(#$global+$offset)",
1445             []>;
1446
1447 let mayLoad = 1, neverHasSideEffects = 1 in
1448 def LDw_GP : LDInst<(outs IntRegs:$dst),
1449             (ins globaladdress:$global),
1450             "$dst=memw(#$global)",
1451             []>;
1452
1453 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1454 def POST_LDriw : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1455             (ins IntRegs:$src1, s4Imm:$offset),
1456             "$dst = memw($src1++#$offset)",
1457             [],
1458             "$src1 = $dst2">;
1459
1460 // Load word conditionally.
1461
1462 let mayLoad = 1, neverHasSideEffects = 1 in
1463 def LDriw_cPt : LDInst<(outs IntRegs:$dst),
1464             (ins PredRegs:$src1, MEMri:$addr),
1465             "if ($src1) $dst = memw($addr)",
1466             []>;
1467
1468 let mayLoad = 1, neverHasSideEffects = 1 in
1469 def LDriw_cNotPt : LDInst<(outs IntRegs:$dst),
1470             (ins PredRegs:$src1, MEMri:$addr),
1471             "if (!$src1) $dst = memw($addr)",
1472             []>;
1473
1474 let mayLoad = 1, neverHasSideEffects = 1 in
1475 def LDriw_indexed_cPt : LDInst<(outs IntRegs:$dst),
1476             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1477             "if ($src1) $dst=memw($src2+#$src3)",
1478             []>;
1479
1480 let mayLoad = 1, neverHasSideEffects = 1 in
1481 def LDriw_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1482             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1483             "if (!$src1) $dst=memw($src2+#$src3)",
1484             []>;
1485
1486 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1487 def POST_LDriw_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1488             (ins PredRegs:$src1, IntRegs:$src2, s4_2Imm:$src3),
1489             "if ($src1) $dst1 = memw($src2++#$src3)",
1490             [],
1491             "$src2 = $dst2">;
1492
1493 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1494 def POST_LDriw_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1495             (ins PredRegs:$src1, IntRegs:$src2, s4_2Imm:$src3),
1496             "if (!$src1) $dst1 = memw($src2++#$src3)",
1497             [],
1498             "$src2 = $dst2">;
1499
1500 let mayLoad = 1, neverHasSideEffects = 1 in
1501 def LDriw_cdnPt : LDInst<(outs IntRegs:$dst),
1502             (ins PredRegs:$src1, MEMri:$addr),
1503             "if ($src1.new) $dst = memw($addr)",
1504             []>;
1505
1506 let mayLoad = 1, neverHasSideEffects = 1 in
1507 def LDriw_cdnNotPt : LDInst<(outs IntRegs:$dst),
1508             (ins PredRegs:$src1, MEMri:$addr),
1509             "if (!$src1.new) $dst = memw($addr)",
1510             []>;
1511
1512 let mayLoad = 1, neverHasSideEffects = 1 in
1513 def LDriw_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1514             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1515             "if ($src1.new) $dst=memw($src2+#$src3)",
1516             []>;
1517
1518 let mayLoad = 1, neverHasSideEffects = 1 in
1519 def LDriw_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1520             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1521             "if (!$src1.new) $dst=memw($src2+#$src3)",
1522             []>;
1523
1524 // Deallocate stack frame.
1525 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1526   def DEALLOCFRAME : LDInst<(outs), (ins i32imm:$amt1),
1527                      "deallocframe",
1528                      []>;
1529 }
1530
1531 // Load and unpack bytes to halfwords.
1532 //===----------------------------------------------------------------------===//
1533 // LD -
1534 //===----------------------------------------------------------------------===//
1535
1536 //===----------------------------------------------------------------------===//
1537 // MTYPE/ALU +
1538 //===----------------------------------------------------------------------===//
1539 //===----------------------------------------------------------------------===//
1540 // MTYPE/ALU -
1541 //===----------------------------------------------------------------------===//
1542
1543 //===----------------------------------------------------------------------===//
1544 // MTYPE/COMPLEX +
1545 //===----------------------------------------------------------------------===//
1546 //===----------------------------------------------------------------------===//
1547 // MTYPE/COMPLEX -
1548 //===----------------------------------------------------------------------===//
1549
1550 //===----------------------------------------------------------------------===//
1551 // MTYPE/MPYH +
1552 //===----------------------------------------------------------------------===//
1553 // Multiply and use lower result.
1554 // Rd=+mpyi(Rs,#u8)
1555 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1556               "$dst =+ mpyi($src1, #$src2)",
1557               [(set IntRegs:$dst, (mul IntRegs:$src1, u8ImmPred:$src2))]>;
1558
1559 // Rd=-mpyi(Rs,#u8)
1560 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, n8Imm:$src2),
1561               "$dst =- mpyi($src1, #$src2)",
1562               [(set IntRegs:$dst,
1563                (mul IntRegs:$src1, n8ImmPred:$src2))]>;
1564
1565 // Rd=mpyi(Rs,#m9)
1566 // s9 is NOT the same as m9 - but it works.. so far.
1567 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1568 // depending on the value of m9. See Arch Spec.
1569 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Imm:$src2),
1570               "$dst = mpyi($src1, #$src2)",
1571               [(set IntRegs:$dst, (mul IntRegs:$src1, s9ImmPred:$src2))]>;
1572
1573 // Rd=mpyi(Rs,Rt)
1574 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1575            "$dst = mpyi($src1, $src2)",
1576            [(set IntRegs:$dst, (mul IntRegs:$src1, IntRegs:$src2))]>;
1577
1578 // Rx+=mpyi(Rs,#u8)
1579 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1580             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1581             "$dst += mpyi($src2, #$src3)",
1582             [(set IntRegs:$dst,
1583             (add (mul IntRegs:$src2, u8ImmPred:$src3), IntRegs:$src1))],
1584             "$src1 = $dst">;
1585
1586 // Rx+=mpyi(Rs,Rt)
1587 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1588             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1589             "$dst += mpyi($src2, $src3)",
1590             [(set IntRegs:$dst,
1591             (add (mul IntRegs:$src2, IntRegs:$src3), IntRegs:$src1))],
1592             "$src1 = $dst">;
1593
1594 // Rx-=mpyi(Rs,#u8)
1595 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1596             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1597             "$dst -= mpyi($src2, #$src3)",
1598             [(set IntRegs:$dst,
1599             (sub IntRegs:$src1, (mul IntRegs:$src2, u8ImmPred:$src3)))],
1600             "$src1 = $dst">;
1601
1602 // Multiply and use upper result.
1603 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1604 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1605 // Rd=mpy(Rs,Rt)
1606 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1607           "$dst = mpy($src1, $src2)",
1608           [(set IntRegs:$dst, (mulhs IntRegs:$src1, IntRegs:$src2))]>;
1609
1610 // Rd=mpy(Rs,Rt):rnd
1611 // Rd=mpyu(Rs,Rt)
1612 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1613            "$dst = mpyu($src1, $src2)",
1614            [(set IntRegs:$dst, (mulhu IntRegs:$src1, IntRegs:$src2))]>;
1615
1616 // Multiply and use full result.
1617 // Rdd=mpyu(Rs,Rt)
1618 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1619              "$dst = mpyu($src1, $src2)",
1620              [(set DoubleRegs:$dst, (mul (i64 (anyext IntRegs:$src1)),
1621               (i64 (anyext IntRegs:$src2))))]>;
1622
1623 // Rdd=mpy(Rs,Rt)
1624 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1625              "$dst = mpy($src1, $src2)",
1626              [(set DoubleRegs:$dst, (mul (i64 (sext IntRegs:$src1)),
1627               (i64 (sext IntRegs:$src2))))]>;
1628
1629
1630 // Multiply and accumulate, use full result.
1631 // Rxx[+-]=mpy(Rs,Rt)
1632 // Rxx+=mpy(Rs,Rt)
1633 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1634             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1635             "$dst += mpy($src2, $src3)",
1636             [(set DoubleRegs:$dst,
1637             (add (mul (i64 (sext IntRegs:$src2)), (i64 (sext IntRegs:$src3))),
1638                DoubleRegs:$src1))],
1639             "$src1 = $dst">;
1640
1641 // Rxx-=mpy(Rs,Rt)
1642 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1643             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1644             "$dst -= mpy($src2, $src3)",
1645             [(set DoubleRegs:$dst,
1646             (sub DoubleRegs:$src1,
1647                 (mul (i64 (sext IntRegs:$src2)), (i64 (sext IntRegs:$src3)))))],
1648             "$src1 = $dst">;
1649
1650 // Rxx[+-]=mpyu(Rs,Rt)
1651 // Rxx+=mpyu(Rs,Rt)
1652 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1653                             IntRegs:$src2, IntRegs:$src3),
1654              "$dst += mpyu($src2, $src3)",
1655              [(set DoubleRegs:$dst, (add (mul (i64 (anyext IntRegs:$src2)),
1656               (i64 (anyext IntRegs:$src3))),
1657                DoubleRegs:$src1))],"$src1 = $dst">;
1658
1659 // Rxx-=mpyu(Rs,Rt)
1660 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1661             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1662             "$dst += mpyu($src2, $src3)",
1663             [(set DoubleRegs:$dst,
1664             (sub DoubleRegs:$src1,
1665                     (mul (i64 (anyext IntRegs:$src2)),
1666                          (i64 (anyext IntRegs:$src3)))))],
1667             "$src1 = $dst">;
1668
1669
1670 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1671                             IntRegs:$src2, IntRegs:$src3),
1672              "$dst += add($src2, $src3)",
1673              [(set IntRegs:$dst, (add (add IntRegs:$src2, IntRegs:$src3),
1674                                       IntRegs:$src1))],
1675              "$src1 = $dst">;
1676
1677 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1678                             IntRegs:$src2, s8Imm:$src3),
1679              "$dst += add($src2, #$src3)",
1680              [(set IntRegs:$dst, (add (add IntRegs:$src2, s8ImmPred:$src3),
1681                                       IntRegs:$src1))],
1682              "$src1 = $dst">;
1683
1684 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1685                             IntRegs:$src2, IntRegs:$src3),
1686              "$dst -= add($src2, $src3)",
1687              [(set IntRegs:$dst, (sub IntRegs:$src1, (add IntRegs:$src2,
1688                                                      IntRegs:$src3)))],
1689              "$src1 = $dst">;
1690
1691 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1692                             IntRegs:$src2, s8Imm:$src3),
1693              "$dst -= add($src2, #$src3)",
1694              [(set IntRegs:$dst, (sub IntRegs:$src1,
1695                                       (add IntRegs:$src2, s8ImmPred:$src3)))],
1696              "$src1 = $dst">;
1697
1698 //===----------------------------------------------------------------------===//
1699 // MTYPE/MPYH -
1700 //===----------------------------------------------------------------------===//
1701
1702 //===----------------------------------------------------------------------===//
1703 // MTYPE/MPYS +
1704 //===----------------------------------------------------------------------===//
1705 //===----------------------------------------------------------------------===//
1706 // MTYPE/MPYS -
1707 //===----------------------------------------------------------------------===//
1708
1709 //===----------------------------------------------------------------------===//
1710 // MTYPE/VB +
1711 //===----------------------------------------------------------------------===//
1712 //===----------------------------------------------------------------------===//
1713 // MTYPE/VB -
1714 //===----------------------------------------------------------------------===//
1715
1716 //===----------------------------------------------------------------------===//
1717 // MTYPE/VH  +
1718 //===----------------------------------------------------------------------===//
1719 //===----------------------------------------------------------------------===//
1720 // MTYPE/VH  -
1721 //===----------------------------------------------------------------------===//
1722
1723 //===----------------------------------------------------------------------===//
1724 // ST +
1725 //===----------------------------------------------------------------------===//
1726 ///
1727 /// Assumptions::: ****** DO NOT IGNORE ********
1728 /// 1. Make sure that in post increment store, the zero'th operand is always the
1729 ///    post increment operand.
1730 /// 2. Make sure that the store value operand(Rt/Rtt) in a store is always the
1731 ///    last operand.
1732 ///
1733 // Store doubleword.
1734 let isPredicable = 1 in
1735 def STrid : STInst<(outs),
1736             (ins MEMri:$addr, DoubleRegs:$src1),
1737             "memd($addr) = $src1",
1738             [(store DoubleRegs:$src1, ADDRriS11_3:$addr)]>;
1739
1740 // Indexed store double word.
1741 let AddedComplexity = 10, isPredicable = 1 in
1742 def STrid_indexed : STInst<(outs),
1743             (ins IntRegs:$src1, s11_3Imm:$src2,  DoubleRegs:$src3),
1744             "memd($src1+#$src2) = $src3",
1745             [(store DoubleRegs:$src3,
1746                                 (add IntRegs:$src1, s11_3ImmPred:$src2))]>;
1747
1748 let mayStore = 1, neverHasSideEffects = 1 in
1749 def STrid_GP : STInst<(outs),
1750             (ins globaladdress:$global, u16Imm:$offset, DoubleRegs:$src),
1751             "memd(#$global+$offset) = $src",
1752             []>;
1753
1754 let hasCtrlDep = 1, isPredicable = 1 in
1755 def POST_STdri : STInstPI<(outs IntRegs:$dst),
1756             (ins DoubleRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1757             "memd($src2++#$offset) = $src1",
1758             [(set IntRegs:$dst,
1759             (post_store DoubleRegs:$src1, IntRegs:$src2, s4_3ImmPred:$offset))],
1760             "$src2 = $dst">;
1761
1762 // Store doubleword conditionally.
1763 // if ([!]Pv) memd(Rs+#u6:3)=Rtt
1764 // if (Pv) memd(Rs+#u6:3)=Rtt
1765 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1766 def STrid_cPt : STInst<(outs),
1767             (ins PredRegs:$src1, MEMri:$addr, DoubleRegs:$src2),
1768             "if ($src1) memd($addr) = $src2",
1769             []>;
1770
1771 // if (!Pv) memd(Rs+#u6:3)=Rtt
1772 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1773 def STrid_cNotPt : STInst<(outs),
1774             (ins PredRegs:$src1, MEMri:$addr, DoubleRegs:$src2),
1775             "if (!$src1) memd($addr) = $src2",
1776             []>;
1777
1778 // if (Pv) memd(Rs+#u6:3)=Rtt
1779 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1780 def STrid_indexed_cPt : STInst<(outs),
1781             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1782                  DoubleRegs:$src4),
1783             "if ($src1) memd($src2+#$src3) = $src4",
1784             []>;
1785
1786 // if (!Pv) memd(Rs+#u6:3)=Rtt
1787 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1788 def STrid_indexed_cNotPt : STInst<(outs),
1789             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1790                  DoubleRegs:$src4),
1791             "if (!$src1) memd($src2+#$src3) = $src4",
1792             []>;
1793
1794 // if ([!]Pv) memd(Rx++#s4:3)=Rtt
1795 // if (Pv) memd(Rx++#s4:3)=Rtt
1796 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1797 def POST_STdri_cPt : STInstPI<(outs IntRegs:$dst),
1798             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1799                  s4_3Imm:$offset),
1800             "if ($src1) memd($src3++#$offset) = $src2",
1801             [],
1802             "$src3 = $dst">;
1803
1804 // if (!Pv) memd(Rx++#s4:3)=Rtt
1805 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1,
1806     isPredicated = 1 in
1807 def POST_STdri_cNotPt : STInstPI<(outs IntRegs:$dst),
1808             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1809                  s4_3Imm:$offset),
1810             "if (!$src1) memd($src3++#$offset) = $src2",
1811             [],
1812             "$src3 = $dst">;
1813
1814
1815 // Store byte.
1816 // memb(Rs+#s11:0)=Rt
1817 let isPredicable = 1 in
1818 def STrib : STInst<(outs),
1819             (ins MEMri:$addr, IntRegs:$src1),
1820             "memb($addr) = $src1",
1821             [(truncstorei8 IntRegs:$src1, ADDRriS11_0:$addr)]>;
1822
1823 let AddedComplexity = 10, isPredicable = 1 in
1824 def STrib_indexed : STInst<(outs),
1825             (ins IntRegs:$src1, s11_0Imm:$src2, IntRegs:$src3),
1826             "memb($src1+#$src2) = $src3",
1827             [(truncstorei8 IntRegs:$src3, (add IntRegs:$src1,
1828                                                s11_0ImmPred:$src2))]>;
1829
1830 // memb(gp+#u16:0)=Rt
1831 let mayStore = 1, neverHasSideEffects = 1 in
1832 def STrib_GP : STInst<(outs),
1833             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1834             "memb(#$global+$offset) = $src",
1835             []>;
1836
1837 let mayStore = 1, neverHasSideEffects = 1 in
1838 def STb_GP   : STInst<(outs),
1839             (ins globaladdress:$global, IntRegs:$src),
1840             "memb(#$global) = $src",
1841             []>;
1842
1843 // memb(Rx++#s4:0)=Rt
1844 let hasCtrlDep = 1, isPredicable = 1 in
1845 def POST_STbri : STInstPI<(outs IntRegs:$dst), (ins IntRegs:$src1,
1846                                                     IntRegs:$src2,
1847                                                     s4Imm:$offset),
1848             "memb($src2++#$offset) = $src1",
1849             [(set IntRegs:$dst,
1850             (post_truncsti8 IntRegs:$src1, IntRegs:$src2,
1851                             s4_0ImmPred:$offset))],
1852             "$src2 = $dst">;
1853
1854 // Store byte conditionally.
1855 // if ([!]Pv) memb(Rs+#u6:0)=Rt
1856 // if (Pv) memb(Rs+#u6:0)=Rt
1857 let mayStore = 1, neverHasSideEffects = 1 in
1858 def STrib_cPt : STInst<(outs),
1859             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1860             "if ($src1) memb($addr) = $src2",
1861             []>;
1862
1863 // if (!Pv) memb(Rs+#u6:0)=Rt
1864 let mayStore = 1, neverHasSideEffects = 1 in
1865 def STrib_cNotPt : STInst<(outs),
1866             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1867             "if (!$src1) memb($addr) = $src2",
1868             []>;
1869
1870 // if (Pv) memb(Rs+#u6:0)=Rt
1871 let mayStore = 1, neverHasSideEffects = 1 in
1872 def STrib_indexed_cPt : STInst<(outs),
1873             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1874             "if ($src1) memb($src2+#$src3) = $src4",
1875             []>;
1876
1877 // if (!Pv) memb(Rs+#u6:0)=Rt
1878 let mayStore = 1, neverHasSideEffects = 1 in
1879 def STrib_indexed_cNotPt : STInst<(outs),
1880             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1881             "if (!$src1) memb($src2+#$src3) = $src4",
1882             []>;
1883
1884 // if ([!]Pv) memb(Rx++#s4:0)=Rt
1885 // if (Pv) memb(Rx++#s4:0)=Rt
1886 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1887 def POST_STbri_cPt : STInstPI<(outs IntRegs:$dst),
1888             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1889             "if ($src1) memb($src3++#$offset) = $src2",
1890             [],"$src3 = $dst">;
1891
1892 // if (!Pv) memb(Rx++#s4:0)=Rt
1893 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1894 def POST_STbri_cNotPt : STInstPI<(outs IntRegs:$dst),
1895             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1896             "if (!$src1) memb($src3++#$offset) = $src2",
1897             [],"$src3 = $dst">;
1898
1899
1900 // Store halfword.
1901 // memh(Rs+#s11:1)=Rt
1902 let isPredicable = 1 in
1903 def STrih : STInst<(outs),
1904             (ins MEMri:$addr, IntRegs:$src1),
1905             "memh($addr) = $src1",
1906             [(truncstorei16 IntRegs:$src1, ADDRriS11_1:$addr)]>;
1907
1908
1909 let AddedComplexity = 10, isPredicable = 1 in
1910 def STrih_indexed : STInst<(outs),
1911             (ins IntRegs:$src1, s11_1Imm:$src2,  IntRegs:$src3),
1912             "memh($src1+#$src2) = $src3",
1913             [(truncstorei16 IntRegs:$src3, (add IntRegs:$src1,
1914                                                 s11_1ImmPred:$src2))]>;
1915
1916 let mayStore = 1, neverHasSideEffects = 1 in
1917 def STrih_GP : STInst<(outs),
1918             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1919             "memh(#$global+$offset) = $src",
1920             []>;
1921
1922 let mayStore = 1, neverHasSideEffects = 1 in
1923 def STh_GP   : STInst<(outs),
1924             (ins globaladdress:$global, IntRegs:$src),
1925             "memh(#$global) = $src",
1926             []>;
1927
1928 // memh(Rx++#s4:1)=Rt.H
1929 // memh(Rx++#s4:1)=Rt
1930 let hasCtrlDep = 1, isPredicable = 1 in
1931 def POST_SThri : STInstPI<(outs IntRegs:$dst),
1932             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1933             "memh($src2++#$offset) = $src1",
1934             [(set IntRegs:$dst,
1935             (post_truncsti16 IntRegs:$src1, IntRegs:$src2,
1936                              s4_1ImmPred:$offset))],
1937             "$src2 = $dst">;
1938
1939 // Store halfword conditionally.
1940 // if ([!]Pv) memh(Rs+#u6:1)=Rt
1941 // if (Pv) memh(Rs+#u6:1)=Rt
1942 let mayStore = 1, neverHasSideEffects = 1 in
1943 def STrih_cPt : STInst<(outs),
1944             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1945             "if ($src1) memh($addr) = $src2",
1946             []>;
1947
1948 // if (!Pv) memh(Rs+#u6:1)=Rt
1949 let mayStore = 1, neverHasSideEffects = 1 in
1950 def STrih_cNotPt : STInst<(outs),
1951             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1952             "if (!$src1) memh($addr) = $src2",
1953             []>;
1954
1955 // if (Pv) memh(Rs+#u6:1)=Rt
1956 let mayStore = 1, neverHasSideEffects = 1 in
1957 def STrih_indexed_cPt : STInst<(outs),
1958             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1959             "if ($src1) memh($src2+#$src3) = $src4",
1960             []>;
1961
1962 // if (!Pv) memh(Rs+#u6:1)=Rt
1963 let mayStore = 1, neverHasSideEffects = 1 in
1964 def STrih_indexed_cNotPt : STInst<(outs),
1965             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1966             "if (!$src1) memh($src2+#$src3) = $src4",
1967             []>;
1968
1969 // if ([!]Pv) memh(Rx++#s4:1)=Rt
1970 // if (Pv) memh(Rx++#s4:1)=Rt
1971 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1972 def POST_SThri_cPt : STInstPI<(outs IntRegs:$dst),
1973             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1974             "if ($src1) memh($src3++#$offset) = $src2",
1975             [],"$src3 = $dst">;
1976
1977 // if (!Pv) memh(Rx++#s4:1)=Rt
1978 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1979 def POST_SThri_cNotPt : STInstPI<(outs IntRegs:$dst),
1980             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1981             "if (!$src1) memh($src3++#$offset) = $src2",
1982             [],"$src3 = $dst">;
1983
1984
1985 // Store word.
1986 // Store predicate.
1987 let Defs = [R10,R11] in
1988 def STriw_pred : STInst<(outs),
1989             (ins MEMri:$addr, PredRegs:$src1),
1990             "Error; should not emit",
1991             []>;
1992
1993 // memw(Rs+#s11:2)=Rt
1994 let isPredicable = 1 in
1995 def STriw : STInst<(outs),
1996             (ins MEMri:$addr, IntRegs:$src1),
1997             "memw($addr) = $src1",
1998             [(store IntRegs:$src1, ADDRriS11_2:$addr)]>;
1999
2000 let AddedComplexity = 10, isPredicable = 1 in
2001 def STriw_indexed : STInst<(outs),
2002             (ins IntRegs:$src1, s11_2Imm:$src2, IntRegs:$src3),
2003             "memw($src1+#$src2) = $src3",
2004             [(store IntRegs:$src3, (add IntRegs:$src1, s11_2ImmPred:$src2))]>;
2005
2006 def STriwt : STInst<(outs),
2007             (ins MEMri:$addr, DoubleRegs:$src1),
2008             "memw($addr) = $src1",
2009             [(truncstorei32 DoubleRegs:$src1, ADDRriS11_2:$addr)]>;
2010
2011 let mayStore = 1, neverHasSideEffects = 1 in
2012 def STriw_GP : STInst<(outs),
2013             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
2014             "memw(#$global+$offset) = $src",
2015             []>;
2016
2017 let hasCtrlDep = 1, isPredicable = 1  in
2018 def POST_STwri : STInstPI<(outs IntRegs:$dst),
2019             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
2020             "memw($src2++#$offset) = $src1",
2021             [(set IntRegs:$dst,
2022             (post_store IntRegs:$src1, IntRegs:$src2, s4_2ImmPred:$offset))],
2023             "$src2 = $dst">;
2024
2025 // Store word conditionally.
2026 // if ([!]Pv) memw(Rs+#u6:2)=Rt
2027 // if (Pv) memw(Rs+#u6:2)=Rt
2028 let mayStore = 1, neverHasSideEffects = 1 in
2029 def STriw_cPt : STInst<(outs),
2030             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
2031             "if ($src1) memw($addr) = $src2",
2032             []>;
2033
2034 // if (!Pv) memw(Rs+#u6:2)=Rt
2035 let mayStore = 1, neverHasSideEffects = 1 in
2036 def STriw_cNotPt : STInst<(outs),
2037             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
2038             "if (!$src1) memw($addr) = $src2",
2039             []>;
2040
2041 // if (Pv) memw(Rs+#u6:2)=Rt
2042 let mayStore = 1, neverHasSideEffects = 1 in
2043 def STriw_indexed_cPt : STInst<(outs),
2044             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
2045             "if ($src1) memw($src2+#$src3) = $src4",
2046             []>;
2047
2048 // if (!Pv) memw(Rs+#u6:2)=Rt
2049 let mayStore = 1, neverHasSideEffects = 1 in
2050 def STriw_indexed_cNotPt : STInst<(outs),
2051             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
2052             "if (!$src1) memw($src2+#$src3) = $src4",
2053             []>;
2054
2055 // if ([!]Pv) memw(Rx++#s4:2)=Rt
2056 // if (Pv) memw(Rx++#s4:2)=Rt
2057 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
2058 def POST_STwri_cPt : STInstPI<(outs IntRegs:$dst),
2059             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
2060             "if ($src1) memw($src3++#$offset) = $src2",
2061             [],"$src3 = $dst">;
2062
2063 // if (!Pv) memw(Rx++#s4:2)=Rt
2064 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
2065 def POST_STwri_cNotPt : STInstPI<(outs IntRegs:$dst),
2066             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
2067             "if (!$src1) memw($src3++#$offset) = $src2",
2068             [],"$src3 = $dst">;
2069
2070
2071
2072 // Allocate stack frame.
2073 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
2074   def ALLOCFRAME : STInst<(outs),
2075              (ins i32imm:$amt),
2076              "allocframe(#$amt)",
2077              []>;
2078 }
2079 //===----------------------------------------------------------------------===//
2080 // ST -
2081 //===----------------------------------------------------------------------===//
2082
2083 //===----------------------------------------------------------------------===//
2084 // STYPE/ALU +
2085 //===----------------------------------------------------------------------===//
2086 // Logical NOT.
2087 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2088                "$dst = not($src1)",
2089                [(set DoubleRegs:$dst, (not DoubleRegs:$src1))]>;
2090
2091
2092 // Sign extend word to doubleword.
2093 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
2094            "$dst = sxtw($src1)",
2095            [(set DoubleRegs:$dst, (sext IntRegs:$src1))]>;
2096 //===----------------------------------------------------------------------===//
2097 // STYPE/ALU -
2098 //===----------------------------------------------------------------------===//
2099
2100 //===----------------------------------------------------------------------===//
2101 // STYPE/BIT +
2102 //===----------------------------------------------------------------------===//
2103 //===----------------------------------------------------------------------===//
2104 // STYPE/BIT -
2105 //===----------------------------------------------------------------------===//
2106
2107
2108 //===----------------------------------------------------------------------===//
2109 // STYPE/COMPLEX +
2110 //===----------------------------------------------------------------------===//
2111 //===----------------------------------------------------------------------===//
2112 // STYPE/COMPLEX -
2113 //===----------------------------------------------------------------------===//
2114
2115 //===----------------------------------------------------------------------===//
2116 // STYPE/PERM +
2117 //===----------------------------------------------------------------------===//
2118 //===----------------------------------------------------------------------===//
2119 // STYPE/PERM -
2120 //===----------------------------------------------------------------------===//
2121
2122 //===----------------------------------------------------------------------===//
2123 // STYPE/PRED +
2124 //===----------------------------------------------------------------------===//
2125 // Predicate transfer.
2126 let neverHasSideEffects = 1 in
2127 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
2128                "$dst = $src1  // Should almost never emit this",
2129                []>;
2130
2131 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
2132                "$dst = $src1  // Should almost never emit!",
2133                [(set PredRegs:$dst, (trunc IntRegs:$src1))]>;
2134 //===----------------------------------------------------------------------===//
2135 // STYPE/PRED -
2136 //===----------------------------------------------------------------------===//
2137
2138 //===----------------------------------------------------------------------===//
2139 // STYPE/SHIFT +
2140 //===----------------------------------------------------------------------===//
2141 // Shift by immediate.
2142 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2143              "$dst = asr($src1, #$src2)",
2144              [(set IntRegs:$dst, (sra IntRegs:$src1, u5ImmPred:$src2))]>;
2145
2146 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2147               "$dst = asr($src1, #$src2)",
2148               [(set DoubleRegs:$dst, (sra DoubleRegs:$src1, u6ImmPred:$src2))]>;
2149
2150 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2151           "$dst = asl($src1, #$src2)",
2152           [(set IntRegs:$dst, (shl IntRegs:$src1, u5ImmPred:$src2))]>;
2153
2154 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2155              "$dst = lsr($src1, #$src2)",
2156              [(set IntRegs:$dst, (srl IntRegs:$src1, u5ImmPred:$src2))]>;
2157
2158 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2159               "$dst = lsr($src1, #$src2)",
2160               [(set DoubleRegs:$dst, (srl DoubleRegs:$src1, u6ImmPred:$src2))]>;
2161
2162 def LSRd_ri_acc : SInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2163                                                      DoubleRegs:$src2,
2164                                                      u6Imm:$src3),
2165               "$dst += lsr($src2, #$src3)",
2166               [(set DoubleRegs:$dst, (add DoubleRegs:$src1,
2167                                           (srl DoubleRegs:$src2,
2168                                            u6ImmPred:$src3)))],
2169               "$src1 = $dst">;
2170
2171 // Shift by immediate and accumulate.
2172 def ASR_rr_acc : SInst_acc<(outs IntRegs:$dst), (ins IntRegs:$src1,
2173                                                      IntRegs:$src2,
2174                                                      IntRegs:$src3),
2175                  "$dst += asr($src2, $src3)",
2176                  [], "$src1 = $dst">;
2177
2178 // Shift by immediate and add.
2179 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2180                                              u3Imm:$src3),
2181              "$dst = addasl($src1, $src2, #$src3)",
2182              [(set IntRegs:$dst, (add IntRegs:$src1,
2183                                       (shl IntRegs:$src2,
2184                                            u3ImmPred:$src3)))]>;
2185
2186 // Shift by register.
2187 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2188              "$dst = asl($src1, $src2)",
2189              [(set IntRegs:$dst, (shl IntRegs:$src1, IntRegs:$src2))]>;
2190
2191 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2192              "$dst = asr($src1, $src2)",
2193              [(set IntRegs:$dst, (sra IntRegs:$src1, IntRegs:$src2))]>;
2194
2195
2196 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2197              "$dst = lsr($src1, $src2)",
2198              [(set IntRegs:$dst, (srl IntRegs:$src1, IntRegs:$src2))]>;
2199
2200 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2201            "$dst = lsl($src1, $src2)",
2202            [(set DoubleRegs:$dst, (shl DoubleRegs:$src1, IntRegs:$src2))]>;
2203
2204 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2205                                                  IntRegs:$src2),
2206               "$dst = asr($src1, $src2)",
2207               [(set DoubleRegs:$dst, (sra DoubleRegs:$src1, IntRegs:$src2))]>;
2208
2209 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2210                                                  IntRegs:$src2),
2211               "$dst = lsr($src1, $src2)",
2212               [(set DoubleRegs:$dst, (srl DoubleRegs:$src1, IntRegs:$src2))]>;
2213
2214 //===----------------------------------------------------------------------===//
2215 // STYPE/SHIFT -
2216 //===----------------------------------------------------------------------===//
2217
2218 //===----------------------------------------------------------------------===//
2219 // STYPE/VH +
2220 //===----------------------------------------------------------------------===//
2221 //===----------------------------------------------------------------------===//
2222 // STYPE/VH -
2223 //===----------------------------------------------------------------------===//
2224
2225 //===----------------------------------------------------------------------===//
2226 // STYPE/VW +
2227 //===----------------------------------------------------------------------===//
2228 //===----------------------------------------------------------------------===//
2229 // STYPE/VW -
2230 //===----------------------------------------------------------------------===//
2231
2232 //===----------------------------------------------------------------------===//
2233 // SYSTEM/SUPER +
2234 //===----------------------------------------------------------------------===//
2235
2236 //===----------------------------------------------------------------------===//
2237 // SYSTEM/USER +
2238 //===----------------------------------------------------------------------===//
2239 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2240 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2241                            [SDNPHasChain]>;
2242
2243 let hasSideEffects = 1 in
2244 def BARRIER : STInst<(outs), (ins),
2245                      "barrier",
2246                      [(HexagonBARRIER)]>;
2247
2248 //===----------------------------------------------------------------------===//
2249 // SYSTEM/SUPER -
2250 //===----------------------------------------------------------------------===//
2251
2252 // TFRI64 - assembly mapped.
2253 let isReMaterializable = 1 in
2254 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2255              "$dst = #$src1",
2256              [(set DoubleRegs:$dst, s8Imm64Pred:$src1)]>;
2257
2258 // Pseudo instruction to encode a set of conditional transfers.
2259 // This instruction is used instead of a mux and trades-off codesize
2260 // for performance. We conduct this transformation optimistically in
2261 // the hope that these instructions get promoted to dot-new transfers.
2262 let AddedComplexity = 100 in
2263 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
2264                                                         IntRegs:$src2,
2265                                                         IntRegs:$src3),
2266                      "Error; should not emit",
2267                      [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
2268                                                  IntRegs:$src3))]>;
2269
2270 let AddedComplexity = 100 in
2271 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2272                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2273                      "Error; should not emit",
2274                      [(set IntRegs:$dst, (select PredRegs:$src1,
2275                                                  s12ImmPred:$src2,
2276                                                  s12ImmPred:$src3))]>;
2277
2278 // Generate frameindex addresses.
2279 let isReMaterializable = 1 in
2280 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2281              "$dst = add($src1)",
2282              [(set IntRegs:$dst, ADDRri:$src1)]>;
2283
2284 //
2285 // CR - Type.
2286 //
2287 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2288 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2289                       "loop0($offset, #$src2)",
2290                       []>;
2291 }
2292
2293 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2294 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2295                       "loop0($offset, $src2)",
2296                       []>;
2297 }
2298
2299 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
2300     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2301 def ENDLOOP0 : CRInst<(outs), (ins brtarget:$offset),
2302                       ":endloop0",
2303                       []>;
2304 }
2305
2306 // Support for generating global address.
2307 // Taken from X86InstrInfo.td.
2308 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>,
2309                                              SDTCisPtrTy<0>]>;
2310 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2311 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2312
2313 // This pattern is incorrect. When we add small data, we should change
2314 // this pattern to use memw(#foo).
2315 let isMoveImm = 1 in
2316 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2317               "$dst = CONST32(#$global)",
2318               [(set IntRegs:$dst,
2319               (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2320
2321 let isReMaterializable = 1, isMoveImm = 1 in
2322 def CONST32_set : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2323                   "$dst = CONST32(#$global)",
2324                   [(set IntRegs:$dst,
2325                   (HexagonCONST32 tglobaladdr:$global))]>;
2326
2327 let isReMaterializable = 1, isMoveImm = 1 in
2328 def CONST32_set_jt : LDInst<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2329                      "$dst = CONST32(#$jt)",
2330                      [(set IntRegs:$dst,
2331                      (HexagonCONST32 tjumptable:$jt))]>;
2332
2333 let isReMaterializable = 1, isMoveImm = 1 in
2334 def CONST32GP_set : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2335                     "$dst = CONST32(#$global)",
2336                     [(set IntRegs:$dst,
2337                     (HexagonCONST32_GP tglobaladdr:$global))]>;
2338
2339 let isReMaterializable = 1, isMoveImm = 1 in
2340 def CONST32_Int_Real : LDInst<(outs IntRegs:$dst), (ins i32imm:$global),
2341                        "$dst = CONST32(#$global)",
2342                        [(set IntRegs:$dst, imm:$global) ]>;
2343
2344 let isReMaterializable = 1, isMoveImm = 1 in
2345 def CONST32_Label : LDInst<(outs IntRegs:$dst), (ins bblabel:$label),
2346                     "$dst = CONST32($label)",
2347                     [(set IntRegs:$dst, (HexagonCONST32 bbl:$label))]>;
2348
2349 let isReMaterializable = 1, isMoveImm = 1 in
2350 def CONST64_Int_Real : LDInst<(outs DoubleRegs:$dst), (ins i64imm:$global),
2351                        "$dst = CONST64(#$global)",
2352                        [(set DoubleRegs:$dst, imm:$global) ]>;
2353
2354 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2355                   "$dst = xor($dst, $dst)",
2356                   [(set PredRegs:$dst, 0)]>;
2357
2358 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2359                  "$dst = mpy($src1, $src2)",
2360                  [(set IntRegs:$dst,
2361                        (trunc (i64 (srl (i64 (mul (i64 (sext IntRegs:$src1)),
2362                                              (i64 (sext IntRegs:$src2)))),
2363                                         (i32 32)))))]>;
2364
2365 // Pseudo instructions.
2366 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2367
2368 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2369                                         SDTCisVT<1, i32> ]>;
2370
2371 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2372                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2373
2374 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2375                     [SDNPHasChain, SDNPOutGlue]>;
2376
2377 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2378
2379 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2380            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2381
2382 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2383 // Optional Flag and Variable Arguments.
2384 // Its 1 Operand has pointer type.
2385 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2386                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2387
2388 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2389  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2390                         "Should never be emitted",
2391                         [(callseq_start timm:$amt)]>;
2392 }
2393
2394 let Defs = [R29, R30, R31], Uses = [R29] in {
2395  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2396                       "Should never be emitted",
2397                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2398 }
2399 // Call subroutine.
2400 let isCall = 1, neverHasSideEffects = 1,
2401   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2402           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2403   def CALL : JInst<(outs), (ins calltarget:$dst, variable_ops),
2404              "call $dst", []>;
2405 }
2406
2407 // Call subroutine from register.
2408 let isCall = 1, neverHasSideEffects = 1,
2409   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2410           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2411   def CALLR : JRInst<(outs), (ins IntRegs:$dst, variable_ops),
2412               "callr $dst",
2413               []>;
2414  }
2415
2416 // Tail Calls.
2417 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2418   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2419           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2420   def TCRETURNtg : JInst<(outs), (ins calltarget:$dst, variable_ops),
2421              "jump $dst // TAILCALL", []>;
2422 }
2423 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2424   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2425           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2426   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst, variable_ops),
2427              "jump $dst // TAILCALL", []>;
2428 }
2429
2430 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2431   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2432           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2433   def TCRETURNR : JInst<(outs), (ins IntRegs:$dst, variable_ops),
2434              "jumpr $dst // TAILCALL", []>;
2435 }
2436 // Map call instruction.
2437 def : Pat<(call IntRegs:$dst),
2438       (CALLR IntRegs:$dst)>, Requires<[HasV2TOnly]>;
2439 def : Pat<(call tglobaladdr:$dst),
2440       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2441 def : Pat<(call texternalsym:$dst),
2442       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2443 //Tail calls.
2444 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2445       (TCRETURNtg tglobaladdr:$dst)>;
2446 def : Pat<(HexagonTCRet texternalsym:$dst),
2447       (TCRETURNtext texternalsym:$dst)>;
2448 def : Pat<(HexagonTCRet IntRegs:$dst),
2449       (TCRETURNR IntRegs:$dst)>;
2450
2451 // Map from r0 = and(r1, 65535) to r0 = zxth(r1).
2452 def : Pat <(and IntRegs:$src1, 65535),
2453       (ZXTH IntRegs:$src1)>;
2454
2455 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2456 def : Pat <(and IntRegs:$src1, 255),
2457       (ZXTB IntRegs:$src1)>;
2458
2459 // Map Add(p1, true) to p1 = not(p1).
2460 //     Add(p1, false) should never be produced,
2461 //     if it does, it got to be mapped to NOOP.
2462 def : Pat <(add PredRegs:$src1, -1),
2463       (NOT_pp PredRegs:$src1)>;
2464
2465 // Map from p0 = setlt(r0, r1) r2 = mux(p0, r3, r4) =>
2466 //   p0 = cmp.lt(r0, r1), r0 = mux(p0, r2, r1).
2467 def : Pat <(select (i1 (setlt IntRegs:$src1, IntRegs:$src2)), IntRegs:$src3,
2468                    IntRegs:$src4),
2469       (TFR_condset_rr (CMPLTrr IntRegs:$src1, IntRegs:$src2), IntRegs:$src4,
2470                       IntRegs:$src3)>, Requires<[HasV2TOnly]>;
2471
2472 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2473 def : Pat <(select (not PredRegs:$src1), s8ImmPred:$src2, s8ImmPred:$src3),
2474       (TFR_condset_ii PredRegs:$src1, s8ImmPred:$src3, s8ImmPred:$src2)>;
2475
2476 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2477 def : Pat <(brcond (not PredRegs:$src1), bb:$offset),
2478       (JMP_PredNot PredRegs:$src1, bb:$offset)>;
2479
2480 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2481 def : Pat <(and PredRegs:$src1, (not PredRegs:$src2)),
2482       (AND_pnotp PredRegs:$src1, PredRegs:$src2)>;
2483
2484 // Map from store(globaladdress + x) -> memd(#foo + x).
2485 let AddedComplexity = 100 in
2486 def : Pat <(store DoubleRegs:$src1,
2487                   (add (HexagonCONST32_GP tglobaladdr:$global),
2488                        u16ImmPred:$offset)),
2489       (STrid_GP tglobaladdr:$global, u16ImmPred:$offset, DoubleRegs:$src1)>;
2490
2491 // Map from store(globaladdress) -> memd(#foo + 0).
2492 let AddedComplexity = 100 in
2493 def : Pat <(store DoubleRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2494       (STrid_GP tglobaladdr:$global, 0, DoubleRegs:$src1)>;
2495
2496 // Map from store(globaladdress + x) -> memw(#foo + x).
2497 let AddedComplexity = 100 in
2498 def : Pat <(store IntRegs:$src1, (add (HexagonCONST32_GP tglobaladdr:$global),
2499                                       u16ImmPred:$offset)),
2500       (STriw_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2501
2502 // Map from store(globaladdress) -> memw(#foo + 0).
2503 let AddedComplexity = 100 in
2504 def : Pat <(store IntRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2505       (STriw_GP tglobaladdr:$global, 0, IntRegs:$src1)>;
2506
2507 // Map from store(globaladdress) -> memw(#foo + 0).
2508 let AddedComplexity = 100 in
2509 def : Pat <(store IntRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2510       (STriw_GP tglobaladdr:$global, 0, IntRegs:$src1)>;
2511
2512 // Map from store(globaladdress + x) -> memh(#foo + x).
2513 let AddedComplexity = 100 in
2514 def : Pat <(truncstorei16 IntRegs:$src1,
2515                           (add (HexagonCONST32_GP tglobaladdr:$global),
2516                                u16ImmPred:$offset)),
2517       (STrih_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2518
2519 // Map from store(globaladdress) -> memh(#foo).
2520 let AddedComplexity = 100 in
2521 def : Pat <(truncstorei16 IntRegs:$src1,
2522                           (HexagonCONST32_GP tglobaladdr:$global)),
2523       (STh_GP tglobaladdr:$global, IntRegs:$src1)>;
2524
2525 // Map from store(globaladdress + x) -> memb(#foo + x).
2526 let AddedComplexity = 100 in
2527 def : Pat <(truncstorei8 IntRegs:$src1,
2528                          (add (HexagonCONST32_GP tglobaladdr:$global),
2529                               u16ImmPred:$offset)),
2530       (STrib_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2531
2532 // Map from store(globaladdress) -> memb(#foo).
2533 let AddedComplexity = 100 in
2534 def : Pat <(truncstorei8 IntRegs:$src1,
2535                          (HexagonCONST32_GP tglobaladdr:$global)),
2536       (STb_GP tglobaladdr:$global, IntRegs:$src1)>;
2537
2538 // Map from load(globaladdress + x) -> memw(#foo + x).
2539 let AddedComplexity = 100 in
2540 def : Pat <(load (add (HexagonCONST32_GP tglobaladdr:$global),
2541                       u16ImmPred:$offset)),
2542       (LDriw_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2543
2544 // Map from load(globaladdress) -> memw(#foo + 0).
2545 let AddedComplexity = 100 in
2546 def : Pat <(load (HexagonCONST32_GP tglobaladdr:$global)),
2547       (LDw_GP tglobaladdr:$global)>;
2548
2549 // Map from load(globaladdress + x) -> memd(#foo + x).
2550 let AddedComplexity = 100 in
2551 def : Pat <(i64 (load (add (HexagonCONST32_GP tglobaladdr:$global),
2552                            u16ImmPred:$offset))),
2553       (LDrid_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2554
2555 // Map from load(globaladdress) -> memw(#foo + 0).
2556 let AddedComplexity = 100 in
2557 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
2558       (LDd_GP tglobaladdr:$global)>;
2559
2560
2561 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress + 0), Pd = Rd.
2562 let AddedComplexity = 100 in
2563 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
2564       (TFR_PdRs (LDrib_GP tglobaladdr:$global, 0))>;
2565
2566 // Map from load(globaladdress + x) -> memh(#foo + x).
2567 let AddedComplexity = 100 in
2568 def : Pat <(sextloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2569                              u16ImmPred:$offset)),
2570       (LDrih_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2571
2572 // Map from load(globaladdress) -> memh(#foo + 0).
2573 let AddedComplexity = 100 in
2574 def : Pat <(sextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2575       (LDrih_GP tglobaladdr:$global, 0)>;
2576
2577 // Map from load(globaladdress + x) -> memuh(#foo + x).
2578 let AddedComplexity = 100 in
2579 def : Pat <(zextloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2580                              u16ImmPred:$offset)),
2581       (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2582
2583 // Map from load(globaladdress) -> memuh(#foo + 0).
2584 let AddedComplexity = 100 in
2585 def : Pat <(zextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2586       (LDriuh_GP tglobaladdr:$global, 0)>;
2587
2588 // Map from load(globaladdress + x) -> memuh(#foo + x).
2589 let AddedComplexity = 100 in
2590 def : Pat <(extloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2591                             u16ImmPred:$offset)),
2592       (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2593
2594 // Map from load(globaladdress) -> memuh(#foo + 0).
2595 let AddedComplexity = 100 in
2596 def : Pat <(extloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2597       (LDriuh_GP tglobaladdr:$global, 0)>;
2598 // Map from load(globaladdress + x) -> memub(#foo + x).
2599 let AddedComplexity = 100 in
2600 def : Pat <(zextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2601                             u16ImmPred:$offset)),
2602       (LDriub_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2603
2604 // Map from load(globaladdress) -> memuh(#foo + 0).
2605 let AddedComplexity = 100 in
2606 def : Pat <(zextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2607       (LDriub_GP tglobaladdr:$global, 0)>;
2608
2609 // Map from load(globaladdress + x) -> memb(#foo + x).
2610 let AddedComplexity = 100 in
2611 def : Pat <(sextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2612                             u16ImmPred:$offset)),
2613       (LDrib_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2614
2615 // Map from load(globaladdress) -> memb(#foo).
2616 let AddedComplexity = 100 in
2617 def : Pat <(extloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2618       (LDb_GP tglobaladdr:$global)>;
2619
2620 // Map from load(globaladdress) -> memb(#foo).
2621 let AddedComplexity = 100 in
2622 def : Pat <(sextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2623       (LDb_GP tglobaladdr:$global)>;
2624
2625 // Map from load(globaladdress) -> memub(#foo).
2626 let AddedComplexity = 100 in
2627 def : Pat <(zextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2628       (LDub_GP tglobaladdr:$global)>;
2629
2630 // When the Interprocedural Global Variable optimizer realizes that a
2631 // certain global variable takes only two constant values, it shrinks the
2632 // global to a boolean. Catch those loads here in the following 3 patterns.
2633 let AddedComplexity = 100 in
2634 def : Pat <(extloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2635       (LDb_GP tglobaladdr:$global)>;
2636
2637 let AddedComplexity = 100 in
2638 def : Pat <(sextloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2639       (LDb_GP tglobaladdr:$global)>;
2640
2641 let AddedComplexity = 100 in
2642 def : Pat <(zextloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2643       (LDub_GP tglobaladdr:$global)>;
2644
2645 // Map from load(globaladdress) -> memh(#foo).
2646 let AddedComplexity = 100 in
2647 def : Pat <(extloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2648       (LDh_GP tglobaladdr:$global)>;
2649
2650 // Map from load(globaladdress) -> memh(#foo).
2651 let AddedComplexity = 100 in
2652 def : Pat <(sextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2653       (LDh_GP tglobaladdr:$global)>;
2654
2655 // Map from load(globaladdress) -> memuh(#foo).
2656 let AddedComplexity = 100 in
2657 def : Pat <(zextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2658       (LDuh_GP tglobaladdr:$global)>;
2659
2660 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2661 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2662       (AND_rr (LDrib ADDRriS11_0:$addr), (TFRI 0x1))>;
2663
2664 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2665 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i32)),
2666       (i64 (SXTW (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg)))>;
2667
2668 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2669 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i16)),
2670       (i64 (SXTW (SXTH (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg))))>;
2671
2672 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2673 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i8)),
2674       (i64 (SXTW (SXTB (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg))))>;
2675
2676 // We want to prevent emiting pnot's as much as possible.
2677 // Map brcond with an unsupported setcc to a JMP_PredNot.
2678 def : Pat <(brcond (i1 (setne IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2679       (JMP_PredNot (CMPEQrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2680
2681 def : Pat <(brcond (i1 (setne IntRegs:$src1, s10ImmPred:$src2)), bb:$offset),
2682       (JMP_PredNot (CMPEQri IntRegs:$src1, s10ImmPred:$src2), bb:$offset)>;
2683
2684 def : Pat <(brcond (i1 (setne PredRegs:$src1, (i1 -1))), bb:$offset),
2685       (JMP_PredNot PredRegs:$src1, bb:$offset)>;
2686
2687 def : Pat <(brcond (i1 (setne PredRegs:$src1, (i1 0))), bb:$offset),
2688       (JMP_Pred PredRegs:$src1, bb:$offset)>;
2689
2690 def : Pat <(brcond (i1 (setlt IntRegs:$src1, s8ImmPred:$src2)), bb:$offset),
2691       (JMP_PredNot (CMPGEri IntRegs:$src1, s8ImmPred:$src2), bb:$offset)>;
2692
2693 def : Pat <(brcond (i1 (setlt IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2694       (JMP_Pred (CMPLTrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2695
2696 def : Pat <(brcond (i1 (setuge DoubleRegs:$src1, DoubleRegs:$src2)),
2697                    bb:$offset),
2698       (JMP_PredNot (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1),
2699                    bb:$offset)>;
2700
2701 def : Pat <(brcond (i1 (setule IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2702       (JMP_PredNot (CMPGTUrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2703
2704 def : Pat <(brcond (i1 (setule DoubleRegs:$src1, DoubleRegs:$src2)),
2705                    bb:$offset),
2706       (JMP_PredNot (CMPGTU64rr DoubleRegs:$src1, DoubleRegs:$src2),
2707                    bb:$offset)>;
2708
2709 // Map from a 64-bit select to an emulated 64-bit mux.
2710 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2711 def : Pat <(select PredRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
2712       (COMBINE_rr
2713       (MUX_rr PredRegs:$src1,
2714       (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg),
2715       (EXTRACT_SUBREG DoubleRegs:$src3, subreg_hireg)),
2716       (MUX_rr PredRegs:$src1,
2717       (EXTRACT_SUBREG DoubleRegs:$src2, subreg_loreg),
2718       (EXTRACT_SUBREG DoubleRegs:$src3, subreg_loreg)))>;
2719
2720 // Map from a 1-bit select to logical ops.
2721 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2722 def : Pat <(select PredRegs:$src1, PredRegs:$src2, PredRegs:$src3),
2723       (OR_pp (AND_pp PredRegs:$src1, PredRegs:$src2),
2724              (AND_pp (NOT_pp PredRegs:$src1), PredRegs:$src3))>;
2725
2726 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2727 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2728       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2729
2730 // Map for truncating from 64 immediates to 32 bit immediates.
2731 def : Pat<(i32 (trunc DoubleRegs:$src)),
2732       (i32 (EXTRACT_SUBREG DoubleRegs:$src, subreg_loreg))>;
2733
2734 // Map for truncating from i64 immediates to i1 bit immediates.
2735 def :  Pat<(i1 (trunc DoubleRegs:$src)),
2736        (i1 (TFR_PdRs (i32(EXTRACT_SUBREG DoubleRegs:$src, subreg_loreg))))>;
2737
2738 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2739 def : Pat<(truncstorei8 DoubleRegs:$src, ADDRriS11_0:$addr),
2740       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG DoubleRegs:$src,
2741                                                      subreg_loreg)))>;
2742
2743 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2744 def : Pat<(truncstorei16 DoubleRegs:$src, ADDRriS11_0:$addr),
2745       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG DoubleRegs:$src,
2746                                                      subreg_loreg)))>;
2747
2748 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2749 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2750       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2751
2752 let AddedComplexity = 100 in
2753 // Map from i1 = constant<-1>; memw(CONST32(#foo)) = i1 -> r0 = 1;
2754 // memw(#foo) = r0
2755 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
2756       (STb_GP tglobaladdr:$global, (TFRI 1))>;
2757
2758
2759 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2760 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2761       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2762
2763 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2764 def : Pat<(store PredRegs:$src1, ADDRriS11_2:$addr),
2765       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii PredRegs:$src1, 1, 0)) )>;
2766
2767 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2768 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2769 // Better way to do this?
2770 def : Pat<(i64 (anyext IntRegs:$src1)),
2771       (i64 (SXTW IntRegs:$src1))>;
2772
2773 // Map cmple -> cmpgt.
2774 // rs <= rt -> !(rs > rt).
2775 def : Pat<(i1 (setle IntRegs:$src1, s10ImmPred:$src2)),
2776       (i1 (NOT_Ps (CMPGTri IntRegs:$src1, s10ImmPred:$src2)))>;
2777
2778 // rs <= rt -> !(rs > rt).
2779 def : Pat<(i1 (setle IntRegs:$src1, IntRegs:$src2)),
2780       (i1 (NOT_Ps (CMPGTrr IntRegs:$src1, IntRegs:$src2)))>;
2781
2782 // Rss <= Rtt -> !(Rss > Rtt).
2783 def : Pat<(i1 (setle DoubleRegs:$src1, DoubleRegs:$src2)),
2784       (i1 (NOT_Ps (CMPGT64rr DoubleRegs:$src1, DoubleRegs:$src2)))>;
2785
2786 // Map cmpne -> cmpeq.
2787 // Hexagon_TODO: We should improve on this.
2788 // rs != rt -> !(rs == rt).
2789 def : Pat <(i1 (setne IntRegs:$src1, s10ImmPred:$src2)),
2790       (i1 (NOT_Ps(i1 (CMPEQri IntRegs:$src1, s10ImmPred:$src2))))>;
2791
2792 // Map cmpne(Rs) -> !cmpeqe(Rs).
2793 // rs != rt -> !(rs == rt).
2794 def : Pat <(i1 (setne IntRegs:$src1, IntRegs:$src2)),
2795       (i1 (NOT_Ps(i1 (CMPEQrr IntRegs:$src1, IntRegs:$src2))))>;
2796
2797 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2798 def : Pat <(i1 (setne PredRegs:$src1, PredRegs:$src2)),
2799       (i1 (XOR_pp PredRegs:$src1, PredRegs:$src2))>;
2800
2801 // Map cmpne(Rss) -> !cmpew(Rss).
2802 // rs != rt -> !(rs == rt).
2803 def : Pat <(i1 (setne DoubleRegs:$src1, DoubleRegs:$src2)),
2804       (i1 (NOT_Ps(i1 (CMPEHexagon4rr DoubleRegs:$src1, DoubleRegs:$src2))))>;
2805
2806 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2807 // rs >= rt -> !(rt > rs).
2808 def : Pat <(i1 (setge IntRegs:$src1, IntRegs:$src2)),
2809       (i1 (NOT_Ps(i1 (CMPGTrr IntRegs:$src2, IntRegs:$src1))))>;
2810
2811 def : Pat <(i1 (setge IntRegs:$src1, s8ImmPred:$src2)),
2812       (i1 (CMPGEri IntRegs:$src1, s8ImmPred:$src2))>;
2813
2814 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2815 // rss >= rtt -> !(rtt > rss).
2816 def : Pat <(i1 (setge DoubleRegs:$src1, DoubleRegs:$src2)),
2817       (i1 (NOT_Ps(i1 (CMPGT64rr DoubleRegs:$src2, DoubleRegs:$src1))))>;
2818
2819 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2820 // rs < rt -> !(rs >= rt).
2821 def : Pat <(i1 (setlt IntRegs:$src1, s8ImmPred:$src2)),
2822       (i1 (NOT_Ps (CMPGEri IntRegs:$src1, s8ImmPred:$src2)))>;
2823
2824 // Map cmplt(Rs, Rt) -> cmplt(Rs, Rt).
2825 // rs < rt -> rs < rt. Let assembler map it.
2826 def : Pat <(i1 (setlt IntRegs:$src1, IntRegs:$src2)),
2827       (i1 (CMPLTrr IntRegs:$src2, IntRegs:$src1))>;
2828
2829 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2830 // rss < rtt -> (rtt > rss).
2831 def : Pat <(i1 (setlt DoubleRegs:$src1, DoubleRegs:$src2)),
2832       (i1 (CMPGT64rr DoubleRegs:$src2, DoubleRegs:$src1))>;
2833
2834 // Map from cmpltu(Rs, Rd) -> !cmpgtu(Rs, Rd - 1).
2835 // rs < rt -> rt > rs.
2836 def : Pat <(i1 (setult IntRegs:$src1, IntRegs:$src2)),
2837       (i1 (CMPGTUrr IntRegs:$src2, IntRegs:$src1))>;
2838
2839 // Map from cmpltu(Rss, Rdd) -> !cmpgtu(Rss, Rdd - 1).
2840 // rs < rt -> rt > rs.
2841 def : Pat <(i1 (setult DoubleRegs:$src1, DoubleRegs:$src2)),
2842       (i1 (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1))>;
2843
2844 // Map from Rs >= Rt -> !(Rt > Rs).
2845 // rs >= rt -> !(rt > rs).
2846 def : Pat <(i1 (setuge IntRegs:$src1, IntRegs:$src2)),
2847       (i1 (NOT_Ps (CMPGTUrr IntRegs:$src2, IntRegs:$src1)))>;
2848
2849 // Map from Rs >= Rt -> !(Rt > Rs).
2850 // rs >= rt -> !(rt > rs).
2851 def : Pat <(i1 (setuge DoubleRegs:$src1, DoubleRegs:$src2)),
2852       (i1 (NOT_Ps (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1)))>;
2853
2854 // Map from cmpleu(Rs, Rs) -> !cmpgtu(Rs, Rs).
2855 // Map from (Rs <= Rt) -> !(Rs > Rt).
2856 def : Pat <(i1 (setule IntRegs:$src1, IntRegs:$src2)),
2857       (i1 (NOT_Ps (CMPGTUrr IntRegs:$src1, IntRegs:$src2)))>;
2858
2859 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2860 // Map from (Rs <= Rt) -> !(Rs > Rt).
2861 def : Pat <(i1 (setule DoubleRegs:$src1, DoubleRegs:$src2)),
2862       (i1 (NOT_Ps (CMPGTU64rr DoubleRegs:$src1, DoubleRegs:$src2)))>;
2863
2864 // Sign extends.
2865 // i1 -> i32
2866 def : Pat <(i32 (sext PredRegs:$src1)),
2867       (i32 (MUX_ii PredRegs:$src1, -1, 0))>;
2868
2869 // Convert sign-extended load back to load and sign extend.
2870 // i8 -> i64
2871 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2872       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2873
2874 // Convert any-extended load back to load and sign extend.
2875 // i8 -> i64
2876 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2877       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2878
2879 // Convert sign-extended load back to load and sign extend.
2880 // i16 -> i64
2881 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2882       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2883
2884 // Convert sign-extended load back to load and sign extend.
2885 // i32 -> i64
2886 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2887       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2888
2889
2890 // Zero extends.
2891 // i1 -> i32
2892 def : Pat <(i32 (zext PredRegs:$src1)),
2893       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2894
2895 // i1 -> i64
2896 def : Pat <(i64 (zext PredRegs:$src1)),
2897       (i64 (COMBINE_rr (TFRI 0), (MUX_ii PredRegs:$src1, 1, 0)))>;
2898
2899 // i32 -> i64
2900 def : Pat <(i64 (zext IntRegs:$src1)),
2901       (i64 (COMBINE_rr (TFRI 0), IntRegs:$src1))>;
2902
2903 // i8 -> i64
2904 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2905       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>;
2906
2907 // i16 -> i64
2908 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2909       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>;
2910
2911 // i32 -> i64
2912 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2913       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
2914
2915 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2916       (i32 (LDriw ADDRriS11_0:$src1))>;
2917
2918 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2919 def : Pat <(i32 (zext PredRegs:$src1)),
2920       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2921
2922 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2923 def : Pat <(i32 (anyext PredRegs:$src1)),
2924       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2925
2926 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2927 def : Pat <(i64 (anyext PredRegs:$src1)),
2928       (i64 (SXTW (i32 (MUX_ii PredRegs:$src1, 1, 0))))>;
2929
2930
2931 // Any extended 64-bit load.
2932 // anyext i32 -> i64
2933 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2934       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
2935
2936 // anyext i16 -> i64.
2937 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2938       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>;
2939
2940 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2941 def : Pat<(i64 (zext IntRegs:$src1)),
2942       (i64 (COMBINE_rr (TFRI 0), IntRegs:$src1))>;
2943
2944 // Multiply 64-bit unsigned and use upper result.
2945 def : Pat <(mulhu DoubleRegs:$src1, DoubleRegs:$src2),
2946       (MPYU64_acc(COMBINE_rr (TFRI 0),
2947                  (EXTRACT_SUBREG
2948                  (LSRd_ri(MPYU64_acc(MPYU64_acc(COMBINE_rr (TFRI 0),
2949                                  (EXTRACT_SUBREG (LSRd_ri(MPYU64
2950                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2951                                                  subreg_loreg),
2952                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2953                                                  subreg_loreg)),
2954                                   32) ,subreg_loreg)),
2955                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2956                                                  subreg_hireg),
2957                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2958                                                  subreg_loreg)),
2959                               (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg),
2960                               (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)),
2961                           32),subreg_loreg)),
2962                  (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg),
2963                  (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)
2964       )>;
2965
2966 // Multiply 64-bit signed and use upper result.
2967 def : Pat <(mulhs DoubleRegs:$src1, DoubleRegs:$src2),
2968       (MPY64_acc(COMBINE_rr (TFRI 0),
2969                  (EXTRACT_SUBREG
2970                  (LSRd_ri(MPY64_acc(MPY64_acc(COMBINE_rr (TFRI 0),
2971                                  (EXTRACT_SUBREG (LSRd_ri(MPYU64
2972                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2973                                                  subreg_loreg),
2974                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2975                                                  subreg_loreg)),
2976                                   32) ,subreg_loreg)),
2977                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2978                                                  subreg_hireg),
2979                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2980                                                  subreg_loreg)),
2981                               (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg),
2982                               (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)),
2983                           32),subreg_loreg)),
2984                  (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg),
2985                  (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)
2986       )>;
2987
2988 // Hexagon specific ISD nodes.
2989 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
2990 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
2991                                  SDTHexagonADJDYNALLOC>;
2992 // Needed to tag these instructions for stack layout.
2993 let usesCustomInserter = 1 in
2994 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
2995                                                      s16Imm:$src2),
2996                   "$dst = add($src1, #$src2)",
2997                   [(set IntRegs:$dst, (Hexagon_ADJDYNALLOC IntRegs:$src1,
2998                                                            s16ImmPred:$src2))]>;
2999
3000 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, []>;
3001 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3002 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3003                 "$dst = $src1",
3004                 [(set IntRegs:$dst, (Hexagon_ARGEXTEND IntRegs:$src1))]>;
3005
3006 let AddedComplexity = 100 in
3007 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND IntRegs:$src1), i16)),
3008       (TFR IntRegs:$src1)>;
3009
3010
3011 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3012 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
3013
3014 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
3015 def BR_JT : JRInst<(outs), (ins IntRegs:$src),
3016                    "jumpr $src",
3017                    [(HexagonBR_JT IntRegs:$src)]>;
3018 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3019
3020 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3021           (CONST32_set_jt tjumptable:$dst)>;
3022
3023
3024 //===----------------------------------------------------------------------===//
3025 // V3 Instructions +
3026 //===----------------------------------------------------------------------===//
3027
3028 include "HexagonInstrInfoV3.td"
3029
3030 //===----------------------------------------------------------------------===//
3031 // V3 Instructions -
3032 //===----------------------------------------------------------------------===//
3033
3034 //===----------------------------------------------------------------------===//
3035 // V4 Instructions +
3036 //===----------------------------------------------------------------------===//
3037
3038 include "HexagonInstrInfoV4.td"