lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 // Pattern fragments to extract the low and high subregisters from a
  29 // 64-bit value.
  30 def LoReg: OutPatFrag<(ops node:$Rs),
  31                       (EXTRACT_SUBREG (i64 $Rs), subreg_loreg)>;
  32
  33 //===----------------------------------------------------------------------===//
  34
  35 //===----------------------------------------------------------------------===//
  36 // Compare
  37 //===----------------------------------------------------------------------===//
  38 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  39     opExtendable = 2 in
  40 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  41   : ALU32Inst <(outs PredRegs:$dst),
  42                (ins IntRegs:$src1, ImmOp:$src2),
  43   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  44   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  45     bits<2> dst;
  46     bits<5> src1;
  47     bits<10> src2;
  48     let CextOpcode = mnemonic;
  49     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  50     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  51
  52     let IClass = 0b0111;
  53
  54     let Inst{27-24} = 0b0101;
  55     let Inst{23-22} = MajOp;
  56     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  57     let Inst{20-16} = src1;
  58     let Inst{13-5}  = src2{8-0};
  59     let Inst{4}     = isNot;
  60     let Inst{3-2}   = 0b00;
  61     let Inst{1-0}   = dst;
  62   }
  63
  64 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  65 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  66 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  67
  68 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  69   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  70         (MI IntRegs:$src1, ImmPred:$src2)>;
  71
  72 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  73 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  74 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  75
  76 //===----------------------------------------------------------------------===//
  77 // ALU32/ALU +
  78 //===----------------------------------------------------------------------===//
  79 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  80   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  81
  82 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  83
  84 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  85 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  86                   bit IsComm>
  87   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  88              "$Rd = "#mnemonic#"($Rs, $Rt)",
  89              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
  90   let isCommutable = IsComm;
  91   let BaseOpcode = mnemonic#_rr;
  92   let CextOpcode = mnemonic;
  93
  94   bits<5> Rs;
  95   bits<5> Rt;
  96   bits<5> Rd;
  97
  98   let IClass = 0b1111;
  99   let Inst{27} = 0b0;
 100   let Inst{26-24} = MajOp;
 101   let Inst{23-21} = MinOp;
 102   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 103   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 104   let Inst{4-0} = Rd;
 105 }
 106
 107 let hasSideEffects = 0, hasNewValue = 1 in
 108 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 109                        bit OpsRev, bit PredNot, bit PredNew>
 110   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 111              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 112              "$Rd = "#mnemonic#"($Rs, $Rt)",
 113              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 114   let isPredicated = 1;
 115   let isPredicatedFalse = PredNot;
 116   let isPredicatedNew = PredNew;
 117   let BaseOpcode = mnemonic#_rr;
 118   let CextOpcode = mnemonic;
 119
 120   bits<2> Pu;
 121   bits<5> Rs;
 122   bits<5> Rt;
 123   bits<5> Rd;
 124
 125   let IClass = 0b1111;
 126   let Inst{27} = 0b1;
 127   let Inst{26-24} = MajOp;
 128   let Inst{23-21} = MinOp;
 129   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 130   let Inst{13} = PredNew;
 131   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 132   let Inst{7} = PredNot;
 133   let Inst{6-5} = Pu;
 134   let Inst{4-0} = Rd;
 135 }
 136
 137 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 138                       bit OpsRev>
 139   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 140   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 141 }
 142
 143 let isCodeGenOnly = 0 in {
 144 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 145 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 146 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 147 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 148 }
 149
 150 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 151                       bits<3> MinOp, bit OpsRev, bit IsComm>
 152   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 153   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 154 }
 155
 156 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 157     isCodeGenOnly = 0 in {
 158   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 159   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 160 }
 161
 162 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 163                          bit OpsRev> {
 164   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 165   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 166   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 167   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 168 }
 169
 170 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 171                           bit OpsRev, bit IsComm> {
 172   let isPredicable = 1 in
 173   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 174   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 175 }
 176
 177 let isCodeGenOnly = 0 in {
 178 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 179 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 180 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 181 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 182 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 183 }
 184
 185 // Pats for instruction selection.
 186 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 187   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 188         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 189
 190 def: BinOp32_pat<add, A2_add, i32>;
 191 def: BinOp32_pat<and, A2_and, i32>;
 192 def: BinOp32_pat<or,  A2_or,  i32>;
 193 def: BinOp32_pat<sub, A2_sub, i32>;
 194 def: BinOp32_pat<xor, A2_xor, i32>;
 195
 196 // A few special cases producing register pairs:
 197 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 198     isCodeGenOnly = 0 in {
 199   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 200
 201   let isPredicable = 1 in
 202     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 203
 204   // Conditional combinew uses "newt/f" instead of "t/fnew".
 205   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 206   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 207   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 208   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 209 }
 210
 211 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 212 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 213   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 214              "$Pd = "#mnemonic#"($Rs, $Rt)",
 215              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 216   let CextOpcode = mnemonic;
 217   let isCommutable = IsComm;
 218   bits<5> Rs;
 219   bits<5> Rt;
 220   bits<2> Pd;
 221
 222   let IClass = 0b1111;
 223   let Inst{27-24} = 0b0010;
 224   let Inst{22-21} = MinOp;
 225   let Inst{20-16} = Rs;
 226   let Inst{12-8} = Rt;
 227   let Inst{4} = IsNeg;
 228   let Inst{3-2} = 0b00;
 229   let Inst{1-0} = Pd;
 230 }
 231
 232 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 233   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 234   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 235   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 236 }
 237
 238 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 239 // that reverse the order of the operands.
 240 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 241
 242 // Pats for compares. They use PatFrags as operands, not SDNodes,
 243 // since seteq/setgt/etc. are defined as ParFrags.
 244 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 245   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 246         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 247
 248 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 249 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 250 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 251
 252 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 253 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 254
 255 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 256   isCodeGenOnly = 0 in
 257 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 258                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 259       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 260   bits<5> Rd;
 261   bits<2> Pu;
 262   bits<5> Rs;
 263   bits<5> Rt;
 264
 265   let CextOpcode = "mux";
 266   let InputType = "reg";
 267   let hasSideEffects = 0;
 268   let IClass = 0b1111;
 269
 270   let Inst{27-24} = 0b0100;
 271   let Inst{20-16} = Rs;
 272   let Inst{12-8} = Rt;
 273   let Inst{6-5} = Pu;
 274   let Inst{4-0} = Rd;
 275 }
 276
 277 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 278          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 279
 280 // Combines the two immediates into a double register.
 281 // Increase complexity to make it greater than any complexity of a combine
 282 // that involves a register.
 283
 284 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 285     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 286     AddedComplexity = 75, isCodeGenOnly = 0 in
 287 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 288   "$Rdd = combine(#$s8, #$S8)",
 289   [(set (i64 DoubleRegs:$Rdd),
 290         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 291     bits<5> Rdd;
 292     bits<8> s8;
 293     bits<8> S8;
 294
 295     let IClass = 0b0111;
 296     let Inst{27-23} = 0b11000;
 297     let Inst{22-16} = S8{7-1};
 298     let Inst{13}    = S8{0};
 299     let Inst{12-5}  = s8;
 300     let Inst{4-0}   = Rdd;
 301   }
 302
 303 //===----------------------------------------------------------------------===//
 304 // Template class for predicated ADD of a reg and an Immediate value.
 305 //===----------------------------------------------------------------------===//
 306 let hasNewValue = 1 in
 307 class T_Addri_Pred <bit PredNot, bit PredNew>
 308   : ALU32_ri <(outs IntRegs:$Rd),
 309               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 310   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 311   ") $Rd = ")#"add($Rs, #$s8)"> {
 312     bits<5> Rd;
 313     bits<2> Pu;
 314     bits<5> Rs;
 315     bits<8> s8;
 316
 317     let isPredicatedNew = PredNew;
 318     let IClass = 0b0111;
 319
 320     let Inst{27-24} = 0b0100;
 321     let Inst{23}    = PredNot;
 322     let Inst{22-21} = Pu;
 323     let Inst{20-16} = Rs;
 324     let Inst{13}    = PredNew;
 325     let Inst{12-5}  = s8;
 326     let Inst{4-0}   = Rd;
 327   }
 328
 329 //===----------------------------------------------------------------------===//
 330 // A2_addi: Add a signed immediate to a register.
 331 //===----------------------------------------------------------------------===//
 332 let hasNewValue = 1 in
 333 class T_Addri <Operand immOp, list<dag> pattern = [] >
 334   : ALU32_ri <(outs IntRegs:$Rd),
 335               (ins IntRegs:$Rs, immOp:$s16),
 336   "$Rd = add($Rs, #$s16)", pattern,
 337   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 338   "", ALU32_ADDI_tc_1_SLOT0123> {
 339     bits<5> Rd;
 340     bits<5> Rs;
 341     bits<16> s16;
 342
 343     let IClass = 0b1011;
 344
 345     let Inst{27-21} = s16{15-9};
 346     let Inst{20-16} = Rs;
 347     let Inst{13-5}  = s16{8-0};
 348     let Inst{4-0}   = Rd;
 349   }
 350
 351 //===----------------------------------------------------------------------===//
 352 // Multiclass for ADD of a register and an immediate value.
 353 //===----------------------------------------------------------------------===//
 354 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 355   let isPredicatedFalse = PredNot in {
 356     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 357     // Predicate new
 358     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 359   }
 360 }
 361
 362 let isExtendable = 1, InputType = "imm" in
 363 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 364   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 365     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 366     isPredicable = 1 in
 367     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 368                         [(set (i32 IntRegs:$Rd),
 369                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 370
 371     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 372     hasSideEffects = 0, isPredicated = 1 in {
 373       defm Pt : Addri_Pred<mnemonic, 0>;
 374       defm NotPt : Addri_Pred<mnemonic, 1>;
 375     }
 376   }
 377 }
 378
 379 let isCodeGenOnly = 0 in
 380 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 381
 382 //===----------------------------------------------------------------------===//
 383 // Template class used for the following ALU32 instructions.
 384 // Rd=and(Rs,#s10)
 385 // Rd=or(Rs,#s10)
 386 //===----------------------------------------------------------------------===//
 387 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 388 InputType = "imm", hasNewValue = 1 in
 389 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 390   : ALU32_ri <(outs IntRegs:$Rd),
 391               (ins IntRegs:$Rs, s10Ext:$s10),
 392   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 393   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 394     bits<5> Rd;
 395     bits<5> Rs;
 396     bits<10> s10;
 397     let CextOpcode = mnemonic;
 398
 399     let IClass = 0b0111;
 400
 401     let Inst{27-24} = 0b0110;
 402     let Inst{23-22} = MinOp;
 403     let Inst{21}    = s10{9};
 404     let Inst{20-16} = Rs;
 405     let Inst{13-5}  = s10{8-0};
 406     let Inst{4-0}   = Rd;
 407   }
 408
 409 let isCodeGenOnly = 0 in {
 410 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 411 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 412 }
 413
 414 // Subtract register from immediate
 415 // Rd32=sub(#s10,Rs32)
 416 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 417 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 418 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 419   "$Rd = sub(#$s10, $Rs)" ,
 420   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 421   ImmRegRel {
 422     bits<5> Rd;
 423     bits<10> s10;
 424     bits<5> Rs;
 425
 426     let IClass = 0b0111;
 427
 428     let Inst{27-22} = 0b011001;
 429     let Inst{21}    = s10{9};
 430     let Inst{20-16} = Rs;
 431     let Inst{13-5}  = s10{8-0};
 432     let Inst{4-0}   = Rd;
 433   }
 434
 435 // Nop.
 436 let hasSideEffects = 0, isCodeGenOnly = 0 in
 437 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 438   let IClass = 0b0111;
 439   let Inst{27-24} = 0b1111;
 440 }
 441 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 442 def : Pat<(not (i32 IntRegs:$src1)),
 443           (SUB_ri -1, (i32 IntRegs:$src1))>;
 444
 445 let hasSideEffects = 0, hasNewValue = 1 in
 446 class T_tfr16<bit isHi>
 447   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 448   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 449   [], "$src1 = $Rx" > {
 450     bits<5> Rx;
 451     bits<16> u16;
 452
 453     let IClass = 0b0111;
 454     let Inst{27-26} = 0b00;
 455     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 456     let Inst{23-22} = u16{15-14};
 457     let Inst{21}    = 0b1;
 458     let Inst{20-16} = Rx;
 459     let Inst{13-0}  = u16{13-0};
 460   }
 461
 462 let isCodeGenOnly = 0 in {
 463 def A2_tfril: T_tfr16<0>;
 464 def A2_tfrih: T_tfr16<1>;
 465 }
 466
 467 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 468 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 469 class T_tfr_pred<bit isPredNot, bit isPredNew>
 470   : ALU32Inst<(outs IntRegs:$dst),
 471               (ins PredRegs:$src1, IntRegs:$src2),
 472               "if ("#!if(isPredNot, "!", "")#
 473               "$src1"#!if(isPredNew, ".new", "")#
 474               ") $dst = $src2"> {
 475     bits<5> dst;
 476     bits<2> src1;
 477     bits<5> src2;
 478
 479     let isPredicatedFalse = isPredNot;
 480     let isPredicatedNew = isPredNew;
 481     let IClass = 0b0111;
 482
 483     let Inst{27-24} = 0b0100;
 484     let Inst{23} = isPredNot;
 485     let Inst{13} = isPredNew;
 486     let Inst{12-5} = 0;
 487     let Inst{4-0} = dst;
 488     let Inst{22-21} = src1;
 489     let Inst{20-16} = src2;
 490   }
 491
 492 let isPredicable = 1 in
 493 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 494               "$dst = $src"> {
 495     bits<5> dst;
 496     bits<5> src;
 497
 498     let IClass = 0b0111;
 499
 500     let Inst{27-21} = 0b0000011;
 501     let Inst{20-16} = src;
 502     let Inst{13}    = 0b0;
 503     let Inst{4-0}   = dst;
 504   }
 505
 506 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 507 multiclass tfr_base<string CextOp> {
 508   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 509     def NAME : T_tfr;
 510
 511     // Predicate
 512     def t : T_tfr_pred<0, 0>;
 513     def f : T_tfr_pred<1, 0>;
 514     // Predicate new
 515     def tnew : T_tfr_pred<0, 1>;
 516     def fnew : T_tfr_pred<1, 1>;
 517   }
 518 }
 519
 520 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 521 // Please don't add bits to this instruction as it'll be converted into
 522 // 'combine' before object code emission.
 523 let isPredicated = 1 in
 524 class T_tfrp_pred<bit PredNot, bit PredNew>
 525   : ALU32_rr <(outs DoubleRegs:$dst),
 526               (ins PredRegs:$src1, DoubleRegs:$src2),
 527   "if ("#!if(PredNot, "!", "")#"$src1"
 528         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 529     let isPredicatedFalse = PredNot;
 530     let isPredicatedNew = PredNew;
 531   }
 532
 533 // Assembler mapped to A2_combinew.
 534 // Please don't add bits to this instruction as it'll be converted into
 535 // 'combine' before object code emission.
 536 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 537                (ins DoubleRegs:$src),
 538     "$dst = $src">;
 539
 540 let hasSideEffects = 0 in
 541 multiclass TFR64_base<string BaseName> {
 542   let BaseOpcode = BaseName in {
 543     let isPredicable = 1 in
 544     def NAME : T_tfrp;
 545     // Predicate
 546     def t : T_tfrp_pred <0, 0>;
 547     def f : T_tfrp_pred <1, 0>;
 548     // Predicate new
 549     def tnew : T_tfrp_pred <0, 1>;
 550     def fnew : T_tfrp_pred <1, 1>;
 551   }
 552 }
 553
 554 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 555     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 556     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 557 class T_TFRI_Pred<bit PredNot, bit PredNew>
 558   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 559     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 560     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 561   let isPredicatedFalse = PredNot;
 562   let isPredicatedNew = PredNew;
 563
 564   bits<5> Rd;
 565   bits<2> Pu;
 566   bits<12> s12;
 567
 568   let IClass = 0b0111;
 569   let Inst{27-24} = 0b1110;
 570   let Inst{23} = PredNot;
 571   let Inst{22-21} = Pu;
 572   let Inst{20} = 0b0;
 573   let Inst{19-16,12-5} = s12;
 574   let Inst{13} = PredNew;
 575   let Inst{4-0} = Rd;
 576 }
 577
 578 let isCodeGenOnly = 0 in {
 579 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 580 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 581 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 582 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 583 }
 584
 585 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 586     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 587     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 588     isPredicated = 0, isPredicable = 1, isReMaterializable = 1,
 589     isCodeGenOnly = 0 in
 590 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 591     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 592     ImmRegRel, PredRel {
 593   bits<5> Rd;
 594   bits<16> s16;
 595
 596   let IClass = 0b0111;
 597   let Inst{27-24} = 0b1000;
 598   let Inst{23-22,20-16,13-5} = s16;
 599   let Inst{4-0} = Rd;
 600 }
 601
 602 let isCodeGenOnly = 0 in
 603 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 604 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 605
 606 // Assembler mapped
 607 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1 in
 608 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 609                       "$dst = #$src1",
 610                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 611
 612 // TODO: see if this instruction can be deleted..
 613 let isExtendable = 1, opExtendable = 1, opExtentBits = 6 in
 614 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 615                          "$dst = #$src1">;
 616
 617 //===----------------------------------------------------------------------===//
 618 // ALU32/ALU -
 619 //===----------------------------------------------------------------------===//
 620
 621
 622 //===----------------------------------------------------------------------===//
 623 // ALU32/PERM +
 624 //===----------------------------------------------------------------------===//
 625 // Scalar mux register immediate.
 626 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 627     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 628 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 629       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 630   bits<5> Rd;
 631   bits<2> Pu;
 632   bits<8> s8;
 633   bits<5> Rs;
 634
 635   let IClass = 0b0111;
 636   let Inst{27-24} = 0b0011;
 637   let Inst{23} = MajOp;
 638   let Inst{22-21} = Pu;
 639   let Inst{20-16} = Rs;
 640   let Inst{13}    = 0b0;
 641   let Inst{12-5}  = s8;
 642   let Inst{4-0}   = Rd;
 643 }
 644
 645 let opExtendable = 2, isCodeGenOnly = 0 in
 646 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 647                            "$Rd = mux($Pu, #$s8, $Rs)">;
 648
 649 let opExtendable = 3, isCodeGenOnly = 0 in
 650 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 651                            "$Rd = mux($Pu, $Rs, #$s8)">;
 652
 653 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 654           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 655
 656 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 657           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 658
 659 // C2_muxii: Scalar mux immediates.
 660 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 661     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 662 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 663                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 664   "$Rd = mux($Pu, #$s8, #$S8)" ,
 665   [(set (i32 IntRegs:$Rd),
 666         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 667     bits<5> Rd;
 668     bits<2> Pu;
 669     bits<8> s8;
 670     bits<8> S8;
 671
 672     let IClass = 0b0111;
 673
 674     let Inst{27-25} = 0b101;
 675     let Inst{24-23} = Pu;
 676     let Inst{22-16} = S8{7-1};
 677     let Inst{13}    = S8{0};
 678     let Inst{12-5}  = s8;
 679     let Inst{4-0}   = Rd;
 680   }
 681
 682 //===----------------------------------------------------------------------===//
 683 // template class for non-predicated alu32_2op instructions
 684 // - aslh, asrh, sxtb, sxth, zxth
 685 //===----------------------------------------------------------------------===//
 686 let hasNewValue = 1, opNewValue = 0 in
 687 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 688     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 689     "$Rd = "#mnemonic#"($Rs)", [] > {
 690   bits<5> Rd;
 691   bits<5> Rs;
 692
 693   let IClass = 0b0111;
 694
 695   let Inst{27-24} = 0b0000;
 696   let Inst{23-21} = minOp;
 697   let Inst{13} = 0b0;
 698   let Inst{4-0} = Rd;
 699   let Inst{20-16} = Rs;
 700 }
 701
 702 //===----------------------------------------------------------------------===//
 703 // template class for predicated alu32_2op instructions
 704 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 705 //===----------------------------------------------------------------------===//
 706 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 707     hasNewValue = 1, opNewValue = 0 in
 708 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 709     bit isPredNew > :
 710     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 711     !if(isPredNot, "if (!$Pu", "if ($Pu")
 712     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 713   bits<5> Rd;
 714   bits<2> Pu;
 715   bits<5> Rs;
 716
 717   let IClass = 0b0111;
 718
 719   let Inst{27-24} = 0b0000;
 720   let Inst{23-21} = minOp;
 721   let Inst{13} = 0b1;
 722   let Inst{11} = isPredNot;
 723   let Inst{10} = isPredNew;
 724   let Inst{4-0} = Rd;
 725   let Inst{9-8} = Pu;
 726   let Inst{20-16} = Rs;
 727 }
 728
 729 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 730   let isPredicatedFalse = PredNot in {
 731     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 732
 733     // Predicate new
 734     let isPredicatedNew = 1 in
 735     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 736   }
 737 }
 738
 739 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 740   let BaseOpcode = mnemonic in {
 741     let isPredicable = 1, hasSideEffects = 0 in
 742     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 743
 744     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 745       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 746       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 747     }
 748   }
 749 }
 750
 751 let isCodeGenOnly = 0 in {
 752 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 753 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 754 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 755 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 756 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 757 }
 758
 759 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 760 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 761 // predicated forms while 'and' doesn't. Since integrated assembler can't
 762 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 763 // immediate operand is set to '255'.
 764
 765 let hasNewValue = 1, opNewValue = 0 in
 766 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 767   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 768     bits<5> Rd;
 769     bits<5> Rs;
 770     bits<10> s10 = 255;
 771
 772     let IClass = 0b0111;
 773
 774     let Inst{27-22} = 0b011000;
 775     let Inst{4-0} = Rd;
 776     let Inst{20-16} = Rs;
 777     let Inst{21} = s10{9};
 778     let Inst{13-5} = s10{8-0};
 779 }
 780
 781 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 782 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 783   let BaseOpcode = mnemonic in {
 784     let isPredicable = 1, hasSideEffects = 0 in
 785     def A2_#NAME : T_ZXTB;
 786
 787     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 788       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 789       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 790     }
 791   }
 792 }
 793
 794 let isCodeGenOnly=0 in
 795 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 796
 797 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 798 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 799 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 800 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 801
 802 // Mux.
 803 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 804                                                    DoubleRegs:$src2,
 805                                                    DoubleRegs:$src3),
 806             "$dst = vmux($src1, $src2, $src3)",
 807             []>;
 808
 809
 810 //===----------------------------------------------------------------------===//
 811 // ALU32/PERM -
 812 //===----------------------------------------------------------------------===//
 813
 814
 815 //===----------------------------------------------------------------------===//
 816 // ALU32/PRED +
 817 //===----------------------------------------------------------------------===//
 818
 819 // SDNode for converting immediate C to C-1.
 820 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 821    // Return the byte immediate const-1 as an SDNode.
 822    int32_t imm = N->getSExtValue();
 823    return XformSToSM1Imm(imm);
 824 }]>;
 825
 826 // SDNode for converting immediate C to C-1.
 827 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 828    // Return the byte immediate const-1 as an SDNode.
 829    uint32_t imm = N->getZExtValue();
 830    return XformUToUM1Imm(imm);
 831 }]>;
 832
 833 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 834     "$dst = cl0($src1)",
 835     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 836
 837 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 838     "$dst = ct0($src1)",
 839     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 840
 841 //===----------------------------------------------------------------------===//
 842 // ALU32/PRED -
 843 //===----------------------------------------------------------------------===//
 844
 845
 846 //===----------------------------------------------------------------------===//
 847 // ALU64/ALU +
 848 //===----------------------------------------------------------------------===//// Add.
 849 //===----------------------------------------------------------------------===//
 850 // Template Class
 851 // Add/Subtract halfword
 852 // Rd=add(Rt.L,Rs.[HL])[:sat]
 853 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 854 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 855 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 856 //===----------------------------------------------------------------------===//
 857
 858 let  hasNewValue = 1, opNewValue = 0 in
 859 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 860   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 861   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 862           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 863           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 864           #!if(isSat,":sat","")
 865           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 866     bits<5> Rd;
 867     bits<5> Rt;
 868     bits<5> Rs;
 869     let IClass = 0b1101;
 870
 871     let Inst{27-23} = 0b01010;
 872     let Inst{22} = hasShift;
 873     let Inst{21} = isSub;
 874     let Inst{7} = isSat;
 875     let Inst{6-5} = LHbits;
 876     let Inst{4-0} = Rd;
 877     let Inst{12-8} = Rt;
 878     let Inst{20-16} = Rs;
 879   }
 880
 881 //Rd=sub(Rt.L,Rs.[LH])
 882 let isCodeGenOnly = 0 in {
 883 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 884 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 885 }
 886
 887 let isCodeGenOnly = 0 in {
 888 //Rd=add(Rt.L,Rs.[LH])
 889 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 890 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 891 }
 892
 893 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 894   //Rd=sub(Rt.L,Rs.[LH]):sat
 895   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 896   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 897
 898   //Rd=add(Rt.L,Rs.[LH]):sat
 899   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 900   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 901 }
 902
 903 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 904 let isCodeGenOnly = 0 in {
 905 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 906 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 907 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 908 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 909 }
 910
 911 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 912 let isCodeGenOnly = 0 in {
 913 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 914 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 915 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 916 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 917 }
 918
 919 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 920   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 921   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 922   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 923   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 924   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 925
 926   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 927   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 928   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 929   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 930   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 931 }
 932
 933 // Add halfword.
 934 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 935          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 936
 937 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 938          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 939
 940 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
 941          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
 942
 943 // Subtract halfword.
 944 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
 945          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
 946
 947 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
 948          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
 949
 950 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 951 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
 952       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 953       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
 954   bits<5> Rd;
 955   bits<5> Rs;
 956   bits<5> Rt;
 957
 958   let IClass = 0b1101;
 959   let Inst{27-24} = 0b0000;
 960   let Inst{20-16} = Rs;
 961   let Inst{12-8} = Rt;
 962   let Inst{4-0} = Rd;
 963 }
 964
 965 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
 966 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
 967   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 968   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
 969           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
 970     bits<5> Rd;
 971     bits<5> Rt;
 972     bits<5> Rs;
 973
 974     let IClass = 0b1101;
 975
 976     let Inst{27-23} = 0b01011;
 977     let Inst{22-21} = !if(isMax, 0b10, 0b01);
 978     let Inst{7} = isUnsigned;
 979     let Inst{4-0} = Rd;
 980     let Inst{12-8} = !if(isMax, Rs, Rt);
 981     let Inst{20-16} = !if(isMax, Rt, Rs);
 982   }
 983
 984 let isCodeGenOnly = 0 in {
 985 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
 986 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
 987 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
 988 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
 989 }
 990
 991 // Here, depending on  the operand being selected, we'll either generate a
 992 // min or max instruction.
 993 // Ex:
 994 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
 995 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
 996 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
 997 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
 998
 999 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1000                           InstHexagon Inst, InstHexagon SwapInst> {
1001   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1002                    (VT RC:$src1), (VT RC:$src2)),
1003            (Inst RC:$src1, RC:$src2)>;
1004   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1005                    (VT RC:$src2), (VT RC:$src1)),
1006            (SwapInst RC:$src1, RC:$src2)>;
1007 }
1008
1009
1010 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1011   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1012
1013   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1014                                             (i32 PositiveHalfWord:$src2))),
1015                                     (i32 PositiveHalfWord:$src1),
1016                                     (i32 PositiveHalfWord:$src2))), i16),
1017            (Inst IntRegs:$src1, IntRegs:$src2)>;
1018
1019   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1020                                             (i32 PositiveHalfWord:$src2))),
1021                                     (i32 PositiveHalfWord:$src2),
1022                                     (i32 PositiveHalfWord:$src1))), i16),
1023            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1024 }
1025
1026 let AddedComplexity = 200 in {
1027   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1028   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1029   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1030   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1031   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1032   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1033   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1034   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1035 }
1036
1037 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1038   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1039              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1040   let isCompare = 1;
1041   let isCommutable = IsComm;
1042   let hasSideEffects = 0;
1043
1044   bits<2> Pd;
1045   bits<5> Rs;
1046   bits<5> Rt;
1047
1048   let IClass = 0b1101;
1049   let Inst{27-21} = 0b0010100;
1050   let Inst{20-16} = Rs;
1051   let Inst{12-8} = Rt;
1052   let Inst{7-5} = MinOp;
1053   let Inst{1-0} = Pd;
1054 }
1055
1056 let isCodeGenOnly = 0 in {
1057 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1058 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1059 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1060 }
1061
1062 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1063   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1064         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1065
1066 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1067 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1068 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1069 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1070 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1071
1072 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1073                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1074                  string Op2Pfx>
1075   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1076              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1077              "", ALU64_tc_1_SLOT23> {
1078   let hasSideEffects = 0;
1079   let isCommutable = IsComm;
1080
1081   bits<5> Rs;
1082   bits<5> Rt;
1083   bits<5> Rd;
1084
1085   let IClass = 0b1101;
1086   let Inst{27-24} = RegType;
1087   let Inst{23-21} = MajOp;
1088   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1089   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1090   let Inst{7-5} = MinOp;
1091   let Inst{4-0} = Rd;
1092 }
1093
1094 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1095                     bit OpsRev, bit IsComm>
1096   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1097                IsComm, "">;
1098
1099 let isCodeGenOnly = 0 in {
1100 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1101 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1102 }
1103
1104 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1105 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1106
1107 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1108                       bit IsNeg>
1109   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1110                !if(IsNeg,"~","")>;
1111
1112 let isCodeGenOnly = 0 in {
1113 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1114 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1115 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1116 }
1117
1118 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1119 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1120 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1121
1122 //===----------------------------------------------------------------------===//
1123 // ALU64/ALU -
1124 //===----------------------------------------------------------------------===//
1125
1126 //===----------------------------------------------------------------------===//
1127 // ALU64/BIT +
1128 //===----------------------------------------------------------------------===//
1129 //
1130 //===----------------------------------------------------------------------===//
1131 // ALU64/BIT -
1132 //===----------------------------------------------------------------------===//
1133
1134 //===----------------------------------------------------------------------===//
1135 // ALU64/PERM +
1136 //===----------------------------------------------------------------------===//
1137 //
1138 //===----------------------------------------------------------------------===//
1139 // ALU64/PERM -
1140 //===----------------------------------------------------------------------===//
1141
1142 //===----------------------------------------------------------------------===//
1143 // CR +
1144 //===----------------------------------------------------------------------===//
1145 // Logical reductions on predicates.
1146
1147 // Looping instructions.
1148
1149 // Pipelined looping instructions.
1150
1151 // Logical operations on predicates.
1152 let hasSideEffects = 0 in
1153 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1154     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1155              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1156   bits<2> Pd;
1157   bits<2> Ps;
1158
1159   let IClass = 0b0110;
1160   let Inst{27-23} = 0b10111;
1161   let Inst{22-21} = OpBits;
1162   let Inst{20} = 0b0;
1163   let Inst{17-16} = Ps;
1164   let Inst{13} = 0b0;
1165   let Inst{1-0} = Pd;
1166 }
1167
1168 let isCodeGenOnly = 0 in {
1169 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1170 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1171 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1172 }
1173
1174 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1175          (C2_not PredRegs:$Ps)>;
1176
1177 let hasSideEffects = 0 in
1178 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1179     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1180              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1181              [], "", CR_tc_2early_SLOT23> {
1182   bits<2> Pd;
1183   bits<2> Ps;
1184   bits<2> Pt;
1185
1186   let IClass = 0b0110;
1187   let Inst{27-24} = 0b1011;
1188   let Inst{23-21} = OpBits;
1189   let Inst{20} = 0b0;
1190   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1191   let Inst{13} = 0b0;                // instructions.
1192   let Inst{9-8} = !if(Rev,Ps,Pt);
1193   let Inst{1-0} = Pd;
1194 }
1195
1196 let isCodeGenOnly = 0 in {
1197 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1198 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1199 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1200 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1201 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1202 }
1203
1204 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1205 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1206 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1207 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1208 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1209
1210 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1211 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1212       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1213   bits<5> Rd;
1214   bits<2> Ps;
1215   bits<2> Pt;
1216
1217   let IClass = 0b1000;
1218   let Inst{27-24} = 0b1001;
1219   let Inst{22-21} = 0b00;
1220   let Inst{17-16} = Ps;
1221   let Inst{9-8} = Pt;
1222   let Inst{4-0} = Rd;
1223 }
1224
1225 let hasSideEffects = 0, isCodeGenOnly = 0 in
1226 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1227       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1228   bits<5> Rd;
1229   bits<2> Pt;
1230
1231   let IClass = 0b1000;
1232   let Inst{27-24} = 0b0110;
1233   let Inst{9-8} = Pt;
1234   let Inst{4-0} = Rd;
1235 }
1236
1237 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1238                                                     DoubleRegs:$src2,
1239                                                     PredRegs:$src3),
1240              "$dst = valignb($src1, $src2, $src3)",
1241              []>;
1242
1243 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1244                                                      DoubleRegs:$src2,
1245                                                      PredRegs:$src3),
1246              "$dst = vspliceb($src1, $src2, $src3)",
1247              []>;
1248
1249 // User control register transfer.
1250 //===----------------------------------------------------------------------===//
1251 // CR -
1252 //===----------------------------------------------------------------------===//
1253
1254 //===----------------------------------------------------------------------===//
1255 // JR +
1256 //===----------------------------------------------------------------------===//
1257
1258 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1259                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1260 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone, [SDNPHasChain]>;
1261
1262 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1263 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1264
1265 class CondStr<string CReg, bit True, bit New> {
1266   string S = "if (" # !if(True,"","!") # CReg # !if(New,".new","") # ") ";
1267 }
1268 class JumpOpcStr<string Mnemonic, bit New, bit Taken> {
1269   string S = Mnemonic # !if(New, !if(Taken,":t",":nt"), "");
1270 }
1271
1272 let isBranch = 1, isBarrier = 1, Defs = [PC], hasSideEffects = 0,
1273     isPredicable = 1,
1274     isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1275     opExtentBits = 24, opExtentAlign = 2, InputType = "imm" in
1276 class T_JMP<string ExtStr>
1277   : JInst<(outs), (ins brtarget:$dst),
1278       "jump " # ExtStr # "$dst",
1279       [], "", J_tc_2early_SLOT23> {
1280     bits<24> dst;
1281     let IClass = 0b0101;
1282
1283     let Inst{27-25} = 0b100;
1284     let Inst{24-16} = dst{23-15};
1285     let Inst{13-1} = dst{14-2};
1286 }
1287
1288 let isBranch = 1, Defs = [PC], hasSideEffects = 0, isPredicated = 1,
1289     isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1290     opExtentBits = 17, opExtentAlign = 2, InputType = "imm" in
1291 class T_JMP_c<bit PredNot, bit isPredNew, bit isTak, string ExtStr>
1292   : JInst<(outs), (ins PredRegs:$src, brtarget:$dst),
1293       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1294         JumpOpcStr<"jump", isPredNew, isTak>.S # " " #
1295         ExtStr # "$dst",
1296       [], "", J_tc_2early_SLOT23>, ImmRegRel {
1297     let isTaken = isTak;
1298     let isPredicatedFalse = PredNot;
1299     let isPredicatedNew = isPredNew;
1300     bits<2> src;
1301     bits<17> dst;
1302
1303     let IClass = 0b0101;
1304
1305     let Inst{27-24} = 0b1100;
1306     let Inst{21} = PredNot;
1307     let Inst{12} = !if(isPredNew, isTak, zero);
1308     let Inst{11} = isPredNew;
1309     let Inst{9-8} = src;
1310     let Inst{23-22} = dst{16-15};
1311     let Inst{20-16} = dst{14-10};
1312     let Inst{13} = dst{9};
1313     let Inst{7-1} = dst{8-2};
1314   }
1315
1316 multiclass JMP_Pred<bit PredNot, string ExtStr> {
1317   def NAME : T_JMP_c<PredNot, 0, 0, ExtStr>;
1318   // Predicate new
1319   def NAME#newpt : T_JMP_c<PredNot, 1, 1, ExtStr>; // taken
1320   def NAME#new   : T_JMP_c<PredNot, 1, 0, ExtStr>; // not taken
1321 }
1322
1323 multiclass JMP_base<string BaseOp, string ExtStr> {
1324   let BaseOpcode = BaseOp in {
1325     def NAME : T_JMP<ExtStr>;
1326     defm t : JMP_Pred<0, ExtStr>;
1327     defm f : JMP_Pred<1, ExtStr>;
1328   }
1329 }
1330
1331 // Jumps to address stored in a register, JUMPR_MISC
1332 // if ([[!]P[.new]]) jumpr[:t/nt] Rs
1333 let isBranch = 1, isIndirectBranch = 1, isBarrier = 1, Defs = [PC],
1334     isPredicable = 1, hasSideEffects = 0, InputType = "reg" in
1335 class T_JMPr
1336   : JRInst<(outs), (ins IntRegs:$dst),
1337       "jumpr $dst", [], "", J_tc_2early_SLOT2> {
1338     bits<5> dst;
1339
1340     let IClass = 0b0101;
1341     let Inst{27-21} = 0b0010100;
1342     let Inst{20-16} = dst;
1343 }
1344
1345 let isBranch = 1, isIndirectBranch = 1, Defs = [PC], isPredicated = 1,
1346     hasSideEffects = 0, InputType = "reg" in
1347 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>
1348   : JRInst <(outs), (ins PredRegs:$src, IntRegs:$dst),
1349       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1350         JumpOpcStr<"jumpr", isPredNew, isTak>.S # " $dst", [],
1351       "", J_tc_2early_SLOT2> {
1352
1353     let isTaken = isTak;
1354     let isPredicatedFalse = PredNot;
1355     let isPredicatedNew = isPredNew;
1356     bits<2> src;
1357     bits<5> dst;
1358
1359     let IClass = 0b0101;
1360
1361     let Inst{27-22} = 0b001101;
1362     let Inst{21} = PredNot;
1363     let Inst{20-16} = dst;
1364     let Inst{12} = !if(isPredNew, isTak, zero);
1365     let Inst{11} = isPredNew;
1366     let Inst{9-8} = src;
1367 }
1368
1369 multiclass JMPR_Pred<bit PredNot> {
1370   def NAME: T_JMPr_c<PredNot, 0, 0>;
1371   // Predicate new
1372   def NAME#newpt  : T_JMPr_c<PredNot, 1, 1>; // taken
1373   def NAME#new    : T_JMPr_c<PredNot, 1, 0>; // not taken
1374 }
1375
1376 multiclass JMPR_base<string BaseOp> {
1377   let BaseOpcode = BaseOp in {
1378     def NAME : T_JMPr;
1379     defm t : JMPR_Pred<0>;
1380     defm f : JMPR_Pred<1>;
1381   }
1382 }
1383
1384 let isCall = 1, hasSideEffects = 1 in
1385 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1386                dag InputDag = (ins IntRegs:$Rs)>
1387   : JRInst<(outs), InputDag,
1388       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1389                                  "if ($Pu) callr $Rs"),
1390                                  "callr $Rs"),
1391       [], "", J_tc_2early_SLOT2> {
1392     bits<5> Rs;
1393     bits<2> Pu;
1394     let isPredicated = isPred;
1395     let isPredicatedFalse = isPredNot;
1396
1397     let IClass = 0b0101;
1398     let Inst{27-25} = 0b000;
1399     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1400     let Inst{22} = 0;
1401     let Inst{21} = isPredNot;
1402     let Inst{9-8} = !if (isPred, Pu, 0b00);
1403     let Inst{20-16} = Rs;
1404
1405   }
1406
1407 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in {
1408   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1409   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1410 }
1411
1412 let isTerminator = 1, hasSideEffects = 0, isCodeGenOnly = 0 in {
1413   defm J2_jump : JMP_base<"JMP", "">, PredNewRel;
1414
1415   // Deal with explicit assembly
1416   //  - never extened a jump #,  always extend a jump ##
1417   let isAsmParserOnly = 1 in {
1418     defm J2_jump_ext   : JMP_base<"JMP", "##">;
1419     defm J2_jump_noext : JMP_base<"JMP", "#">;
1420   }
1421
1422   defm J2_jumpr : JMPR_base<"JMPr">, PredNewRel;
1423
1424   let isReturn = 1, isCodeGenOnly = 1 in
1425   defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1426 }
1427
1428 def: Pat<(br bb:$dst),
1429          (J2_jump brtarget:$dst)>;
1430 def: Pat<(retflag),
1431          (JMPret (i32 R31))>;
1432 def: Pat<(brcond (i1 PredRegs:$src1), bb:$offset),
1433          (J2_jumpt PredRegs:$src1, bb:$offset)>;
1434
1435 // A return through builtin_eh_return.
1436 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1437     isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1438 def EH_RETURN_JMPR : T_JMPr;
1439
1440 def: Pat<(eh_return),
1441          (EH_RETURN_JMPR (i32 R31))>;
1442 def: Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1443          (J2_jumpr IntRegs:$dst)>;
1444 def: Pat<(brind (i32 IntRegs:$dst)),
1445          (J2_jumpr IntRegs:$dst)>;
1446
1447 //===----------------------------------------------------------------------===//
1448 // JR -
1449 //===----------------------------------------------------------------------===//
1450
1451 //===----------------------------------------------------------------------===//
1452 // LD +
1453 //===----------------------------------------------------------------------===//
1454 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, AddedComplexity = 20 in
1455 class T_load_io <string mnemonic, RegisterClass RC, bits<4> MajOp,
1456                  Operand ImmOp>
1457   : LDInst<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1458   "$dst = "#mnemonic#"($src1 + #$offset)", []>, AddrModeRel {
1459     bits<4> name;
1460     bits<5> dst;
1461     bits<5> src1;
1462     bits<14> offset;
1463     bits<11> offsetBits;
1464
1465     string ImmOpStr = !cast<string>(ImmOp);
1466     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), offset{13-3},
1467                      !if (!eq(ImmOpStr, "s11_2Ext"), offset{12-2},
1468                      !if (!eq(ImmOpStr, "s11_1Ext"), offset{11-1},
1469                                       /* s11_0Ext */ offset{10-0})));
1470     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
1471                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
1472                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
1473                                         /* s11_0Ext */ 11)));
1474     let hasNewValue = !if (!eq(ImmOpStr, "s11_3Ext"), 0, 1);
1475
1476     let IClass = 0b1001;
1477
1478     let Inst{27}    = 0b0;
1479     let Inst{26-25} = offsetBits{10-9};
1480     let Inst{24-21} = MajOp;
1481     let Inst{20-16} = src1;
1482     let Inst{13-5}  = offsetBits{8-0};
1483     let Inst{4-0}   = dst;
1484   }
1485
1486 let opExtendable = 3, isExtentSigned = 0, isPredicated = 1 in
1487 class T_pload_io <string mnemonic, RegisterClass RC, bits<4>MajOp,
1488                   Operand ImmOp, bit isNot, bit isPredNew>
1489   : LDInst<(outs RC:$dst),
1490            (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1491   "if ("#!if(isNot, "!$src1", "$src1")
1492        #!if(isPredNew, ".new", "")
1493        #") $dst = "#mnemonic#"($src2 + #$offset)",
1494   [],"", V2LDST_tc_ld_SLOT01> , AddrModeRel {
1495     bits<5> dst;
1496     bits<2> src1;
1497     bits<5> src2;
1498     bits<9> offset;
1499     bits<6> offsetBits;
1500     string ImmOpStr = !cast<string>(ImmOp);
1501
1502     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), offset{8-3},
1503                      !if (!eq(ImmOpStr, "u6_2Ext"), offset{7-2},
1504                      !if (!eq(ImmOpStr, "u6_1Ext"), offset{6-1},
1505                                       /* u6_0Ext */ offset{5-0})));
1506     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
1507                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
1508                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
1509                                         /* u6_0Ext */ 6)));
1510     let hasNewValue = !if (!eq(ImmOpStr, "u6_3Ext"), 0, 1);
1511     let isPredicatedNew = isPredNew;
1512     let isPredicatedFalse = isNot;
1513
1514     let IClass = 0b0100;
1515
1516     let Inst{27}    = 0b0;
1517     let Inst{27}    = 0b0;
1518     let Inst{26}    = isNot;
1519     let Inst{25}    = isPredNew;
1520     let Inst{24-21} = MajOp;
1521     let Inst{20-16} = src2;
1522     let Inst{13}    = 0b0;
1523     let Inst{12-11} = src1;
1524     let Inst{10-5}  = offsetBits;
1525     let Inst{4-0}   = dst;
1526   }
1527
1528 let isExtendable = 1, hasSideEffects = 0, addrMode = BaseImmOffset in
1529 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1530                    Operand ImmOp, Operand predImmOp, bits<4>MajOp> {
1531   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1532     let isPredicable = 1 in
1533     def L2_#NAME#_io : T_load_io <mnemonic, RC, MajOp, ImmOp>;
1534
1535     // Predicated
1536     def L2_p#NAME#t_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 0>;
1537     def L2_p#NAME#f_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 0>;
1538
1539     // Predicated new
1540     def L2_p#NAME#tnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 1>;
1541     def L2_p#NAME#fnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 1>;
1542   }
1543 }
1544
1545 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1546   defm loadrub: LD_Idxd <"memub", "LDriub", IntRegs, s11_0Ext, u6_0Ext, 0b1001>;
1547 }
1548
1549 ///
1550 // Load -- MEMri operand
1551 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1552                           bit isNot, bit isPredNew> {
1553   let isPredicatedNew = isPredNew in
1554   def NAME : LDInst2<(outs RC:$dst),
1555                        (ins PredRegs:$src1, MEMri:$addr),
1556             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1557             ") ")#"$dst = "#mnemonic#"($addr)",
1558             []>;
1559 }
1560
1561 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1562   let isPredicatedFalse = PredNot in {
1563     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1564     // Predicate new
1565     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1566   }
1567 }
1568
1569 let isExtendable = 1, hasSideEffects = 0 in
1570 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1571                     bits<5> ImmBits, bits<5> PredImmBits> {
1572
1573   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1574     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1575         isPredicable = 1 in
1576       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1577                    "$dst = "#mnemonic#"($addr)",
1578                    []>;
1579
1580     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1581         isPredicated = 1 in {
1582       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1583       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1584     }
1585   }
1586 }
1587
1588 let addrMode = BaseImmOffset, isMEMri = "true" in {
1589   let accessSize = ByteAccess in {
1590     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1591  }
1592
1593   let accessSize = HalfWordAccess in {
1594     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1595     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1596  }
1597
1598   let accessSize = WordAccess in
1599     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1600
1601   let accessSize = DoubleWordAccess in
1602     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1603 }
1604
1605 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1606             (LDrib ADDRriS11_0:$addr) >;
1607
1608 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1609             (L2_loadrub_io AddrFI:$addr, 0) >;
1610
1611 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1612             (LDrih ADDRriS11_1:$addr) >;
1613
1614 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1615             (LDriuh ADDRriS11_1:$addr) >;
1616
1617 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1618             (LDriw ADDRriS11_2:$addr) >;
1619
1620 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1621             (LDrid ADDRriS11_3:$addr) >;
1622
1623
1624 // Load - Base with Immediate offset addressing mode
1625 multiclass LD_Idxd_Pbase2<string mnemonic, RegisterClass RC, Operand predImmOp,
1626                         bit isNot, bit isPredNew> {
1627   let isPredicatedNew = isPredNew in
1628   def NAME : LDInst2<(outs RC:$dst),
1629                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1630             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1631             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1632             []>;
1633 }
1634
1635 multiclass LD_Idxd_Pred2<string mnemonic, RegisterClass RC, Operand predImmOp,
1636                         bit PredNot> {
1637   let isPredicatedFalse = PredNot in {
1638     defm _c#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 0>;
1639     // Predicate new
1640     defm _cdn#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 1>;
1641   }
1642 }
1643
1644 let isExtendable = 1, hasSideEffects = 0 in
1645 multiclass LD_Idxd2<string mnemonic, string CextOp, RegisterClass RC,
1646                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1647                    bits<5> PredImmBits> {
1648
1649   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1650     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1651         isPredicable = 1, AddedComplexity = 20 in
1652       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1653                    "$dst = "#mnemonic#"($src1+#$offset)",
1654                    []>;
1655
1656     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1657         isPredicated = 1 in {
1658       defm Pt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 0 >;
1659       defm NotPt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 1 >;
1660     }
1661   }
1662 }
1663
1664 let addrMode = BaseImmOffset in {
1665   let accessSize = ByteAccess in {
1666     defm LDrib_indexed: LD_Idxd2 <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1667                                   11, 6>, AddrModeRel;
1668   }
1669   let accessSize = HalfWordAccess in {
1670     defm LDrih_indexed: LD_Idxd2 <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1671                                  12, 7>, AddrModeRel;
1672     defm LDriuh_indexed: LD_Idxd2 <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1673                                   12, 7>, AddrModeRel;
1674   }
1675   let accessSize = WordAccess in
1676     defm LDriw_indexed: LD_Idxd2 <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1677                                  13, 8>, AddrModeRel;
1678
1679   let accessSize = DoubleWordAccess in
1680     defm LDrid_indexed: LD_Idxd2 <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1681                                  14, 9>, AddrModeRel;
1682 }
1683
1684 let AddedComplexity = 20 in {
1685 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1686             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1687
1688 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1689             (L2_loadrub_io IntRegs:$src1, s11_0ExtPred:$offset) >;
1690
1691 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1692             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1693
1694 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1695             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1696
1697 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1698             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1699
1700 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1701             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1702 }
1703
1704 //===----------------------------------------------------------------------===//
1705 // Post increment load
1706 //===----------------------------------------------------------------------===//
1707
1708 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1709                             bit isNot, bit isPredNew> {
1710   let isPredicatedNew = isPredNew in
1711   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1712                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1713             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1714             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1715             [],
1716             "$src2 = $dst2">;
1717 }
1718
1719 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1720                            Operand ImmOp, bit PredNot> {
1721   let isPredicatedFalse = PredNot in {
1722     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1723     // Predicate new
1724     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1725     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1726   }
1727 }
1728
1729 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1730                       Operand ImmOp> {
1731
1732   let BaseOpcode = "POST_"#BaseOp in {
1733     let isPredicable = 1 in
1734     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1735                          (ins IntRegs:$src1, ImmOp:$offset),
1736                  "$dst = "#mnemonic#"($src1++#$offset)",
1737                  [],
1738                  "$src1 = $dst2">;
1739
1740     let isPredicated = 1 in {
1741       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1742       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1743     }
1744   }
1745 }
1746
1747 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1748   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1749                     PredNewRel;
1750   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1751                     PredNewRel;
1752   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1753                     PredNewRel;
1754   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1755                     PredNewRel;
1756   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1757                     PredNewRel;
1758   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1759                     PredNewRel;
1760 }
1761
1762 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1763            (i32 (LDrib ADDRriS11_0:$addr)) >;
1764
1765 // Load byte any-extend.
1766 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1767             (i32 (LDrib ADDRriS11_0:$addr)) >;
1768
1769 // Indexed load byte any-extend.
1770 let AddedComplexity = 20 in
1771 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1772             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1773
1774 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1775             (i32 (LDrih ADDRriS11_1:$addr))>;
1776
1777 let AddedComplexity = 20 in
1778 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1779             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1780
1781 let AddedComplexity = 10 in
1782 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1783             (i32 (L2_loadrub_io AddrFI:$addr, 0))>;
1784
1785 let AddedComplexity = 20 in
1786 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1787             (i32 (L2_loadrub_io IntRegs:$src1, s11_0ImmPred:$offset))>;
1788
1789 // Load predicate.
1790 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1791 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1792 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1793             (ins MEMri:$addr),
1794             "Error; should not emit",
1795             []>;
1796
1797 // Deallocate stack frame.
1798 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1799   def DEALLOCFRAME : LDInst2<(outs), (ins),
1800                      "deallocframe",
1801                      []>;
1802 }
1803
1804 // Load and unpack bytes to halfwords.
1805 //===----------------------------------------------------------------------===//
1806 // LD -
1807 //===----------------------------------------------------------------------===//
1808
1809 //===----------------------------------------------------------------------===//
1810 // MTYPE/ALU +
1811 //===----------------------------------------------------------------------===//
1812 //===----------------------------------------------------------------------===//
1813 // MTYPE/ALU -
1814 //===----------------------------------------------------------------------===//
1815
1816 //===----------------------------------------------------------------------===//
1817 // MTYPE/COMPLEX +
1818 //===----------------------------------------------------------------------===//
1819 //===----------------------------------------------------------------------===//
1820 // MTYPE/COMPLEX -
1821 //===----------------------------------------------------------------------===//
1822
1823 //===----------------------------------------------------------------------===//
1824 // MTYPE/MPYH +
1825 //===----------------------------------------------------------------------===//
1826
1827 //===----------------------------------------------------------------------===//
1828 // Template Class
1829 // MPYS / Multipy signed/unsigned halfwords
1830 //Rd=mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1831 //===----------------------------------------------------------------------===//
1832
1833 let hasNewValue = 1, opNewValue = 0 in
1834 class T_M2_mpy < bits<2> LHbits, bit isSat, bit isRnd,
1835                  bit hasShift, bit isUnsigned>
1836   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1837   "$Rd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
1838                                        #", $Rt."#!if(LHbits{0},"h)","l)")
1839                                        #!if(hasShift,":<<1","")
1840                                        #!if(isRnd,":rnd","")
1841                                        #!if(isSat,":sat",""),
1842   [], "", M_tc_3x_SLOT23 > {
1843     bits<5> Rd;
1844     bits<5> Rs;
1845     bits<5> Rt;
1846
1847     let IClass = 0b1110;
1848
1849     let Inst{27-24} = 0b1100;
1850     let Inst{23} = hasShift;
1851     let Inst{22} = isUnsigned;
1852     let Inst{21} = isRnd;
1853     let Inst{7} = isSat;
1854     let Inst{6-5} = LHbits;
1855     let Inst{4-0} = Rd;
1856     let Inst{20-16} = Rs;
1857     let Inst{12-8} = Rt;
1858   }
1859
1860 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1861 let isCodeGenOnly = 0 in {
1862 def M2_mpy_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 0>;
1863 def M2_mpy_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 0>;
1864 def M2_mpy_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 0>;
1865 def M2_mpy_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 0>;
1866 def M2_mpy_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 0>;
1867 def M2_mpy_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 0>;
1868 def M2_mpy_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 0>;
1869 def M2_mpy_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 0>;
1870 }
1871
1872 //Rd=mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1873 let isCodeGenOnly = 0 in {
1874 def M2_mpyu_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 1>;
1875 def M2_mpyu_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 1>;
1876 def M2_mpyu_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 1>;
1877 def M2_mpyu_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 1>;
1878 def M2_mpyu_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 1>;
1879 def M2_mpyu_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 1>;
1880 def M2_mpyu_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 1>;
1881 def M2_mpyu_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 1>;
1882 }
1883
1884 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]:rnd
1885 let isCodeGenOnly = 0 in {
1886 def M2_mpy_rnd_ll_s1: T_M2_mpy <0b00, 0, 1, 1, 0>;
1887 def M2_mpy_rnd_ll_s0: T_M2_mpy <0b00, 0, 1, 0, 0>;
1888 def M2_mpy_rnd_lh_s1: T_M2_mpy <0b01, 0, 1, 1, 0>;
1889 def M2_mpy_rnd_lh_s0: T_M2_mpy <0b01, 0, 1, 0, 0>;
1890 def M2_mpy_rnd_hl_s1: T_M2_mpy <0b10, 0, 1, 1, 0>;
1891 def M2_mpy_rnd_hl_s0: T_M2_mpy <0b10, 0, 1, 0, 0>;
1892 def M2_mpy_rnd_hh_s1: T_M2_mpy <0b11, 0, 1, 1, 0>;
1893 def M2_mpy_rnd_hh_s0: T_M2_mpy <0b11, 0, 1, 0, 0>;
1894 }
1895
1896 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1897 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1898 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
1899   def M2_mpy_sat_ll_s1: T_M2_mpy <0b00, 1, 0, 1, 0>;
1900   def M2_mpy_sat_ll_s0: T_M2_mpy <0b00, 1, 0, 0, 0>;
1901   def M2_mpy_sat_lh_s1: T_M2_mpy <0b01, 1, 0, 1, 0>;
1902   def M2_mpy_sat_lh_s0: T_M2_mpy <0b01, 1, 0, 0, 0>;
1903   def M2_mpy_sat_hl_s1: T_M2_mpy <0b10, 1, 0, 1, 0>;
1904   def M2_mpy_sat_hl_s0: T_M2_mpy <0b10, 1, 0, 0, 0>;
1905   def M2_mpy_sat_hh_s1: T_M2_mpy <0b11, 1, 0, 1, 0>;
1906   def M2_mpy_sat_hh_s0: T_M2_mpy <0b11, 1, 0, 0, 0>;
1907
1908   def M2_mpy_sat_rnd_ll_s1: T_M2_mpy <0b00, 1, 1, 1, 0>;
1909   def M2_mpy_sat_rnd_ll_s0: T_M2_mpy <0b00, 1, 1, 0, 0>;
1910   def M2_mpy_sat_rnd_lh_s1: T_M2_mpy <0b01, 1, 1, 1, 0>;
1911   def M2_mpy_sat_rnd_lh_s0: T_M2_mpy <0b01, 1, 1, 0, 0>;
1912   def M2_mpy_sat_rnd_hl_s1: T_M2_mpy <0b10, 1, 1, 1, 0>;
1913   def M2_mpy_sat_rnd_hl_s0: T_M2_mpy <0b10, 1, 1, 0, 0>;
1914   def M2_mpy_sat_rnd_hh_s1: T_M2_mpy <0b11, 1, 1, 1, 0>;
1915   def M2_mpy_sat_rnd_hh_s0: T_M2_mpy <0b11, 1, 1, 0, 0>;
1916 }
1917
1918 //===----------------------------------------------------------------------===//
1919 // Template Class
1920 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
1921 // result from the accumulator.
1922 //Rx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1923 //===----------------------------------------------------------------------===//
1924
1925 let hasNewValue = 1, opNewValue = 0 in
1926 class T_M2_mpy_acc < bits<2> LHbits, bit isSat, bit isNac,
1927                  bit hasShift, bit isUnsigned >
1928   : MInst_acc<(outs IntRegs:$Rx), (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
1929   "$Rx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
1930                               #"($Rs."#!if(LHbits{1},"h","l")
1931                               #", $Rt."#!if(LHbits{0},"h)","l)")
1932                               #!if(hasShift,":<<1","")
1933                               #!if(isSat,":sat",""),
1934   [], "$dst2 = $Rx", M_tc_3x_SLOT23 > {
1935     bits<5> Rx;
1936     bits<5> Rs;
1937     bits<5> Rt;
1938
1939     let IClass = 0b1110;
1940     let Inst{27-24} = 0b1110;
1941     let Inst{23} = hasShift;
1942     let Inst{22} = isUnsigned;
1943     let Inst{21} = isNac;
1944     let Inst{7} = isSat;
1945     let Inst{6-5} = LHbits;
1946     let Inst{4-0} = Rx;
1947     let Inst{20-16} = Rs;
1948     let Inst{12-8} = Rt;
1949   }
1950
1951 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1952 let isCodeGenOnly = 0 in {
1953 def M2_mpy_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 0>;
1954 def M2_mpy_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 0>;
1955 def M2_mpy_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 0>;
1956 def M2_mpy_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 0>;
1957 def M2_mpy_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 0>;
1958 def M2_mpy_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 0>;
1959 def M2_mpy_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 0>;
1960 def M2_mpy_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 0>;
1961 }
1962
1963 //Rx += mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1964 let isCodeGenOnly = 0 in {
1965 def M2_mpyu_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 1>;
1966 def M2_mpyu_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 1>;
1967 def M2_mpyu_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 1>;
1968 def M2_mpyu_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 1>;
1969 def M2_mpyu_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 1>;
1970 def M2_mpyu_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 1>;
1971 def M2_mpyu_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 1>;
1972 def M2_mpyu_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 1>;
1973 }
1974
1975 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1976 let isCodeGenOnly = 0 in {
1977 def M2_mpy_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 0>;
1978 def M2_mpy_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 0>;
1979 def M2_mpy_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 0>;
1980 def M2_mpy_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 0>;
1981 def M2_mpy_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 0>;
1982 def M2_mpy_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 0>;
1983 def M2_mpy_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 0>;
1984 def M2_mpy_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 0>;
1985 }
1986
1987 //Rx -= mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1988 let isCodeGenOnly = 0 in {
1989 def M2_mpyu_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 1>;
1990 def M2_mpyu_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 1>;
1991 def M2_mpyu_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 1>;
1992 def M2_mpyu_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 1>;
1993 def M2_mpyu_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 1>;
1994 def M2_mpyu_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 1>;
1995 def M2_mpyu_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 1>;
1996 def M2_mpyu_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 1>;
1997 }
1998
1999 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
2000 let isCodeGenOnly = 0 in {
2001 def M2_mpy_acc_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 0, 1, 0>;
2002 def M2_mpy_acc_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 0, 0, 0>;
2003 def M2_mpy_acc_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 0, 1, 0>;
2004 def M2_mpy_acc_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 0, 0, 0>;
2005 def M2_mpy_acc_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 0, 1, 0>;
2006 def M2_mpy_acc_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 0, 0, 0>;
2007 def M2_mpy_acc_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 0, 1, 0>;
2008 def M2_mpy_acc_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 0, 0, 0>;
2009 }
2010
2011 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
2012 let isCodeGenOnly = 0 in {
2013 def M2_mpy_nac_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 1, 1, 0>;
2014 def M2_mpy_nac_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 1, 0, 0>;
2015 def M2_mpy_nac_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 1, 1, 0>;
2016 def M2_mpy_nac_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 1, 0, 0>;
2017 def M2_mpy_nac_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 1, 1, 0>;
2018 def M2_mpy_nac_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 1, 0, 0>;
2019 def M2_mpy_nac_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 1, 1, 0>;
2020 def M2_mpy_nac_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 1, 0, 0>;
2021 }
2022
2023 //===----------------------------------------------------------------------===//
2024 // Template Class
2025 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
2026 // result from the 64-bit destination register.
2027 //Rxx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2028 //===----------------------------------------------------------------------===//
2029
2030 class T_M2_mpyd_acc < bits<2> LHbits, bit isNac, bit hasShift, bit isUnsigned>
2031   : MInst_acc<(outs DoubleRegs:$Rxx),
2032               (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2033   "$Rxx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
2034                                 #"($Rs."#!if(LHbits{1},"h","l")
2035                                 #", $Rt."#!if(LHbits{0},"h)","l)")
2036                                 #!if(hasShift,":<<1",""),
2037   [], "$dst2 = $Rxx", M_tc_3x_SLOT23 > {
2038     bits<5> Rxx;
2039     bits<5> Rs;
2040     bits<5> Rt;
2041
2042     let IClass = 0b1110;
2043
2044     let Inst{27-24} = 0b0110;
2045     let Inst{23} = hasShift;
2046     let Inst{22} = isUnsigned;
2047     let Inst{21} = isNac;
2048     let Inst{7} = 0;
2049     let Inst{6-5} = LHbits;
2050     let Inst{4-0} = Rxx;
2051     let Inst{20-16} = Rs;
2052     let Inst{12-8} = Rt;
2053   }
2054
2055 let isCodeGenOnly = 0 in {
2056 def M2_mpyd_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 0>;
2057 def M2_mpyd_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 0>;
2058 def M2_mpyd_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 0>;
2059 def M2_mpyd_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 0>;
2060
2061 def M2_mpyd_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 0>;
2062 def M2_mpyd_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 0>;
2063 def M2_mpyd_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 0>;
2064 def M2_mpyd_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 0>;
2065
2066 def M2_mpyd_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 0>;
2067 def M2_mpyd_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 0>;
2068 def M2_mpyd_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 0>;
2069 def M2_mpyd_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 0>;
2070
2071 def M2_mpyd_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 0>;
2072 def M2_mpyd_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 0>;
2073 def M2_mpyd_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 0>;
2074 def M2_mpyd_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 0>;
2075
2076 def M2_mpyud_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 1>;
2077 def M2_mpyud_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 1>;
2078 def M2_mpyud_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 1>;
2079 def M2_mpyud_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 1>;
2080
2081 def M2_mpyud_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 1>;
2082 def M2_mpyud_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 1>;
2083 def M2_mpyud_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 1>;
2084 def M2_mpyud_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 1>;
2085
2086 def M2_mpyud_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 1>;
2087 def M2_mpyud_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 1>;
2088 def M2_mpyud_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 1>;
2089 def M2_mpyud_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 1>;
2090
2091 def M2_mpyud_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 1>;
2092 def M2_mpyud_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 1>;
2093 def M2_mpyud_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 1>;
2094 def M2_mpyud_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 1>;
2095 }
2096
2097 let hasNewValue = 1, opNewValue = 0 in
2098 class T_MType_mpy <string mnemonic, bits<4> RegTyBits, RegisterClass RC,
2099                    bits<3> MajOp, bits<3> MinOp, bit isSat = 0, bit isRnd = 0,
2100                    string op2Suffix = "", bit isRaw = 0, bit isHi = 0 >
2101   : MInst <(outs IntRegs:$dst), (ins RC:$src1, RC:$src2),
2102   "$dst = "#mnemonic
2103            #"($src1, $src2"#op2Suffix#")"
2104            #!if(MajOp{2}, ":<<1", "")
2105            #!if(isRnd, ":rnd", "")
2106            #!if(isSat, ":sat", "")
2107            #!if(isRaw, !if(isHi, ":raw:hi", ":raw:lo"), ""), [] > {
2108     bits<5> dst;
2109     bits<5> src1;
2110     bits<5> src2;
2111
2112     let IClass = 0b1110;
2113
2114     let Inst{27-24} = RegTyBits;
2115     let Inst{23-21} = MajOp;
2116     let Inst{20-16} = src1;
2117     let Inst{13}    = 0b0;
2118     let Inst{12-8}  = src2;
2119     let Inst{7-5}   = MinOp;
2120     let Inst{4-0}   = dst;
2121   }
2122
2123 class T_MType_dd  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2124                    bit isSat = 0, bit isRnd = 0 >
2125   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, isSat, isRnd>;
2126
2127 class T_MType_rr1  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2128                     bit isSat = 0, bit isRnd = 0 >
2129   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd>;
2130
2131 class T_MType_rr2 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2132                    bit isSat = 0, bit isRnd = 0, string op2str = "" >
2133   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd, op2str>;
2134
2135 let CextOpcode = "mpyi", InputType = "reg", isCodeGenOnly = 0 in
2136 def M2_mpyi    : T_MType_rr1 <"mpyi", 0b000, 0b000>, ImmRegRel;
2137
2138 let isCodeGenOnly = 0 in {
2139 def M2_mpy_up  : T_MType_rr1 <"mpy",  0b000, 0b001>;
2140 def M2_mpyu_up : T_MType_rr1 <"mpyu", 0b010, 0b001>;
2141 }
2142
2143 let isCodeGenOnly = 0 in
2144 def M2_dpmpyss_rnd_s0 : T_MType_rr1 <"mpy", 0b001, 0b001, 0, 1>;
2145
2146 let isCodeGenOnly = 0 in {
2147 def M2_hmmpyh_rs1 : T_MType_rr2 <"mpy", 0b101, 0b100, 1, 1, ".h">;
2148 def M2_hmmpyl_rs1 : T_MType_rr2 <"mpy", 0b111, 0b100, 1, 1, ".l">;
2149 }
2150
2151 // V4 Instructions
2152 let isCodeGenOnly = 0 in {
2153 def M2_mpysu_up : T_MType_rr1 <"mpysu", 0b011, 0b001, 0>;
2154 def M2_mpy_up_s1_sat : T_MType_rr1 <"mpy", 0b111, 0b000, 1>;
2155
2156 def M2_hmmpyh_s1 : T_MType_rr2 <"mpy", 0b101, 0b000, 1, 0, ".h">;
2157 def M2_hmmpyl_s1 : T_MType_rr2 <"mpy", 0b101, 0b001, 1, 0, ".l">;
2158 }
2159
2160 def: Pat<(i32 (mul   I32:$src1, I32:$src2)), (M2_mpyi    I32:$src1, I32:$src2)>;
2161 def: Pat<(i32 (mulhs I32:$src1, I32:$src2)), (M2_mpy_up  I32:$src1, I32:$src2)>;
2162 def: Pat<(i32 (mulhu I32:$src1, I32:$src2)), (M2_mpyu_up I32:$src1, I32:$src2)>;
2163
2164 let hasNewValue = 1, opNewValue = 0 in
2165 class T_MType_mpy_ri <bit isNeg, Operand ImmOp, list<dag> pattern>
2166   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, ImmOp:$u8),
2167   "$Rd ="#!if(isNeg, "- ", "+ ")#"mpyi($Rs, #$u8)" ,
2168    pattern, "", M_tc_3x_SLOT23> {
2169     bits<5> Rd;
2170     bits<5> Rs;
2171     bits<8> u8;
2172
2173     let IClass = 0b1110;
2174
2175     let Inst{27-24} = 0b0000;
2176     let Inst{23} = isNeg;
2177     let Inst{13} = 0b0;
2178     let Inst{4-0} = Rd;
2179     let Inst{20-16} = Rs;
2180     let Inst{12-5} = u8;
2181   }
2182
2183 let isExtendable = 1, opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
2184 def M2_mpysip : T_MType_mpy_ri <0, u8Ext,
2185                 [(set (i32 IntRegs:$Rd), (mul IntRegs:$Rs, u8ExtPred:$u8))]>;
2186
2187 let isCodeGenOnly = 0 in
2188 def M2_mpysin :  T_MType_mpy_ri <1, u8Imm,
2189                 [(set (i32 IntRegs:$Rd), (ineg (mul IntRegs:$Rs,
2190                                                     u8ImmPred:$u8)))]>;
2191
2192 // Assember mapped to M2_mpyi
2193 let isAsmParserOnly = 1 in
2194 def M2_mpyui : MInst<(outs IntRegs:$dst),
2195                      (ins IntRegs:$src1, IntRegs:$src2),
2196   "$dst = mpyui($src1, $src2)">;
2197
2198 // Rd=mpyi(Rs,#m9)
2199 // s9 is NOT the same as m9 - but it works.. so far.
2200 // Assembler maps to either Rd=+mpyi(Rs,#u8) or Rd=-mpyi(Rs,#u8)
2201 // depending on the value of m9. See Arch Spec.
2202 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2203     CextOpcode = "mpyi", InputType = "imm", hasNewValue = 1 in
2204 def M2_mpysmi : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2205     "$dst = mpyi($src1, #$src2)",
2206     [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2207                                    s9ExtPred:$src2))]>, ImmRegRel;
2208
2209 let hasNewValue = 1, isExtendable = 1,  opExtentBits = 8, opExtendable = 3,
2210     InputType = "imm" in
2211 class T_MType_acc_ri <string mnemonic, bits<3> MajOp, Operand ImmOp,
2212                       list<dag> pattern = []>
2213  : MInst < (outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2, ImmOp:$src3),
2214   "$dst "#mnemonic#"($src2, #$src3)",
2215   pattern, "$src1 = $dst", M_tc_2_SLOT23> {
2216     bits<5> dst;
2217     bits<5> src2;
2218     bits<8> src3;
2219
2220     let IClass = 0b1110;
2221
2222     let Inst{27-26} = 0b00;
2223     let Inst{25-23} = MajOp;
2224     let Inst{20-16} = src2;
2225     let Inst{13} = 0b0;
2226     let Inst{12-5} = src3;
2227     let Inst{4-0} = dst;
2228   }
2229
2230 let InputType = "reg", hasNewValue = 1 in
2231 class T_MType_acc_rr <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2232                       bit isSwap = 0, list<dag> pattern = [], bit hasNot = 0,
2233                       bit isSat = 0, bit isShift = 0>
2234   : MInst < (outs IntRegs:$dst),
2235             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2236   "$dst "#mnemonic#"($src2, "#!if(hasNot, "~$src3)","$src3)")
2237                           #!if(isShift, ":<<1", "")
2238                           #!if(isSat, ":sat", ""),
2239   pattern, "$src1 = $dst", M_tc_2_SLOT23 > {
2240     bits<5> dst;
2241     bits<5> src2;
2242     bits<5> src3;
2243
2244     let IClass = 0b1110;
2245
2246     let Inst{27-24} = 0b1111;
2247     let Inst{23-21} = MajOp;
2248     let Inst{20-16} = !if(isSwap, src3, src2);
2249     let Inst{13} = 0b0;
2250     let Inst{12-8} = !if(isSwap, src2, src3);
2251     let Inst{7-5} = MinOp;
2252     let Inst{4-0} = dst;
2253   }
2254
2255 let CextOpcode = "MPYI_acc", Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
2256   def M2_macsip : T_MType_acc_ri <"+= mpyi", 0b010, u8Ext,
2257                   [(set (i32 IntRegs:$dst),
2258                         (add (mul IntRegs:$src2, u8ExtPred:$src3),
2259                              IntRegs:$src1))]>, ImmRegRel;
2260
2261   def M2_maci   : T_MType_acc_rr <"+= mpyi", 0b000, 0b000, 0,
2262                  [(set (i32 IntRegs:$dst),
2263                        (add (mul IntRegs:$src2, IntRegs:$src3),
2264                             IntRegs:$src1))]>, ImmRegRel;
2265 }
2266
2267 let CextOpcode = "ADD_acc", isCodeGenOnly = 0 in {
2268   let isExtentSigned = 1 in
2269   def M2_accii : T_MType_acc_ri <"+= add", 0b100, s8Ext,
2270                  [(set (i32 IntRegs:$dst),
2271                        (add (add (i32 IntRegs:$src2), s8_16ExtPred:$src3),
2272                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2273
2274   def M2_acci  : T_MType_acc_rr <"+= add",  0b000, 0b001, 0,
2275                  [(set (i32 IntRegs:$dst),
2276                        (add (add (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2277                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2278 }
2279
2280 let CextOpcode = "SUB_acc", isCodeGenOnly = 0 in {
2281   let isExtentSigned = 1 in
2282   def M2_naccii : T_MType_acc_ri <"-= add", 0b101, s8Ext>, ImmRegRel;
2283
2284   def M2_nacci  : T_MType_acc_rr <"-= add",  0b100, 0b001, 0>, ImmRegRel;
2285 }
2286
2287 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in
2288 def M2_macsin : T_MType_acc_ri <"-= mpyi", 0b011, u8Ext>;
2289
2290 let isCodeGenOnly = 0 in {
2291 def M2_xor_xacc : T_MType_acc_rr < "^= xor", 0b100, 0b011, 0>;
2292 def M2_subacc : T_MType_acc_rr <"+= sub",  0b000, 0b011, 1>;
2293 }
2294
2295 class T_MType_acc_pat1 <InstHexagon MI, SDNode firstOp, SDNode secOp,
2296                         PatLeaf ImmPred>
2297   : Pat <(secOp IntRegs:$src1, (firstOp IntRegs:$src2, ImmPred:$src3)),
2298          (MI IntRegs:$src1, IntRegs:$src2, ImmPred:$src3)>;
2299
2300 class T_MType_acc_pat2 <InstHexagon MI, SDNode firstOp, SDNode secOp>
2301   : Pat <(i32 (secOp IntRegs:$src1, (firstOp IntRegs:$src2, IntRegs:$src3))),
2302          (MI IntRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2303
2304 def : T_MType_acc_pat2 <M2_xor_xacc, xor, xor>;
2305 def : T_MType_acc_pat1 <M2_macsin, mul, sub, u8ExtPred>;
2306
2307 def : T_MType_acc_pat1 <M2_naccii, add, sub, s8_16ExtPred>;
2308 def : T_MType_acc_pat2 <M2_nacci, add, sub>;
2309 //===----------------------------------------------------------------------===//
2310 // Template Class -- Multiply signed/unsigned halfwords with and without
2311 // saturation and rounding
2312 //===----------------------------------------------------------------------===//
2313 class T_M2_mpyd < bits<2> LHbits, bit isRnd, bit hasShift, bit isUnsigned >
2314   : MInst < (outs DoubleRegs:$Rdd), (ins IntRegs:$Rs, IntRegs:$Rt),
2315   "$Rdd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2316                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2317                                        #!if(hasShift,":<<1","")
2318                                        #!if(isRnd,":rnd",""),
2319   [] > {
2320     bits<5> Rdd;
2321     bits<5> Rs;
2322     bits<5> Rt;
2323
2324     let IClass = 0b1110;
2325
2326     let Inst{27-24} = 0b0100;
2327     let Inst{23} = hasShift;
2328     let Inst{22} = isUnsigned;
2329     let Inst{21} = isRnd;
2330     let Inst{6-5} = LHbits;
2331     let Inst{4-0} = Rdd;
2332     let Inst{20-16} = Rs;
2333     let Inst{12-8} = Rt;
2334 }
2335
2336 let isCodeGenOnly = 0 in {
2337 def M2_mpyd_hh_s0: T_M2_mpyd<0b11, 0, 0, 0>;
2338 def M2_mpyd_hl_s0: T_M2_mpyd<0b10, 0, 0, 0>;
2339 def M2_mpyd_lh_s0: T_M2_mpyd<0b01, 0, 0, 0>;
2340 def M2_mpyd_ll_s0: T_M2_mpyd<0b00, 0, 0, 0>;
2341
2342 def M2_mpyd_hh_s1: T_M2_mpyd<0b11, 0, 1, 0>;
2343 def M2_mpyd_hl_s1: T_M2_mpyd<0b10, 0, 1, 0>;
2344 def M2_mpyd_lh_s1: T_M2_mpyd<0b01, 0, 1, 0>;
2345 def M2_mpyd_ll_s1: T_M2_mpyd<0b00, 0, 1, 0>;
2346
2347 def M2_mpyd_rnd_hh_s0: T_M2_mpyd<0b11, 1, 0, 0>;
2348 def M2_mpyd_rnd_hl_s0: T_M2_mpyd<0b10, 1, 0, 0>;
2349 def M2_mpyd_rnd_lh_s0: T_M2_mpyd<0b01, 1, 0, 0>;
2350 def M2_mpyd_rnd_ll_s0: T_M2_mpyd<0b00, 1, 0, 0>;
2351
2352 def M2_mpyd_rnd_hh_s1: T_M2_mpyd<0b11, 1, 1, 0>;
2353 def M2_mpyd_rnd_hl_s1: T_M2_mpyd<0b10, 1, 1, 0>;
2354 def M2_mpyd_rnd_lh_s1: T_M2_mpyd<0b01, 1, 1, 0>;
2355 def M2_mpyd_rnd_ll_s1: T_M2_mpyd<0b00, 1, 1, 0>;
2356
2357 //Rdd=mpyu(Rs.[HL],Rt.[HL])[:<<1]
2358 def M2_mpyud_hh_s0: T_M2_mpyd<0b11, 0, 0, 1>;
2359 def M2_mpyud_hl_s0: T_M2_mpyd<0b10, 0, 0, 1>;
2360 def M2_mpyud_lh_s0: T_M2_mpyd<0b01, 0, 0, 1>;
2361 def M2_mpyud_ll_s0: T_M2_mpyd<0b00, 0, 0, 1>;
2362
2363 def M2_mpyud_hh_s1: T_M2_mpyd<0b11, 0, 1, 1>;
2364 def M2_mpyud_hl_s1: T_M2_mpyd<0b10, 0, 1, 1>;
2365 def M2_mpyud_lh_s1: T_M2_mpyd<0b01, 0, 1, 1>;
2366 def M2_mpyud_ll_s1: T_M2_mpyd<0b00, 0, 1, 1>;
2367 }
2368 //===----------------------------------------------------------------------===//
2369 // Template Class for xtype mpy:
2370 // Vector multiply
2371 // Complex multiply
2372 // multiply 32X32 and use full result
2373 //===----------------------------------------------------------------------===//
2374 let hasSideEffects = 0 in
2375 class T_XTYPE_mpy64 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2376                      bit isSat, bit hasShift, bit isConj>
2377    : MInst <(outs DoubleRegs:$Rdd),
2378             (ins IntRegs:$Rs, IntRegs:$Rt),
2379   "$Rdd = "#mnemonic#"($Rs, $Rt"#!if(isConj,"*)",")")
2380                                 #!if(hasShift,":<<1","")
2381                                 #!if(isSat,":sat",""),
2382   [] > {
2383     bits<5> Rdd;
2384     bits<5> Rs;
2385     bits<5> Rt;
2386
2387     let IClass = 0b1110;
2388
2389     let Inst{27-24} = 0b0101;
2390     let Inst{23-21} = MajOp;
2391     let Inst{20-16} = Rs;
2392     let Inst{12-8} = Rt;
2393     let Inst{7-5} = MinOp;
2394     let Inst{4-0} = Rdd;
2395   }
2396
2397 //===----------------------------------------------------------------------===//
2398 // Template Class for xtype mpy with accumulation into 64-bit:
2399 // Vector multiply
2400 // Complex multiply
2401 // multiply 32X32 and use full result
2402 //===----------------------------------------------------------------------===//
2403 class T_XTYPE_mpy64_acc <string op1, string op2, bits<3> MajOp, bits<3> MinOp,
2404                          bit isSat, bit hasShift, bit isConj>
2405   : MInst <(outs DoubleRegs:$Rxx),
2406            (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2407   "$Rxx "#op2#"= "#op1#"($Rs, $Rt"#!if(isConj,"*)",")")
2408                                    #!if(hasShift,":<<1","")
2409                                    #!if(isSat,":sat",""),
2410
2411   [] , "$dst2 = $Rxx" > {
2412     bits<5> Rxx;
2413     bits<5> Rs;
2414     bits<5> Rt;
2415
2416     let IClass = 0b1110;
2417
2418     let Inst{27-24} = 0b0111;
2419     let Inst{23-21} = MajOp;
2420     let Inst{20-16} = Rs;
2421     let Inst{12-8} = Rt;
2422     let Inst{7-5} = MinOp;
2423     let Inst{4-0} = Rxx;
2424   }
2425
2426 // MPY - Multiply and use full result
2427 // Rdd = mpy[u](Rs,Rt)
2428 let isCodeGenOnly = 0 in {
2429 def M2_dpmpyss_s0 : T_XTYPE_mpy64 < "mpy", 0b000, 0b000, 0, 0, 0>;
2430 def M2_dpmpyuu_s0 : T_XTYPE_mpy64 < "mpyu", 0b010, 0b000, 0, 0, 0>;
2431
2432 // Rxx[+-]= mpy[u](Rs,Rt)
2433 def M2_dpmpyss_acc_s0 : T_XTYPE_mpy64_acc < "mpy",  "+", 0b000, 0b000, 0, 0, 0>;
2434 def M2_dpmpyss_nac_s0 : T_XTYPE_mpy64_acc < "mpy",  "-", 0b001, 0b000, 0, 0, 0>;
2435 def M2_dpmpyuu_acc_s0 : T_XTYPE_mpy64_acc < "mpyu", "+", 0b010, 0b000, 0, 0, 0>;
2436 def M2_dpmpyuu_nac_s0 : T_XTYPE_mpy64_acc < "mpyu", "-", 0b011, 0b000, 0, 0, 0>;
2437 }
2438
2439 def: Pat<(i64 (mul (i64 (anyext (i32 IntRegs:$src1))),
2440                    (i64 (anyext (i32 IntRegs:$src2))))),
2441          (M2_dpmpyuu_s0 IntRegs:$src1, IntRegs:$src2)>;
2442
2443 def: Pat<(i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2444                    (i64 (sext (i32 IntRegs:$src2))))),
2445          (M2_dpmpyss_s0 IntRegs:$src1, IntRegs:$src2)>;
2446
2447 def: Pat<(i64 (mul (is_sext_i32:$src1),
2448                    (is_sext_i32:$src2))),
2449          (M2_dpmpyss_s0 (LoReg DoubleRegs:$src1), (LoReg DoubleRegs:$src2))>;
2450
2451 // Multiply and accumulate, use full result.
2452 // Rxx[+-]=mpy(Rs,Rt)
2453
2454 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2455                    (mul (i64 (sext (i32 IntRegs:$src2))),
2456                         (i64 (sext (i32 IntRegs:$src3)))))),
2457          (M2_dpmpyss_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2458
2459 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2460                    (mul (i64 (sext (i32 IntRegs:$src2))),
2461                         (i64 (sext (i32 IntRegs:$src3)))))),
2462          (M2_dpmpyss_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2463
2464 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2465                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2466                         (i64 (anyext (i32 IntRegs:$src3)))))),
2467          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2468
2469 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2470                    (mul (i64 (zext (i32 IntRegs:$src2))),
2471                         (i64 (zext (i32 IntRegs:$src3)))))),
2472          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2473
2474 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2475                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2476                         (i64 (anyext (i32 IntRegs:$src3)))))),
2477          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2478
2479 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2480                    (mul (i64 (zext (i32 IntRegs:$src2))),
2481                         (i64 (zext (i32 IntRegs:$src3)))))),
2482          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2483
2484 //===----------------------------------------------------------------------===//
2485 // MTYPE/MPYH -
2486 //===----------------------------------------------------------------------===//
2487
2488 //===----------------------------------------------------------------------===//
2489 // MTYPE/MPYS +
2490 //===----------------------------------------------------------------------===//
2491 //===----------------------------------------------------------------------===//
2492 // MTYPE/MPYS -
2493 //===----------------------------------------------------------------------===//
2494
2495 //===----------------------------------------------------------------------===//
2496 // MTYPE/VB +
2497 //===----------------------------------------------------------------------===//
2498 //===----------------------------------------------------------------------===//
2499 // MTYPE/VB -
2500 //===----------------------------------------------------------------------===//
2501
2502 //===----------------------------------------------------------------------===//
2503 // MTYPE/VH  +
2504 //===----------------------------------------------------------------------===//
2505 //===----------------------------------------------------------------------===//
2506 // MTYPE/VH  -
2507 //===----------------------------------------------------------------------===//
2508
2509 //===----------------------------------------------------------------------===//
2510 // ST +
2511 //===----------------------------------------------------------------------===//
2512 ///
2513 // Store doubleword.
2514
2515 //===----------------------------------------------------------------------===//
2516 // Post increment store
2517 //===----------------------------------------------------------------------===//
2518
2519 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
2520                             bit isNot, bit isPredNew> {
2521   let isPredicatedNew = isPredNew in
2522   def NAME : STInst2PI<(outs IntRegs:$dst),
2523             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
2524             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2525             ") ")#mnemonic#"($src2++#$offset) = $src3",
2526             [],
2527             "$src2 = $dst">;
2528 }
2529
2530 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
2531                            Operand ImmOp, bit PredNot> {
2532   let isPredicatedFalse = PredNot in {
2533     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
2534     // Predicate new
2535     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
2536     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
2537   }
2538 }
2539
2540 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
2541 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
2542                       Operand ImmOp> {
2543
2544   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
2545     let isPredicable = 1 in
2546     def NAME : STInst2PI<(outs IntRegs:$dst),
2547                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
2548                 mnemonic#"($src1++#$offset) = $src2",
2549                 [],
2550                 "$src1 = $dst">;
2551
2552     let isPredicated = 1 in {
2553       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
2554       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
2555     }
2556   }
2557 }
2558
2559 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
2560 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
2561 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
2562
2563 let isNVStorable = 0 in
2564 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
2565
2566 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2567                            s4_3ImmPred:$offset),
2568           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2569
2570 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2571                             s4_3ImmPred:$offset),
2572           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2573
2574 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2575           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2576
2577 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2578                        s4_3ImmPred:$offset),
2579           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2580
2581 //===----------------------------------------------------------------------===//
2582 // multiclass for the store instructions with MEMri operand.
2583 //===----------------------------------------------------------------------===//
2584 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
2585                           bit isPredNew> {
2586   let isPredicatedNew = isPredNew in
2587   def NAME : STInst2<(outs),
2588             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
2589             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2590             ") ")#mnemonic#"($addr) = $src2",
2591             []>;
2592 }
2593
2594 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2595   let isPredicatedFalse = PredNot in {
2596     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
2597
2598     // Predicate new
2599     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2600     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
2601   }
2602 }
2603
2604 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2605 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
2606                     bits<5> ImmBits, bits<5> PredImmBits> {
2607
2608   let CextOpcode = CextOp, BaseOpcode = CextOp in {
2609     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2610          isPredicable = 1 in
2611     def NAME : STInst2<(outs),
2612             (ins MEMri:$addr, RC:$src),
2613             mnemonic#"($addr) = $src",
2614             []>;
2615
2616     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
2617         isPredicated = 1 in {
2618       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
2619       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
2620     }
2621   }
2622 }
2623
2624 let addrMode = BaseImmOffset, isMEMri = "true" in {
2625   let accessSize = ByteAccess in
2626     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
2627
2628   let accessSize = HalfWordAccess in
2629     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
2630
2631   let accessSize = WordAccess in
2632     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
2633
2634   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2635     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
2636 }
2637
2638 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2639           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
2640
2641 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2642           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
2643
2644 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2645           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
2646
2647 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2648           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
2649
2650
2651 //===----------------------------------------------------------------------===//
2652 // multiclass for the store instructions with base+immediate offset
2653 // addressing mode
2654 //===----------------------------------------------------------------------===//
2655 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
2656                         bit isNot, bit isPredNew> {
2657   let isPredicatedNew = isPredNew in
2658   def NAME : STInst2<(outs),
2659             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
2660             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2661             ") ")#mnemonic#"($src2+#$src3) = $src4",
2662             []>;
2663 }
2664
2665 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
2666                         bit PredNot> {
2667   let isPredicatedFalse = PredNot, isPredicated = 1 in {
2668     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
2669
2670     // Predicate new
2671     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2672     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
2673   }
2674 }
2675
2676 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2677 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2678                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
2679                    bits<5> PredImmBits> {
2680
2681   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2682     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2683          isPredicable = 1 in
2684     def NAME : STInst2<(outs),
2685             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2686             mnemonic#"($src1+#$src2) = $src3",
2687             []>;
2688
2689     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
2690       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
2691       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
2692     }
2693   }
2694 }
2695
2696 let addrMode = BaseImmOffset, InputType = "reg" in {
2697   let accessSize = ByteAccess in
2698     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
2699                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
2700
2701   let accessSize = HalfWordAccess in
2702     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
2703                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
2704
2705   let accessSize = WordAccess in
2706     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
2707                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
2708
2709   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2710     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2711                                   u6_3Ext, 14, 9>, AddrModeRel;
2712 }
2713
2714 let AddedComplexity = 10 in {
2715 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2716                                                   s11_0ExtPred:$offset)),
2717           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
2718                          (i32 IntRegs:$src1))>;
2719
2720 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2721                                                    s11_1ExtPred:$offset)),
2722           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
2723                          (i32 IntRegs:$src1))>;
2724
2725 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2726                                            s11_2ExtPred:$offset)),
2727           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
2728                          (i32 IntRegs:$src1))>;
2729
2730 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2731                                               s11_3ExtPred:$offset)),
2732           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
2733                          (i64 DoubleRegs:$src1))>;
2734 }
2735
2736 // memh(Rx++#s4:1)=Rt.H
2737
2738 // Store word.
2739 // Store predicate.
2740 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2741 def STriw_pred : STInst2<(outs),
2742             (ins MEMri:$addr, PredRegs:$src1),
2743             "Error; should not emit",
2744             []>;
2745
2746 // Allocate stack frame.
2747 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2748   def ALLOCFRAME : STInst2<(outs),
2749              (ins i32imm:$amt),
2750              "allocframe(#$amt)",
2751              []>;
2752 }
2753 //===----------------------------------------------------------------------===//
2754 // ST -
2755 //===----------------------------------------------------------------------===//
2756
2757 //===----------------------------------------------------------------------===//
2758 // STYPE/ALU +
2759 //===----------------------------------------------------------------------===//
2760 // Logical NOT.
2761 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2762                "$dst = not($src1)",
2763                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2764
2765
2766 //===----------------------------------------------------------------------===//
2767 // STYPE/ALU -
2768 //===----------------------------------------------------------------------===//
2769
2770 let hasSideEffects = 0 in
2771 class T_S2op_1 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2772                 RegisterClass RCIn, bits<2> MajOp, bits<3> MinOp, bit isSat>
2773   : SInst <(outs RCOut:$dst), (ins RCIn:$src),
2774   "$dst = "#mnemonic#"($src)"#!if(isSat, ":sat", ""),
2775   [], "", S_2op_tc_1_SLOT23 > {
2776     bits<5> dst;
2777     bits<5> src;
2778
2779     let IClass = 0b1000;
2780
2781     let Inst{27-24} = RegTyBits;
2782     let Inst{23-22} = MajOp;
2783     let Inst{21} = 0b0;
2784     let Inst{20-16} = src;
2785     let Inst{7-5} = MinOp;
2786     let Inst{4-0} = dst;
2787   }
2788
2789 class T_S2op_1_di <string mnemonic, bits<2> MajOp, bits<3> MinOp>
2790   : T_S2op_1 <mnemonic, 0b0100, DoubleRegs, IntRegs, MajOp, MinOp, 0>;
2791
2792 let hasNewValue = 1 in
2793 class T_S2op_1_id <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2794   : T_S2op_1 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, isSat>;
2795
2796 let hasNewValue = 1 in
2797 class T_S2op_1_ii <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2798   : T_S2op_1 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp, isSat>;
2799
2800 // Sign extend word to doubleword
2801 let isCodeGenOnly = 0 in
2802 def A2_sxtw   : T_S2op_1_di <"sxtw", 0b01, 0b000>;
2803
2804 def: Pat <(i64 (sext I32:$src)), (A2_sxtw I32:$src)>;
2805
2806 // Swizzle the bytes of a word
2807 let isCodeGenOnly = 0 in
2808 def A2_swiz : T_S2op_1_ii <"swiz", 0b10, 0b111>;
2809
2810 // Saturate
2811 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
2812   def A2_sat   : T_S2op_1_id <"sat", 0b11, 0b000>;
2813   def A2_satb  : T_S2op_1_ii <"satb", 0b11, 0b111>;
2814   def A2_satub : T_S2op_1_ii <"satub", 0b11, 0b110>;
2815   def A2_sath  : T_S2op_1_ii <"sath", 0b11, 0b100>;
2816   def A2_satuh : T_S2op_1_ii <"satuh", 0b11, 0b101>;
2817 }
2818
2819 let Itinerary = S_2op_tc_2_SLOT23, isCodeGenOnly = 0 in {
2820   // Absolute value word
2821   def A2_abs    : T_S2op_1_ii <"abs", 0b10, 0b100>;
2822
2823   let Defs = [USR_OVF] in
2824   def A2_abssat : T_S2op_1_ii <"abs", 0b10, 0b101, 1>;
2825
2826   // Negate with saturation
2827   let Defs = [USR_OVF] in
2828   def A2_negsat : T_S2op_1_ii <"neg", 0b10, 0b110, 1>;
2829 }
2830
2831 def: Pat<(i32 (select (i1 (setlt (i32 IntRegs:$src), 0)),
2832                       (i32 (sub 0, (i32 IntRegs:$src))),
2833                       (i32 IntRegs:$src))),
2834          (A2_abs IntRegs:$src)>;
2835
2836 let AddedComplexity = 50 in
2837 def: Pat<(i32 (xor (add (sra (i32 IntRegs:$src), (i32 31)),
2838                         (i32 IntRegs:$src)),
2839                    (sra (i32 IntRegs:$src), (i32 31)))),
2840          (A2_abs IntRegs:$src)>;
2841
2842 class T_S2op_2 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2843                 RegisterClass RCIn, bits<3> MajOp, bits<3> MinOp,
2844                 bit isSat, bit isRnd, list<dag> pattern = []>
2845   : SInst <(outs RCOut:$dst),
2846   (ins RCIn:$src, u5Imm:$u5),
2847   "$dst = "#mnemonic#"($src, #$u5)"#!if(isSat, ":sat", "")
2848                                    #!if(isRnd, ":rnd", ""),
2849   pattern, "", S_2op_tc_2_SLOT23> {
2850     bits<5> dst;
2851     bits<5> src;
2852     bits<5> u5;
2853
2854     let IClass = 0b1000;
2855
2856     let Inst{27-24} = RegTyBits;
2857     let Inst{23-21} = MajOp;
2858     let Inst{20-16} = src;
2859     let Inst{13} = 0b0;
2860     let Inst{12-8} = u5;
2861     let Inst{7-5} = MinOp;
2862     let Inst{4-0} = dst;
2863   }
2864
2865 let hasNewValue = 1 in
2866 class T_S2op_2_ii <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2867                    bit isSat = 0, bit isRnd = 0, list<dag> pattern = []>
2868   : T_S2op_2 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp,
2869               isSat, isRnd, pattern>;
2870
2871 class T_S2op_shift <string mnemonic, bits<3> MajOp, bits<3> MinOp, SDNode OpNd>
2872   : T_S2op_2_ii <mnemonic, MajOp, MinOp, 0, 0,
2873     [(set (i32 IntRegs:$dst), (OpNd (i32 IntRegs:$src),
2874                                     (u5ImmPred:$u5)))]>;
2875
2876 // Arithmetic/logical shift right/left by immediate
2877 let Itinerary = S_2op_tc_1_SLOT23, isCodeGenOnly = 0 in {
2878   def S2_asr_i_r : T_S2op_shift <"asr", 0b000, 0b000, sra>;
2879   def S2_lsr_i_r : T_S2op_shift <"lsr", 0b000, 0b001, srl>;
2880   def S2_asl_i_r : T_S2op_shift <"asl", 0b000, 0b010, shl>;
2881 }
2882
2883 // Shift left by immediate with saturation
2884 let Defs = [USR_OVF], isCodeGenOnly = 0 in
2885 def S2_asl_i_r_sat : T_S2op_2_ii <"asl", 0b010, 0b010, 1>;
2886
2887 // Shift right with round
2888 let isCodeGenOnly = 0 in
2889 def S2_asr_i_r_rnd : T_S2op_2_ii <"asr", 0b010, 0b000, 0, 1>;
2890
2891 def: Pat<(i32 (sra (i32 (add (i32 (sra I32:$src1, u5ImmPred:$src2)),
2892                              (i32 1))),
2893                    (i32 1))),
2894          (S2_asr_i_r_rnd IntRegs:$src1, u5ImmPred:$src2)>;
2895
2896 class T_S2op_3<string opc, bits<2>MajOp, bits<3>minOp, bits<1> sat = 0>
2897   : SInst<(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
2898            "$Rdd = "#opc#"($Rss)"#!if(!eq(sat, 1),":sat","")> {
2899   bits<5> Rss;
2900   bits<5> Rdd;
2901   let IClass = 0b1000;
2902   let Inst{27-24} = 0;
2903   let Inst{23-22} = MajOp;
2904   let Inst{20-16} = Rss;
2905   let Inst{7-5} = minOp;
2906   let Inst{4-0} = Rdd;
2907 }
2908
2909 let isCodeGenOnly = 0 in {
2910 def A2_absp : T_S2op_3 <"abs", 0b10, 0b110>;
2911 def A2_negp : T_S2op_3 <"neg", 0b10, 0b101>;
2912 def A2_notp : T_S2op_3 <"not", 0b10, 0b100>;
2913 }
2914
2915 // Innterleave/deinterleave
2916 let isCodeGenOnly = 0 in {
2917 def S2_interleave   : T_S2op_3 <"interleave",   0b11, 0b101>;
2918 def S2_deinterleave : T_S2op_3 <"deinterleave", 0b11, 0b100>;
2919 }
2920
2921 //===----------------------------------------------------------------------===//
2922 // STYPE/BIT +
2923 //===----------------------------------------------------------------------===//
2924 // Bit count
2925
2926 let hasSideEffects = 0, hasNewValue = 1 in
2927 class T_COUNT_LEADING<string MnOp, bits<3> MajOp, bits<3> MinOp, bit Is32,
2928                 dag Out, dag Inp>
2929     : SInst<Out, Inp, "$Rd = "#MnOp#"($Rs)", [], "", S_2op_tc_1_SLOT23> {
2930   bits<5> Rs;
2931   bits<5> Rd;
2932   let IClass = 0b1000;
2933   let Inst{27} = 0b1;
2934   let Inst{26} = Is32;
2935   let Inst{25-24} = 0b00;
2936   let Inst{23-21} = MajOp;
2937   let Inst{20-16} = Rs;
2938   let Inst{7-5} = MinOp;
2939   let Inst{4-0} = Rd;
2940 }
2941
2942 class T_COUNT_LEADING_32<string MnOp, bits<3> MajOp, bits<3> MinOp>
2943     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b1,
2944                       (outs IntRegs:$Rd), (ins IntRegs:$Rs)>;
2945
2946 class T_COUNT_LEADING_64<string MnOp, bits<3> MajOp, bits<3> MinOp>
2947     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b0,
2948                       (outs IntRegs:$Rd), (ins DoubleRegs:$Rs)>;
2949
2950 let isCodeGenOnly = 0 in {
2951 def S2_cl0     : T_COUNT_LEADING_32<"cl0",     0b000, 0b101>;
2952 def S2_cl1     : T_COUNT_LEADING_32<"cl1",     0b000, 0b110>;
2953 def S2_ct0     : T_COUNT_LEADING_32<"ct0",     0b010, 0b100>;
2954 def S2_ct1     : T_COUNT_LEADING_32<"ct1",     0b010, 0b101>;
2955 def S2_cl0p    : T_COUNT_LEADING_64<"cl0",     0b010, 0b010>;
2956 def S2_cl1p    : T_COUNT_LEADING_64<"cl1",     0b010, 0b100>;
2957 def S2_clb     : T_COUNT_LEADING_32<"clb",     0b000, 0b100>;
2958 def S2_clbp    : T_COUNT_LEADING_64<"clb",     0b010, 0b000>;
2959 def S2_clbnorm : T_COUNT_LEADING_32<"normamt", 0b000, 0b111>;
2960 }
2961
2962 def: Pat<(i32 (ctlz I32:$Rs)),                (S2_cl0 I32:$Rs)>;
2963 def: Pat<(i32 (ctlz (not I32:$Rs))),          (S2_cl1 I32:$Rs)>;
2964 def: Pat<(i32 (cttz I32:$Rs)),                (S2_ct0 I32:$Rs)>;
2965 def: Pat<(i32 (cttz (not I32:$Rs))),          (S2_ct1 I32:$Rs)>;
2966 def: Pat<(i32 (trunc (ctlz I64:$Rss))),       (S2_cl0p I64:$Rss)>;
2967 def: Pat<(i32 (trunc (ctlz (not I64:$Rss)))), (S2_cl1p I64:$Rss)>;
2968
2969 // Bit set/clear/toggle
2970
2971 let hasSideEffects = 0, hasNewValue = 1 in
2972 class T_SCT_BIT_IMM<string MnOp, bits<3> MinOp>
2973     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, u5Imm:$u5),
2974             "$Rd = "#MnOp#"($Rs, #$u5)", [], "", S_2op_tc_1_SLOT23> {
2975   bits<5> Rd;
2976   bits<5> Rs;
2977   bits<5> u5;
2978   let IClass = 0b1000;
2979   let Inst{27-21} = 0b1100110;
2980   let Inst{20-16} = Rs;
2981   let Inst{13} = 0b0;
2982   let Inst{12-8} = u5;
2983   let Inst{7-5} = MinOp;
2984   let Inst{4-0} = Rd;
2985 }
2986
2987 let hasSideEffects = 0, hasNewValue = 1 in
2988 class T_SCT_BIT_REG<string MnOp, bits<2> MinOp>
2989     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
2990             "$Rd = "#MnOp#"($Rs, $Rt)", [], "", S_3op_tc_1_SLOT23> {
2991   bits<5> Rd;
2992   bits<5> Rs;
2993   bits<5> Rt;
2994   let IClass = 0b1100;
2995   let Inst{27-22} = 0b011010;
2996   let Inst{20-16} = Rs;
2997   let Inst{12-8} = Rt;
2998   let Inst{7-6} = MinOp;
2999   let Inst{4-0} = Rd;
3000 }
3001
3002 let isCodeGenOnly = 0 in {
3003 def S2_clrbit_i    : T_SCT_BIT_IMM<"clrbit",    0b001>;
3004 def S2_setbit_i    : T_SCT_BIT_IMM<"setbit",    0b000>;
3005 def S2_togglebit_i : T_SCT_BIT_IMM<"togglebit", 0b010>;
3006 def S2_clrbit_r    : T_SCT_BIT_REG<"clrbit",    0b01>;
3007 def S2_setbit_r    : T_SCT_BIT_REG<"setbit",    0b00>;
3008 def S2_togglebit_r : T_SCT_BIT_REG<"togglebit", 0b10>;
3009 }
3010
3011 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, u5ImmPred:$u5)))),
3012          (S2_clrbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3013 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
3014          (S2_setbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3015 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
3016          (S2_togglebit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3017 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, (i32 IntRegs:$Rt))))),
3018          (S2_clrbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3019 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
3020          (S2_setbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3021 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
3022          (S2_togglebit_r IntRegs:$Rs, IntRegs:$Rt)>;
3023
3024 // Bit test
3025
3026 let hasSideEffects = 0 in
3027 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
3028     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
3029             "$Pd = "#MnOp#"($Rs, #$u5)",
3030             [], "", S_2op_tc_2early_SLOT23> {
3031   bits<2> Pd;
3032   bits<5> Rs;
3033   bits<5> u5;
3034   let IClass = 0b1000;
3035   let Inst{27-24} = 0b0101;
3036   let Inst{23-21} = MajOp;
3037   let Inst{20-16} = Rs;
3038   let Inst{13} = 0;
3039   let Inst{12-8} = u5;
3040   let Inst{1-0} = Pd;
3041 }
3042
3043 let hasSideEffects = 0 in
3044 class T_TEST_BIT_REG<string MnOp, bit IsNeg>
3045     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3046             "$Pd = "#MnOp#"($Rs, $Rt)",
3047             [], "", S_3op_tc_2early_SLOT23> {
3048   bits<2> Pd;
3049   bits<5> Rs;
3050   bits<5> Rt;
3051   let IClass = 0b1100;
3052   let Inst{27-22} = 0b011100;
3053   let Inst{21} = IsNeg;
3054   let Inst{20-16} = Rs;
3055   let Inst{12-8} = Rt;
3056   let Inst{1-0} = Pd;
3057 }
3058
3059 let isCodeGenOnly = 0 in {
3060 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
3061 def S2_tstbit_r : T_TEST_BIT_REG<"tstbit", 0>;
3062 }
3063
3064 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
3065   def: Pat<(i1 (setne (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
3066            (S2_tstbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3067   def: Pat<(i1 (setne (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
3068            (S2_tstbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3069   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
3070            (S2_tstbit_i IntRegs:$Rs, 0)>;
3071   def: Pat<(i1 (trunc (i64 DoubleRegs:$Rs))),
3072            (S2_tstbit_i (LoReg DoubleRegs:$Rs), 0)>;
3073 }
3074 let hasSideEffects = 0 in
3075 class T_TEST_BITS_IMM<string MnOp, bits<2> MajOp, bit IsNeg>
3076     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u6Imm:$u6),
3077             "$Pd = "#MnOp#"($Rs, #$u6)",
3078             [], "", S_2op_tc_2early_SLOT23> {
3079   bits<2> Pd;
3080   bits<5> Rs;
3081   bits<6> u6;
3082   let IClass = 0b1000;
3083   let Inst{27-24} = 0b0101;
3084   let Inst{23-22} = MajOp;
3085   let Inst{21} = IsNeg;
3086   let Inst{20-16} = Rs;
3087   let Inst{13-8} = u6;
3088   let Inst{1-0} = Pd;
3089 }
3090
3091 let hasSideEffects = 0 in
3092 class T_TEST_BITS_REG<string MnOp, bits<2> MajOp, bit IsNeg>
3093     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3094             "$Pd = "#MnOp#"($Rs, $Rt)",
3095             [], "", S_3op_tc_2early_SLOT23> {
3096   bits<2> Pd;
3097   bits<5> Rs;
3098   bits<5> Rt;
3099   let IClass = 0b1100;
3100   let Inst{27-24} = 0b0111;
3101   let Inst{23-22} = MajOp;
3102   let Inst{21} = IsNeg;
3103   let Inst{20-16} = Rs;
3104   let Inst{12-8} = Rt;
3105   let Inst{1-0} = Pd;
3106 }
3107
3108 let isCodeGenOnly = 0 in {
3109 def C2_bitsclri : T_TEST_BITS_IMM<"bitsclr", 0b10, 0>;
3110 def C2_bitsclr  : T_TEST_BITS_REG<"bitsclr", 0b10, 0>;
3111 def C2_bitsset  : T_TEST_BITS_REG<"bitsset", 0b01, 0>;
3112 }
3113
3114 let AddedComplexity = 20 in { // Complexity greater than compare reg-imm.
3115   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), u6ImmPred:$u6), 0)),
3116            (C2_bitsclri IntRegs:$Rs, u6ImmPred:$u6)>;
3117   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), 0)),
3118            (C2_bitsclr IntRegs:$Rs, IntRegs:$Rt)>;
3119 }
3120
3121 let AddedComplexity = 10 in   // Complexity greater than compare reg-reg.
3122 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), IntRegs:$Rt)),
3123          (C2_bitsset IntRegs:$Rs, IntRegs:$Rt)>;
3124
3125 //===----------------------------------------------------------------------===//
3126 // STYPE/BIT -
3127 //===----------------------------------------------------------------------===//
3128
3129 //===----------------------------------------------------------------------===//
3130 // STYPE/COMPLEX +
3131 //===----------------------------------------------------------------------===//
3132 //===----------------------------------------------------------------------===//
3133 // STYPE/COMPLEX -
3134 //===----------------------------------------------------------------------===//
3135
3136 //===----------------------------------------------------------------------===//
3137 // XTYPE/PERM +
3138 //===----------------------------------------------------------------------===//
3139
3140 //===----------------------------------------------------------------------===//
3141 // XTYPE/PERM -
3142 //===----------------------------------------------------------------------===//
3143
3144 //===----------------------------------------------------------------------===//
3145 // STYPE/PRED +
3146 //===----------------------------------------------------------------------===//
3147
3148 // Predicate transfer.
3149 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
3150 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
3151       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
3152   bits<5> Rd;
3153   bits<2> Ps;
3154
3155   let IClass = 0b1000;
3156   let Inst{27-24} = 0b1001;
3157   let Inst{22} = 0b1;
3158   let Inst{17-16} = Ps;
3159   let Inst{4-0} = Rd;
3160 }
3161
3162 // Transfer general register to predicate.
3163 let hasSideEffects = 0, isCodeGenOnly = 0 in
3164 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
3165       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
3166   bits<2> Pd;
3167   bits<5> Rs;
3168
3169   let IClass = 0b1000;
3170   let Inst{27-21} = 0b0101010;
3171   let Inst{20-16} = Rs;
3172   let Inst{1-0} = Pd;
3173 }
3174
3175
3176 //===----------------------------------------------------------------------===//
3177 // STYPE/PRED -
3178 //===----------------------------------------------------------------------===//
3179
3180 //===----------------------------------------------------------------------===//
3181 // STYPE/SHIFT +
3182 //===----------------------------------------------------------------------===//
3183 class S_2OpInstImm<string Mnemonic, bits<3>MajOp, bits<3>MinOp,
3184                    Operand Imm, list<dag> pattern = [], bit isRnd = 0>
3185   : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, Imm:$src2),
3186            "$dst = "#Mnemonic#"($src1, #$src2)"#!if(isRnd, ":rnd", ""),
3187            pattern> {
3188   bits<5> src1;
3189   bits<5> dst;
3190   let IClass = 0b1000;
3191   let Inst{27-24} = 0;
3192   let Inst{23-21} = MajOp;
3193   let Inst{20-16} = src1;
3194   let Inst{7-5} = MinOp;
3195   let Inst{4-0} = dst;
3196 }
3197
3198 class S_2OpInstImmI6<string Mnemonic, SDNode OpNode, bits<3>MinOp>
3199   : S_2OpInstImm<Mnemonic, 0b000, MinOp, u6Imm,
3200   [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
3201                                         u6ImmPred:$src2))]> {
3202   bits<6> src2;
3203   let Inst{13-8} = src2;
3204 }
3205
3206 // Shift by immediate.
3207 let isCodeGenOnly = 0 in {
3208 def S2_asr_i_p : S_2OpInstImmI6<"asr", sra, 0b000>;
3209 def S2_asl_i_p : S_2OpInstImmI6<"asl", shl, 0b010>;
3210 def S2_lsr_i_p : S_2OpInstImmI6<"lsr", srl, 0b001>;
3211 }
3212
3213 // Shift left by small amount and add.
3214 let AddedComplexity = 100, hasNewValue = 1, hasSideEffects = 0,
3215     isCodeGenOnly = 0 in
3216 def S2_addasl_rrri: SInst <(outs IntRegs:$Rd),
3217                            (ins IntRegs:$Rt, IntRegs:$Rs, u3Imm:$u3),
3218   "$Rd = addasl($Rt, $Rs, #$u3)" ,
3219   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rt),
3220                                 (shl (i32 IntRegs:$Rs), u3ImmPred:$u3)))],
3221   "", S_3op_tc_2_SLOT23> {
3222     bits<5> Rd;
3223     bits<5> Rt;
3224     bits<5> Rs;
3225     bits<3> u3;
3226
3227     let IClass = 0b1100;
3228
3229     let Inst{27-21} = 0b0100000;
3230     let Inst{20-16} = Rs;
3231     let Inst{13}    = 0b0;
3232     let Inst{12-8}  = Rt;
3233     let Inst{7-5}   = u3;
3234     let Inst{4-0}   = Rd;
3235   }
3236
3237 //===----------------------------------------------------------------------===//
3238 // STYPE/SHIFT -
3239 //===----------------------------------------------------------------------===//
3240
3241 //===----------------------------------------------------------------------===//
3242 // STYPE/VH +
3243 //===----------------------------------------------------------------------===//
3244 //===----------------------------------------------------------------------===//
3245 // STYPE/VH -
3246 //===----------------------------------------------------------------------===//
3247
3248 //===----------------------------------------------------------------------===//
3249 // STYPE/VW +
3250 //===----------------------------------------------------------------------===//
3251 //===----------------------------------------------------------------------===//
3252 // STYPE/VW -
3253 //===----------------------------------------------------------------------===//
3254
3255 //===----------------------------------------------------------------------===//
3256 // SYSTEM/SUPER +
3257 //===----------------------------------------------------------------------===//
3258
3259 //===----------------------------------------------------------------------===//
3260 // SYSTEM/USER +
3261 //===----------------------------------------------------------------------===//
3262 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDTNone, [SDNPHasChain]>;
3263
3264 let hasSideEffects = 1, isSoloAX = 1, isCodeGenOnly = 0 in
3265 def BARRIER : SYSInst<(outs), (ins),
3266                      "barrier",
3267                      [(HexagonBARRIER)],"",ST_tc_st_SLOT0> {
3268   let Inst{31-28} = 0b1010;
3269   let Inst{27-21} = 0b1000000;
3270 }
3271
3272 //===----------------------------------------------------------------------===//
3273 // SYSTEM/SUPER -
3274 //===----------------------------------------------------------------------===//
3275 //===----------------------------------------------------------------------===//
3276 // CRUSER - Type.
3277 //===----------------------------------------------------------------------===//
3278 // HW loop
3279 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3280     opExtendable = 0, hasSideEffects = 0 in
3281 class LOOP_iBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3282          : CRInst<(outs), (ins brOp:$offset, u10Imm:$src2),
3283            #mnemonic#"($offset, #$src2)",
3284            [], "" , CR_tc_3x_SLOT3> {
3285     bits<9> offset;
3286     bits<10> src2;
3287
3288     let IClass = 0b0110;
3289
3290     let Inst{27-22} = 0b100100;
3291     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3292     let Inst{20-16} = src2{9-5};
3293     let Inst{12-8} = offset{8-4};
3294     let Inst{7-5} = src2{4-2};
3295     let Inst{4-3} = offset{3-2};
3296     let Inst{1-0} = src2{1-0};
3297 }
3298
3299 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3300     opExtendable = 0, hasSideEffects = 0 in
3301 class LOOP_rBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3302          : CRInst<(outs), (ins brOp:$offset, IntRegs:$src2),
3303            #mnemonic#"($offset, $src2)",
3304            [], "" ,CR_tc_3x_SLOT3> {
3305     bits<9> offset;
3306     bits<5> src2;
3307
3308     let IClass = 0b0110;
3309
3310     let Inst{27-22} = 0b000000;
3311     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3312     let Inst{20-16} = src2;
3313     let Inst{12-8} = offset{8-4};
3314     let Inst{4-3} = offset{3-2};
3315   }
3316
3317 multiclass LOOP_ri<string mnemonic> {
3318   def i : LOOP_iBase<mnemonic, brtarget>;
3319   def r : LOOP_rBase<mnemonic, brtarget>;
3320 }
3321
3322
3323 let Defs = [SA0, LC0, USR], isCodeGenOnly = 0 in
3324 defm J2_loop0 : LOOP_ri<"loop0">;
3325
3326 // Interestingly only loop0's appear to set usr.lpcfg
3327 let Defs = [SA1, LC1], isCodeGenOnly = 0 in
3328 defm J2_loop1 : LOOP_ri<"loop1">;
3329
3330 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3331     Defs = [PC, LC0], Uses = [SA0, LC0] in {
3332 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
3333                        ":endloop0",
3334                        []>;
3335 }
3336
3337 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3338     Defs = [PC, LC1], Uses = [SA1, LC1] in {
3339 def ENDLOOP1 : Endloop<(outs), (ins brtarget:$offset),
3340                        ":endloop1",
3341                        []>;
3342 }
3343
3344 // Pipelined loop instructions, sp[123]loop0
3345 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3346     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3347     opExtendable = 0, isPredicateLate = 1 in
3348 class SPLOOP_iBase<string SP, bits<2> op>
3349   : CRInst <(outs), (ins brtarget:$r7_2, u10Imm:$U10),
3350   "p3 = sp"#SP#"loop0($r7_2, #$U10)" > {
3351     bits<9> r7_2;
3352     bits<10> U10;
3353
3354     let IClass = 0b0110;
3355
3356     let Inst{22-21} = op;
3357     let Inst{27-23} = 0b10011;
3358     let Inst{20-16} = U10{9-5};
3359     let Inst{12-8} = r7_2{8-4};
3360     let Inst{7-5} = U10{4-2};
3361     let Inst{4-3} = r7_2{3-2};
3362     let Inst{1-0} = U10{1-0};
3363   }
3364
3365 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3366     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3367     opExtendable = 0, isPredicateLate = 1 in
3368 class SPLOOP_rBase<string SP, bits<2> op>
3369   : CRInst <(outs), (ins brtarget:$r7_2, IntRegs:$Rs),
3370   "p3 = sp"#SP#"loop0($r7_2, $Rs)" > {
3371     bits<9> r7_2;
3372     bits<5> Rs;
3373
3374     let IClass = 0b0110;
3375
3376     let Inst{22-21} = op;
3377     let Inst{27-23} = 0b00001;
3378     let Inst{20-16} = Rs;
3379     let Inst{12-8} = r7_2{8-4};
3380     let Inst{4-3} = r7_2{3-2};
3381   }
3382
3383 multiclass SPLOOP_ri<string mnemonic, bits<2> op> {
3384   def i : SPLOOP_iBase<mnemonic, op>;
3385   def r : SPLOOP_rBase<mnemonic, op>;
3386 }
3387
3388 let isCodeGenOnly = 0 in {
3389 defm J2_ploop1s : SPLOOP_ri<"1", 0b01>;
3390 defm J2_ploop2s : SPLOOP_ri<"2", 0b10>;
3391 defm J2_ploop3s : SPLOOP_ri<"3", 0b11>;
3392 }
3393
3394 // Transfer to/from Control/GPR Guest/GPR
3395 let hasSideEffects = 0 in
3396 class TFR_CR_RS_base<RegisterClass CTRC, RegisterClass RC, bit isDouble>
3397   : CRInst <(outs CTRC:$dst), (ins RC:$src),
3398   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3399     bits<5> dst;
3400     bits<5> src;
3401
3402     let IClass = 0b0110;
3403
3404     let Inst{27-25} = 0b001;
3405     let Inst{24} = isDouble;
3406     let Inst{23-21} = 0b001;
3407     let Inst{20-16} = src;
3408     let Inst{4-0} = dst;
3409   }
3410 let isCodeGenOnly = 0 in
3411 def A2_tfrrcr : TFR_CR_RS_base<CtrRegs, IntRegs, 0b0>;
3412 def : InstAlias<"m0 = $Rs", (A2_tfrrcr C6, IntRegs:$Rs)>;
3413 def : InstAlias<"m1 = $Rs", (A2_tfrrcr C7, IntRegs:$Rs)>;
3414
3415 let hasSideEffects = 0 in
3416 class TFR_RD_CR_base<RegisterClass RC, RegisterClass CTRC, bit isSingle>
3417   : CRInst <(outs RC:$dst), (ins CTRC:$src),
3418   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3419     bits<5> dst;
3420     bits<5> src;
3421
3422     let IClass = 0b0110;
3423
3424     let Inst{27-26} = 0b10;
3425     let Inst{25} = isSingle;
3426     let Inst{24-21} = 0b0000;
3427     let Inst{20-16} = src;
3428     let Inst{4-0} = dst;
3429   }
3430
3431 let hasNewValue = 1, opNewValue = 0, isCodeGenOnly = 0 in
3432 def A2_tfrcrr : TFR_RD_CR_base<IntRegs, CtrRegs, 1>;
3433 def : InstAlias<"$Rd = m0", (A2_tfrcrr IntRegs:$Rd, C6)>;
3434 def : InstAlias<"$Rd = m1", (A2_tfrcrr IntRegs:$Rd, C7)>;
3435
3436 // Y4_trace: Send value to etm trace.
3437 let isSoloAX = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
3438 def Y4_trace: CRInst <(outs), (ins IntRegs:$Rs),
3439   "trace($Rs)"> {
3440     bits<5> Rs;
3441
3442     let IClass = 0b0110;
3443     let Inst{27-21} = 0b0010010;
3444     let Inst{20-16} = Rs;
3445   }
3446
3447 let AddedComplexity = 100, isPredicated = 1 in
3448 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
3449             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
3450             "Error; should not emit",
3451             [(set (i32 IntRegs:$dst),
3452              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
3453                           s12ImmPred:$src3)))]>;
3454
3455 let AddedComplexity = 100, isPredicated = 1 in
3456 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
3457             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
3458             "Error; should not emit",
3459             [(set (i32 IntRegs:$dst),
3460              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3461                           (i32 IntRegs:$src3))))]>;
3462
3463 let AddedComplexity = 100, isPredicated = 1 in
3464 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
3465                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
3466                      "Error; should not emit",
3467                      [(set (i32 IntRegs:$dst),
3468                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3469                                         s12ImmPred:$src3)))]>;
3470
3471 // Generate frameindex addresses.
3472 let isReMaterializable = 1 in
3473 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
3474              "$dst = add($src1)",
3475              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
3476
3477 // Support for generating global address.
3478 // Taken from X86InstrInfo.td.
3479 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
3480                                             SDTCisVT<0, i32>,
3481                                             SDTCisVT<1, i32>,
3482                                             SDTCisPtrTy<0>]>;
3483 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
3484 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
3485
3486 // HI/LO Instructions
3487 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3488 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3489                   "$dst.l = #LO($global)",
3490                   []>;
3491
3492 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3493 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3494                   "$dst.h = #HI($global)",
3495                   []>;
3496
3497 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3498 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3499                   "$dst.l = #LO($imm_value)",
3500                   []>;
3501
3502
3503 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3504 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3505                   "$dst.h = #HI($imm_value)",
3506                   []>;
3507
3508 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3509 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3510                   "$dst.l = #LO($jt)",
3511                   []>;
3512
3513 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3514 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3515                   "$dst.h = #HI($jt)",
3516                   []>;
3517
3518
3519 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3520 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3521                   "$dst.l = #LO($label)",
3522                   []>;
3523
3524 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
3525 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3526                   "$dst.h = #HI($label)",
3527                   []>;
3528
3529 // This pattern is incorrect. When we add small data, we should change
3530 // this pattern to use memw(#foo).
3531 // This is for sdata.
3532 let isMoveImm = 1 in
3533 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
3534               "$dst = CONST32(#$global)",
3535               [(set (i32 IntRegs:$dst),
3536                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
3537
3538 // This is for non-sdata.
3539 let isReMaterializable = 1, isMoveImm = 1 in
3540 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3541                   "$dst = CONST32(#$global)",
3542                   [(set (i32 IntRegs:$dst),
3543                         (HexagonCONST32 tglobaladdr:$global))]>;
3544
3545 let isReMaterializable = 1, isMoveImm = 1 in
3546 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3547                      "$dst = CONST32(#$jt)",
3548                      [(set (i32 IntRegs:$dst),
3549                            (HexagonCONST32 tjumptable:$jt))]>;
3550
3551 let isReMaterializable = 1, isMoveImm = 1 in
3552 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3553                     "$dst = CONST32(#$global)",
3554                     [(set (i32 IntRegs:$dst),
3555                           (HexagonCONST32_GP tglobaladdr:$global))]>;
3556
3557 let isReMaterializable = 1, isMoveImm = 1 in
3558 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
3559                        "$dst = CONST32(#$global)",
3560                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
3561
3562 // Map BlockAddress lowering to CONST32_Int_Real
3563 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
3564           (CONST32_Int_Real tblockaddress:$addr)>;
3565
3566 let isReMaterializable = 1, isMoveImm = 1 in
3567 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
3568                     "$dst = CONST32($label)",
3569                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
3570
3571 let isReMaterializable = 1, isMoveImm = 1 in
3572 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
3573                        "$dst = CONST64(#$global)",
3574                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
3575
3576 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
3577                   "$dst = xor($dst, $dst)",
3578                   [(set (i1 PredRegs:$dst), 0)]>;
3579
3580 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3581        "$dst = mpy($src1, $src2)",
3582        [(set (i32 IntRegs:$dst),
3583              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
3584                                         (i64 (sext (i32 IntRegs:$src2))))),
3585                               (i32 32)))))]>;
3586
3587 // Pseudo instructions.
3588 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
3589
3590 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
3591                                         SDTCisVT<1, i32> ]>;
3592
3593 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
3594                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
3595
3596 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
3597                     [SDNPHasChain, SDNPOutGlue]>;
3598
3599 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3600
3601 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
3602            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
3603
3604 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
3605 // Optional Flag and Variable Arguments.
3606 // Its 1 Operand has pointer type.
3607 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
3608                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
3609
3610 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
3611  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
3612                         "Should never be emitted",
3613                         [(callseq_start timm:$amt)]>;
3614 }
3615
3616 let Defs = [R29, R30, R31], Uses = [R29] in {
3617  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
3618                       "Should never be emitted",
3619                       [(callseq_end timm:$amt1, timm:$amt2)]>;
3620 }
3621 // Call subroutine.
3622 let isCall = 1, hasSideEffects = 0,
3623   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
3624           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
3625   def CALL : JInst<(outs), (ins calltarget:$dst),
3626              "call $dst", []>;
3627 }
3628
3629 // Call subroutine indirectly.
3630 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in
3631 def J2_callr : JUMPR_MISC_CALLR<0, 1>;
3632
3633 // Indirect tail-call.
3634 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
3635 def TCRETURNR : T_JMPr;
3636
3637 // Direct tail-calls.
3638 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
3639 isTerminator = 1, isCodeGenOnly = 1 in {
3640   def TCRETURNtg   : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3641       [], "", J_tc_2early_SLOT23>;
3642   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3643       [], "", J_tc_2early_SLOT23>;
3644 }
3645
3646 // Map call instruction.
3647 def : Pat<(call (i32 IntRegs:$dst)),
3648       (J2_callr (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
3649 def : Pat<(call tglobaladdr:$dst),
3650       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
3651 def : Pat<(call texternalsym:$dst),
3652       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
3653 //Tail calls.
3654 def : Pat<(HexagonTCRet tglobaladdr:$dst),
3655       (TCRETURNtg tglobaladdr:$dst)>;
3656 def : Pat<(HexagonTCRet texternalsym:$dst),
3657       (TCRETURNtext texternalsym:$dst)>;
3658 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
3659       (TCRETURNR (i32 IntRegs:$dst))>;
3660
3661 // Atomic load and store support
3662 // 8 bit atomic load
3663 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
3664           (i32 (L2_loadrub_io AddrFI:$src1, 0))>;
3665
3666 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
3667           (i32 (L2_loadrub_io (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
3668
3669 // 16 bit atomic load
3670 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
3671           (i32 (LDriuh ADDRriS11_1:$src1))>;
3672
3673 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
3674           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
3675
3676 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
3677           (i32 (LDriw ADDRriS11_2:$src1))>;
3678
3679 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
3680           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
3681
3682 // 64 bit atomic load
3683 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
3684           (i64 (LDrid ADDRriS11_3:$src1))>;
3685
3686 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
3687           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
3688
3689
3690 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
3691           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
3692
3693 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
3694                           (i32 IntRegs:$src1)),
3695           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
3696                          (i32 IntRegs:$src1))>;
3697
3698
3699 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
3700           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
3701
3702 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
3703                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
3704           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
3705                          (i32 IntRegs:$src1))>;
3706
3707 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
3708           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
3709
3710 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
3711                            (i32 IntRegs:$src1)),
3712           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
3713                          (i32 IntRegs:$src1))>;
3714
3715
3716
3717
3718 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
3719           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
3720
3721 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
3722                            (i64 DoubleRegs:$src1)),
3723           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
3724                          (i64 DoubleRegs:$src1))>;
3725
3726 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
3727 def : Pat <(and (i32 IntRegs:$src1), 65535),
3728       (A2_zxth (i32 IntRegs:$src1))>;
3729
3730 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
3731 def : Pat <(and (i32 IntRegs:$src1), 255),
3732       (A2_zxtb (i32 IntRegs:$src1))>;
3733
3734 // Map Add(p1, true) to p1 = not(p1).
3735 //     Add(p1, false) should never be produced,
3736 //     if it does, it got to be mapped to NOOP.
3737 def : Pat <(add (i1 PredRegs:$src1), -1),
3738       (C2_not (i1 PredRegs:$src1))>;
3739
3740 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
3741 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
3742       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
3743                            s8ImmPred:$src2))>;
3744
3745 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
3746 // => r0 = TFR_condset_ri(p0, r1, #i)
3747 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
3748                    (i32 IntRegs:$src3)),
3749       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
3750                            s12ImmPred:$src2))>;
3751
3752 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
3753 // => r0 = TFR_condset_ir(p0, #i, r1)
3754 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
3755       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
3756                            (i32 IntRegs:$src2)))>;
3757
3758 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
3759 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
3760       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3761
3762 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
3763 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
3764       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3765
3766
3767 let AddedComplexity = 100 in
3768 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
3769       (i64 (A2_combinew (A2_tfrsi 0),
3770                        (L2_loadrub_io (CONST32_set tglobaladdr:$global), 0)))>,
3771       Requires<[NoV4T]>;
3772
3773 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
3774 let AddedComplexity = 10 in
3775 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
3776       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (A2_tfrsi 0x1)))>;
3777
3778 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = A2_sxtw(Rss.lo).
3779 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
3780       (i64 (A2_sxtw (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
3781
3782 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = A2_sxtw(SXTH(Rss.lo)).
3783 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
3784       (i64 (A2_sxtw (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3785                                                  subreg_loreg))))))>;
3786
3787 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = A2_sxtw(SXTB(Rss.lo)).
3788 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
3789       (i64 (A2_sxtw (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3790                                                  subreg_loreg))))))>;
3791
3792 // We want to prevent emitting pnot's as much as possible.
3793 // Map brcond with an unsupported setcc to a J2_jumpf.
3794 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3795                         bb:$offset),
3796       (J2_jumpf (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3797                 bb:$offset)>;
3798
3799 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
3800                         bb:$offset),
3801       (J2_jumpf (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
3802
3803 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
3804       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3805
3806 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
3807       (J2_jumpt (i1 PredRegs:$src1), bb:$offset)>;
3808
3809 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
3810 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
3811                         bb:$offset),
3812       (J2_jumpf (C2_cmpgti (i32 IntRegs:$src1),
3813                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
3814
3815 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
3816 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3817                         bb:$offset),
3818       (J2_jumpt (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
3819
3820 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3821                    bb:$offset),
3822       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
3823                    bb:$offset)>;
3824
3825 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3826                         bb:$offset),
3827       (J2_jumpf (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3828                 bb:$offset)>;
3829
3830 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3831                    bb:$offset),
3832       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3833                 bb:$offset)>;
3834
3835 // Map from a 64-bit select to an emulated 64-bit mux.
3836 // Hexagon does not support 64-bit MUXes; so emulate with combines.
3837 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
3838                    (i64 DoubleRegs:$src3)),
3839       (i64 (A2_combinew (i32 (C2_mux (i1 PredRegs:$src1),
3840                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3841                                                          subreg_hireg)),
3842                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3843                                                          subreg_hireg)))),
3844                        (i32 (C2_mux (i1 PredRegs:$src1),
3845                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3846                                                          subreg_loreg)),
3847                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3848                                                          subreg_loreg))))))>;
3849
3850 // Map from a 1-bit select to logical ops.
3851 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
3852 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
3853                    (i1 PredRegs:$src3)),
3854       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
3855              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
3856
3857 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
3858 def : Pat<(i1 (load ADDRriS11_2:$addr)),
3859       (i1 (C2_tfrrp (i32 (LDrib ADDRriS11_2:$addr))))>;
3860
3861 // Map for truncating from 64 immediates to 32 bit immediates.
3862 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
3863       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
3864
3865 // Map for truncating from i64 immediates to i1 bit immediates.
3866 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
3867        (i1 (C2_tfrrp (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3868                                           subreg_loreg))))>;
3869
3870 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
3871 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3872       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3873                                                      subreg_loreg)))>;
3874
3875 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
3876 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3877       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3878                                                      subreg_loreg)))>;
3879 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
3880 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
3881       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3882                                                      subreg_loreg)))>;
3883
3884 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
3885 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3886       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3887                                                      subreg_loreg)))>;
3888
3889 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
3890 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3891       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3892
3893
3894 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
3895 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3896       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3897
3898 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
3899 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
3900       (STrib ADDRriS11_2:$addr, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
3901
3902 // Map Rdd = anyext(Rs) -> Rdd = A2_sxtw(Rs).
3903 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
3904 // Better way to do this?
3905 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
3906       (i64 (A2_sxtw (i32 IntRegs:$src1)))>;
3907
3908 // Map cmple -> cmpgt.
3909 // rs <= rt -> !(rs > rt).
3910 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
3911       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
3912
3913 // rs <= rt -> !(rs > rt).
3914 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3915       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3916
3917 // Rss <= Rtt -> !(Rss > Rtt).
3918 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3919       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3920
3921 // Map cmpne -> cmpeq.
3922 // Hexagon_TODO: We should improve on this.
3923 // rs != rt -> !(rs == rt).
3924 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
3925       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
3926
3927 // Map cmpne(Rs) -> !cmpeqe(Rs).
3928 // rs != rt -> !(rs == rt).
3929 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3930       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
3931
3932 // Convert setne back to xor for hexagon since we compute w/ pred registers.
3933 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
3934       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3935
3936 // Map cmpne(Rss) -> !cmpew(Rss).
3937 // rs != rt -> !(rs == rt).
3938 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3939       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
3940                                      (i64 DoubleRegs:$src2)))))>;
3941
3942 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
3943 // rs >= rt -> !(rt > rs).
3944 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3945       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
3946
3947 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
3948 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
3949       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
3950
3951 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
3952 // rss >= rtt -> !(rtt > rss).
3953 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3954       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
3955                                 (i64 DoubleRegs:$src1)))))>;
3956
3957 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
3958 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
3959 // rs < rt -> !(rs >= rt).
3960 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
3961       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
3962
3963 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
3964 // rs < rt -> rt > rs.
3965 // We can let assembler map it, or we can do in the compiler itself.
3966 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3967       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3968
3969 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
3970 // rss < rtt -> (rtt > rss).
3971 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3972       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3973
3974 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
3975 // rs < rt -> rt > rs.
3976 // We can let assembler map it, or we can do in the compiler itself.
3977 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3978       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3979
3980 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
3981 // rs < rt -> rt > rs.
3982 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3983       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3984
3985 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
3986 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
3987       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
3988
3989 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
3990 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
3991       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
3992
3993 // Generate cmpgtu(Rs, #u9)
3994 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
3995       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
3996
3997 // Map from Rs >= Rt -> !(Rt > Rs).
3998 // rs >= rt -> !(rt > rs).
3999 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4000       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
4001
4002 // Map from Rs >= Rt -> !(Rt > Rs).
4003 // rs >= rt -> !(rt > rs).
4004 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4005       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
4006
4007 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
4008 // Map from (Rs <= Rt) -> !(Rs > Rt).
4009 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4010       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
4011
4012 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
4013 // Map from (Rs <= Rt) -> !(Rs > Rt).
4014 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4015       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
4016
4017 // Sign extends.
4018 // i1 -> i32
4019 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
4020       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
4021
4022 // i1 -> i64
4023 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
4024       (i64 (A2_combinew (A2_tfrsi -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
4025
4026 // Convert sign-extended load back to load and sign extend.
4027 // i8 -> i64
4028 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
4029       (i64 (A2_sxtw (LDrib ADDRriS11_0:$src1)))>;
4030
4031 // Convert any-extended load back to load and sign extend.
4032 // i8 -> i64
4033 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
4034       (i64 (A2_sxtw (LDrib ADDRriS11_0:$src1)))>;
4035
4036 // Convert sign-extended load back to load and sign extend.
4037 // i16 -> i64
4038 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
4039       (i64 (A2_sxtw (LDrih ADDRriS11_1:$src1)))>;
4040
4041 // Convert sign-extended load back to load and sign extend.
4042 // i32 -> i64
4043 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
4044       (i64 (A2_sxtw (LDriw ADDRriS11_2:$src1)))>;
4045
4046
4047 // Zero extends.
4048 // i1 -> i32
4049 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4050       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4051
4052 // i1 -> i64
4053 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
4054       (i64 (A2_combinew (A2_tfrsi 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
4055       Requires<[NoV4T]>;
4056
4057 // i32 -> i64
4058 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
4059       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4060       Requires<[NoV4T]>;
4061
4062 // i8 -> i64
4063 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
4064       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4065       Requires<[NoV4T]>;
4066
4067 let AddedComplexity = 20 in
4068 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
4069                                 s11_0ExtPred:$offset))),
4070       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4071                                   s11_0ExtPred:$offset)))>,
4072       Requires<[NoV4T]>;
4073
4074 // i1 -> i64
4075 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
4076       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4077       Requires<[NoV4T]>;
4078
4079 let AddedComplexity = 20 in
4080 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
4081                                 s11_0ExtPred:$offset))),
4082       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4083                                   s11_0ExtPred:$offset)))>,
4084       Requires<[NoV4T]>;
4085
4086 // i16 -> i64
4087 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
4088       (i64 (A2_combinew (A2_tfrsi 0), (LDriuh ADDRriS11_1:$src1)))>,
4089       Requires<[NoV4T]>;
4090
4091 let AddedComplexity = 20 in
4092 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
4093                                   s11_1ExtPred:$offset))),
4094       (i64 (A2_combinew (A2_tfrsi 0), (LDriuh_indexed IntRegs:$src1,
4095                                   s11_1ExtPred:$offset)))>,
4096       Requires<[NoV4T]>;
4097
4098 // i32 -> i64
4099 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
4100       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
4101       Requires<[NoV4T]>;
4102
4103 let AddedComplexity = 100 in
4104 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4105       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
4106                                   s11_2ExtPred:$offset)))>,
4107       Requires<[NoV4T]>;
4108
4109 let AddedComplexity = 10 in
4110 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
4111       (i32 (LDriw ADDRriS11_0:$src1))>;
4112
4113 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4114 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4115       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4116
4117 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4118 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
4119       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4120
4121 // Map from Rss = Pd to Rdd = A2_sxtw (mux(Pd, #1, #0))
4122 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
4123       (i64 (A2_sxtw (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
4124
4125
4126 let AddedComplexity = 100 in
4127 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4128                            (i32 32))),
4129                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4130                                          s11_2ExtPred:$offset2)))))),
4131         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4132                         (LDriw_indexed IntRegs:$src2,
4133                                        s11_2ExtPred:$offset2)))>;
4134
4135 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4136                            (i32 32))),
4137                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4138         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4139                         (LDriw ADDRriS11_2:$srcLow)))>;
4140
4141 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4142                            (i32 32))),
4143                (i64 (zext (i32 IntRegs:$srcLow))))),
4144         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4145                         IntRegs:$srcLow))>;
4146
4147 let AddedComplexity = 100 in
4148 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4149                            (i32 32))),
4150                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4151                                          s11_2ExtPred:$offset2)))))),
4152         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4153                         (LDriw_indexed IntRegs:$src2,
4154                                        s11_2ExtPred:$offset2)))>;
4155
4156 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4157                            (i32 32))),
4158                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4159         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4160                         (LDriw ADDRriS11_2:$srcLow)))>;
4161
4162 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4163                            (i32 32))),
4164                (i64 (zext (i32 IntRegs:$srcLow))))),
4165         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4166                         IntRegs:$srcLow))>;
4167
4168 // Any extended 64-bit load.
4169 // anyext i32 -> i64
4170 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
4171       (i64 (A2_combinew (A2_tfrsi 0), (LDriw ADDRriS11_2:$src1)))>,
4172       Requires<[NoV4T]>;
4173
4174 // When there is an offset we should prefer the pattern below over the pattern above.
4175 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
4176 // So this complexity below is comfortably higher to allow for choosing the below.
4177 // If this is not done then we generate addresses such as
4178 // ********************************************
4179 //        r1 = add (r0, #4)
4180 //        r1 = memw(r1 + #0)
4181 //  instead of
4182 //        r1 = memw(r0 + #4)
4183 // ********************************************
4184 let AddedComplexity = 100 in
4185 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4186       (i64 (A2_combinew (A2_tfrsi 0), (LDriw_indexed IntRegs:$src1,
4187                                   s11_2ExtPred:$offset)))>,
4188       Requires<[NoV4T]>;
4189
4190 // anyext i16 -> i64.
4191 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
4192       (i64 (A2_combinew (A2_tfrsi 0), (LDrih ADDRriS11_2:$src1)))>,
4193       Requires<[NoV4T]>;
4194
4195 let AddedComplexity = 20 in
4196 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
4197                                   s11_1ExtPred:$offset))),
4198       (i64 (A2_combinew (A2_tfrsi 0), (LDrih_indexed IntRegs:$src1,
4199                                   s11_1ExtPred:$offset)))>,
4200       Requires<[NoV4T]>;
4201
4202 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
4203 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
4204       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4205       Requires<[NoV4T]>;
4206
4207 // Multiply 64-bit unsigned and use upper result.
4208 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4209       (i64
4210        (M2_dpmpyuu_acc_s0
4211         (i64
4212          (A2_combinew
4213           (A2_tfrsi 0),
4214            (i32
4215             (EXTRACT_SUBREG
4216              (i64
4217               (S2_lsr_i_p
4218                (i64
4219                 (M2_dpmpyuu_acc_s0
4220                  (i64
4221                   (M2_dpmpyuu_acc_s0
4222                    (i64
4223                     (A2_combinew (A2_tfrsi 0),
4224                      (i32
4225                       (EXTRACT_SUBREG
4226                        (i64
4227                         (S2_lsr_i_p
4228                          (i64
4229                           (M2_dpmpyuu_s0
4230                             (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4231                                                        subreg_loreg)),
4232                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4233                                                        subreg_loreg)))), 32)),
4234                        subreg_loreg)))),
4235                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4236                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4237                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4238                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4239                32)), subreg_loreg)))),
4240         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4241         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4242
4243 // Multiply 64-bit signed and use upper result.
4244 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4245       (i64
4246        (M2_dpmpyss_acc_s0
4247         (i64
4248          (A2_combinew (A2_tfrsi 0),
4249           (i32
4250            (EXTRACT_SUBREG
4251             (i64
4252              (S2_lsr_i_p
4253               (i64
4254                (M2_dpmpyss_acc_s0
4255                 (i64
4256                  (M2_dpmpyss_acc_s0
4257                   (i64
4258                    (A2_combinew (A2_tfrsi 0),
4259                     (i32
4260                      (EXTRACT_SUBREG
4261                       (i64
4262                        (S2_lsr_i_p
4263                         (i64
4264                          (M2_dpmpyuu_s0
4265                            (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4266                                                       subreg_loreg)),
4267                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4268                                                       subreg_loreg)))), 32)),
4269                       subreg_loreg)))),
4270                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4271                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4272                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4273                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4274               32)), subreg_loreg)))),
4275         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4276         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4277
4278 // Hexagon specific ISD nodes.
4279 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
4280 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
4281                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
4282 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
4283                                   SDTHexagonADJDYNALLOC>;
4284 // Needed to tag these instructions for stack layout.
4285 let usesCustomInserter = 1 in
4286 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
4287                                                      s16Imm:$src2),
4288                   "$dst = add($src1, #$src2)",
4289                   [(set (i32 IntRegs:$dst),
4290                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
4291                                              s16ImmPred:$src2))]>;
4292
4293 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
4294 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
4295 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
4296                 "$dst = $src1",
4297                 [(set (i32 IntRegs:$dst),
4298                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
4299
4300 let AddedComplexity = 100 in
4301 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
4302       (COPY (i32 IntRegs:$src1))>;
4303
4304 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
4305
4306 def : Pat<(HexagonWrapperJT tjumptable:$dst),
4307           (i32 (CONST32_set_jt tjumptable:$dst))>;
4308
4309 // XTYPE/SHIFT
4310 //
4311 //===----------------------------------------------------------------------===//
4312 // Template Class
4313 // Shift by immediate/register and accumulate/logical
4314 //===----------------------------------------------------------------------===//
4315
4316 // Rx[+-&|]=asr(Rs,#u5)
4317 // Rx[+-&|^]=lsr(Rs,#u5)
4318 // Rx[+-&|^]=asl(Rs,#u5)
4319
4320 let hasNewValue = 1, opNewValue = 0 in
4321 class T_shift_imm_acc_r <string opc1, string opc2, SDNode OpNode1,
4322                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4323   : SInst_acc<(outs IntRegs:$Rx),
4324               (ins IntRegs:$src1, IntRegs:$Rs, u5Imm:$u5),
4325   "$Rx "#opc2#opc1#"($Rs, #$u5)",
4326   [(set (i32 IntRegs:$Rx),
4327          (OpNode2 (i32 IntRegs:$src1),
4328                   (OpNode1 (i32 IntRegs:$Rs), u5ImmPred:$u5)))],
4329   "$src1 = $Rx", S_2op_tc_2_SLOT23> {
4330     bits<5> Rx;
4331     bits<5> Rs;
4332     bits<5> u5;
4333
4334     let IClass = 0b1000;
4335
4336     let Inst{27-24} = 0b1110;
4337     let Inst{23-22} = majOp{2-1};
4338     let Inst{13} = 0b0;
4339     let Inst{7} = majOp{0};
4340     let Inst{6-5} = minOp;
4341     let Inst{4-0} = Rx;
4342     let Inst{20-16} = Rs;
4343     let Inst{12-8} = u5;
4344   }
4345
4346 // Rx[+-&|]=asr(Rs,Rt)
4347 // Rx[+-&|^]=lsr(Rs,Rt)
4348 // Rx[+-&|^]=asl(Rs,Rt)
4349
4350 let hasNewValue = 1, opNewValue = 0 in
4351 class T_shift_reg_acc_r <string opc1, string opc2, SDNode OpNode1,
4352                          SDNode OpNode2, bits<2> majOp, bits<2> minOp>
4353   : SInst_acc<(outs IntRegs:$Rx),
4354               (ins IntRegs:$src1, IntRegs:$Rs, IntRegs:$Rt),
4355   "$Rx "#opc2#opc1#"($Rs, $Rt)",
4356   [(set (i32 IntRegs:$Rx),
4357          (OpNode2 (i32 IntRegs:$src1),
4358                   (OpNode1 (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))],
4359   "$src1 = $Rx", S_3op_tc_2_SLOT23 > {
4360     bits<5> Rx;
4361     bits<5> Rs;
4362     bits<5> Rt;
4363
4364     let IClass = 0b1100;
4365
4366     let Inst{27-24} = 0b1100;
4367     let Inst{23-22} = majOp;
4368     let Inst{7-6} = minOp;
4369     let Inst{4-0} = Rx;
4370     let Inst{20-16} = Rs;
4371     let Inst{12-8} = Rt;
4372   }
4373
4374 // Rxx[+-&|]=asr(Rss,#u6)
4375 // Rxx[+-&|^]=lsr(Rss,#u6)
4376 // Rxx[+-&|^]=asl(Rss,#u6)
4377
4378 class T_shift_imm_acc_p <string opc1, string opc2, SDNode OpNode1,
4379                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4380   : SInst_acc<(outs DoubleRegs:$Rxx),
4381               (ins DoubleRegs:$src1, DoubleRegs:$Rss, u6Imm:$u6),
4382   "$Rxx "#opc2#opc1#"($Rss, #$u6)",
4383   [(set (i64 DoubleRegs:$Rxx),
4384         (OpNode2 (i64 DoubleRegs:$src1),
4385                  (OpNode1 (i64 DoubleRegs:$Rss), u6ImmPred:$u6)))],
4386   "$src1 = $Rxx", S_2op_tc_2_SLOT23> {
4387     bits<5> Rxx;
4388     bits<5> Rss;
4389     bits<6> u6;
4390
4391     let IClass = 0b1000;
4392
4393     let Inst{27-24} = 0b0010;
4394     let Inst{23-22} = majOp{2-1};
4395     let Inst{7} = majOp{0};
4396     let Inst{6-5} = minOp;
4397     let Inst{4-0} = Rxx;
4398     let Inst{20-16} = Rss;
4399     let Inst{13-8} = u6;
4400   }
4401
4402
4403 // Rxx[+-&|]=asr(Rss,Rt)
4404 // Rxx[+-&|^]=lsr(Rss,Rt)
4405 // Rxx[+-&|^]=asl(Rss,Rt)
4406 // Rxx[+-&|^]=lsl(Rss,Rt)
4407
4408 class T_shift_reg_acc_p <string opc1, string opc2, SDNode OpNode1,
4409                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4410   : SInst_acc<(outs DoubleRegs:$Rxx),
4411               (ins DoubleRegs:$src1, DoubleRegs:$Rss, IntRegs:$Rt),
4412   "$Rxx "#opc2#opc1#"($Rss, $Rt)",
4413   [(set (i64 DoubleRegs:$Rxx),
4414         (OpNode2 (i64 DoubleRegs:$src1),
4415                  (OpNode1 (i64 DoubleRegs:$Rss), (i32 IntRegs:$Rt))))],
4416   "$src1 = $Rxx", S_3op_tc_2_SLOT23> {
4417     bits<5> Rxx;
4418     bits<5> Rss;
4419     bits<5> Rt;
4420
4421     let IClass = 0b1100;
4422
4423     let Inst{27-24} = 0b1011;
4424     let Inst{23-21} = majOp;
4425     let Inst{20-16} = Rss;
4426     let Inst{12-8} = Rt;
4427     let Inst{7-6} = minOp;
4428     let Inst{4-0} = Rxx;
4429   }
4430
4431 //===----------------------------------------------------------------------===//
4432 // Multi-class for the shift instructions with logical/arithmetic operators.
4433 //===----------------------------------------------------------------------===//
4434
4435 multiclass xtype_imm_base<string OpcStr1, string OpcStr2, SDNode OpNode1,
4436                          SDNode OpNode2, bits<3> majOp, bits<2> minOp > {
4437   def _i_r#NAME : T_shift_imm_acc_r< OpcStr1, OpcStr2, OpNode1,
4438                                      OpNode2, majOp, minOp >;
4439   def _i_p#NAME : T_shift_imm_acc_p< OpcStr1, OpcStr2, OpNode1,
4440                                      OpNode2, majOp, minOp >;
4441 }
4442
4443 multiclass xtype_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4444   let AddedComplexity = 100 in
4445   defm _acc  : xtype_imm_base< opc1, "+= ", OpNode, add, 0b001, minOp>;
4446
4447   defm _nac  : xtype_imm_base< opc1, "-= ", OpNode, sub, 0b000, minOp>;
4448   defm _and  : xtype_imm_base< opc1, "&= ", OpNode, and, 0b010, minOp>;
4449   defm _or   : xtype_imm_base< opc1, "|= ", OpNode,  or, 0b011, minOp>;
4450 }
4451
4452 multiclass xtype_xor_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4453 let AddedComplexity = 100 in
4454   defm _xacc  : xtype_imm_base< opc1, "^= ", OpNode, xor, 0b100, minOp>;
4455 }
4456
4457 let isCodeGenOnly = 0 in {
4458 defm S2_asr : xtype_imm_acc<"asr", sra, 0b00>;
4459
4460 defm S2_lsr : xtype_imm_acc<"lsr", srl, 0b01>,
4461               xtype_xor_imm_acc<"lsr", srl, 0b01>;
4462
4463 defm S2_asl : xtype_imm_acc<"asl", shl, 0b10>,
4464               xtype_xor_imm_acc<"asl", shl, 0b10>;
4465 }
4466
4467 multiclass xtype_reg_acc_r<string opc1, SDNode OpNode, bits<2>minOp> {
4468   let AddedComplexity = 100 in
4469   def _acc : T_shift_reg_acc_r <opc1, "+= ", OpNode, add, 0b11, minOp>;
4470
4471   def _nac : T_shift_reg_acc_r <opc1, "-= ", OpNode, sub, 0b10, minOp>;
4472   def _and : T_shift_reg_acc_r <opc1, "&= ", OpNode, and, 0b01, minOp>;
4473   def _or  : T_shift_reg_acc_r <opc1, "|= ", OpNode,  or, 0b00, minOp>;
4474 }
4475
4476 multiclass xtype_reg_acc_p<string opc1, SDNode OpNode, bits<2>minOp> {
4477   let AddedComplexity = 100 in
4478   def _acc : T_shift_reg_acc_p <opc1, "+= ", OpNode, add, 0b110, minOp>;
4479
4480   def _nac : T_shift_reg_acc_p <opc1, "-= ", OpNode, sub, 0b100, minOp>;
4481   def _and : T_shift_reg_acc_p <opc1, "&= ", OpNode, and, 0b010, minOp>;
4482   def _or  : T_shift_reg_acc_p <opc1, "|= ", OpNode,  or, 0b000, minOp>;
4483   def _xor : T_shift_reg_acc_p <opc1, "^= ", OpNode, xor, 0b011, minOp>;
4484 }
4485
4486 multiclass xtype_reg_acc<string OpcStr, SDNode OpNode, bits<2> minOp > {
4487   defm _r_r : xtype_reg_acc_r <OpcStr, OpNode, minOp>;
4488   defm _r_p : xtype_reg_acc_p <OpcStr, OpNode, minOp>;
4489 }
4490
4491 let isCodeGenOnly = 0 in {
4492 defm S2_asl : xtype_reg_acc<"asl", shl, 0b10>;
4493 defm S2_asr : xtype_reg_acc<"asr", sra, 0b00>;
4494 defm S2_lsr : xtype_reg_acc<"lsr", srl, 0b01>;
4495 defm S2_lsl : xtype_reg_acc<"lsl", shl, 0b11>;
4496 }
4497
4498 //===----------------------------------------------------------------------===//
4499 let hasSideEffects = 0 in
4500 class T_S3op_1 <string mnemonic, RegisterClass RC, bits<2> MajOp, bits<3> MinOp,
4501                 bit SwapOps, bit isSat = 0, bit isRnd = 0, bit hasShift = 0>
4502   : SInst <(outs RC:$dst),
4503            (ins DoubleRegs:$src1, DoubleRegs:$src2),
4504   "$dst = "#mnemonic#"($src1, $src2)"#!if(isRnd, ":rnd", "")
4505                                      #!if(hasShift,":>>1","")
4506                                      #!if(isSat, ":sat", ""),
4507   [], "", S_3op_tc_2_SLOT23 > {
4508     bits<5> dst;
4509     bits<5> src1;
4510     bits<5> src2;
4511
4512     let IClass = 0b1100;
4513
4514     let Inst{27-24} = 0b0001;
4515     let Inst{23-22} = MajOp;
4516     let Inst{20-16} = !if (SwapOps, src2, src1);
4517     let Inst{12-8}  = !if (SwapOps, src1, src2);
4518     let Inst{7-5}   = MinOp;
4519     let Inst{4-0}   = dst;
4520   }
4521
4522 class T_S3op_64 <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit SwapOps,
4523                  bit isSat = 0, bit isRnd = 0, bit hasShift = 0 >
4524   : T_S3op_1 <mnemonic, DoubleRegs, MajOp, MinOp, SwapOps,
4525               isSat, isRnd, hasShift>;
4526
4527 let isCodeGenOnly = 0 in
4528 def S2_lfsp : T_S3op_64 < "lfs", 0b10, 0b110, 0>;
4529
4530 //===----------------------------------------------------------------------===//
4531 // Template class used by vector shift, vector rotate, vector neg,
4532 // 32-bit shift, 64-bit shifts, etc.
4533 //===----------------------------------------------------------------------===//
4534
4535 let hasSideEffects = 0 in
4536 class T_S3op_3 <string mnemonic, RegisterClass RC, bits<2> MajOp,
4537                  bits<2> MinOp, bit isSat = 0, list<dag> pattern = [] >
4538   : SInst <(outs RC:$dst),
4539            (ins RC:$src1, IntRegs:$src2),
4540   "$dst = "#mnemonic#"($src1, $src2)"#!if(isSat, ":sat", ""),
4541   pattern, "", S_3op_tc_1_SLOT23> {
4542     bits<5> dst;
4543     bits<5> src1;
4544     bits<5> src2;
4545
4546     let IClass = 0b1100;
4547
4548     let Inst{27-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b0110, 0b0011);
4549     let Inst{23-22} = MajOp;
4550     let Inst{20-16} = src1;
4551     let Inst{12-8} = src2;
4552     let Inst{7-6} = MinOp;
4553     let Inst{4-0} = dst;
4554   }
4555
4556 let hasNewValue = 1 in
4557 class T_S3op_shift32 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4558   : T_S3op_3 <mnemonic, IntRegs, 0b01, MinOp, 0,
4559     [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
4560                                       (i32 IntRegs:$src2)))]>;
4561
4562 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23 in
4563 class T_S3op_shift32_Sat <string mnemonic, bits<2> MinOp>
4564   : T_S3op_3 <mnemonic, IntRegs, 0b00, MinOp, 1, []>;
4565
4566
4567 class T_S3op_shift64 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4568   : T_S3op_3 <mnemonic, DoubleRegs, 0b10, MinOp, 0,
4569     [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
4570                                          (i32 IntRegs:$src2)))]>;
4571
4572
4573 class T_S3op_shiftVect <string mnemonic, bits<2> MajOp, bits<2> MinOp>
4574   : T_S3op_3 <mnemonic, DoubleRegs, MajOp, MinOp, 0, []>;
4575
4576
4577 // Shift by register
4578 // Rdd=[asr|lsr|asl|lsl](Rss,Rt)
4579
4580 let isCodeGenOnly = 0 in {
4581 def S2_asr_r_p : T_S3op_shift64 < "asr", sra, 0b00>;
4582 def S2_lsr_r_p : T_S3op_shift64 < "lsr", srl, 0b01>;
4583 def S2_asl_r_p : T_S3op_shift64 < "asl", shl, 0b10>;
4584 def S2_lsl_r_p : T_S3op_shift64 < "lsl", shl, 0b11>;
4585 }
4586
4587 // Rd=[asr|lsr|asl|lsl](Rs,Rt)
4588
4589 let isCodeGenOnly = 0 in {
4590 def S2_asr_r_r : T_S3op_shift32<"asr", sra, 0b00>;
4591 def S2_lsr_r_r : T_S3op_shift32<"lsr", srl, 0b01>;
4592 def S2_asl_r_r : T_S3op_shift32<"asl", shl, 0b10>;
4593 def S2_lsl_r_r : T_S3op_shift32<"lsl", shl, 0b11>;
4594 }
4595
4596 // Shift by register with saturation
4597 // Rd=asr(Rs,Rt):sat
4598 // Rd=asl(Rs,Rt):sat
4599
4600 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
4601   def S2_asr_r_r_sat : T_S3op_shift32_Sat<"asr", 0b00>;
4602   def S2_asl_r_r_sat : T_S3op_shift32_Sat<"asl", 0b10>;
4603 }
4604
4605 //===----------------------------------------------------------------------===//
4606 // Template class for 'insert bitfield' instructions
4607 //===----------------------------------------------------------------------===//
4608 let hasSideEffects = 0 in
4609 class T_S3op_insert <string mnemonic, RegisterClass RC>
4610   : SInst <(outs RC:$dst),
4611            (ins RC:$src1, RC:$src2, DoubleRegs:$src3),
4612   "$dst = "#mnemonic#"($src2, $src3)" ,
4613   [], "$src1 = $dst", S_3op_tc_1_SLOT23 > {
4614     bits<5> dst;
4615     bits<5> src2;
4616     bits<5> src3;
4617
4618     let IClass = 0b1100;
4619
4620     let Inst{27-26} = 0b10;
4621     let Inst{25-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b00, 0b10);
4622     let Inst{23}    = 0b0;
4623     let Inst{20-16} = src2;
4624     let Inst{12-8}  = src3;
4625     let Inst{4-0}   = dst;
4626   }
4627
4628 let hasSideEffects = 0 in
4629 class T_S2op_insert <bits<4> RegTyBits, RegisterClass RC, Operand ImmOp>
4630   : SInst <(outs RC:$dst), (ins RC:$dst2, RC:$src1, ImmOp:$src2, ImmOp:$src3),
4631   "$dst = insert($src1, #$src2, #$src3)",
4632   [], "$dst2 = $dst", S_2op_tc_2_SLOT23> {
4633     bits<5> dst;
4634     bits<5> src1;
4635     bits<6> src2;
4636     bits<6> src3;
4637     bit bit23;
4638     bit bit13;
4639     string ImmOpStr = !cast<string>(ImmOp);
4640
4641     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5}, 0);
4642     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4643
4644     let IClass = 0b1000;
4645
4646     let Inst{27-24} = RegTyBits;
4647     let Inst{23}    = bit23;
4648     let Inst{22-21} = src3{4-3};
4649     let Inst{20-16} = src1;
4650     let Inst{13}    = bit13;
4651     let Inst{12-8}  = src2{4-0};
4652     let Inst{7-5}   = src3{2-0};
4653     let Inst{4-0}   = dst;
4654   }
4655
4656 // Rx=insert(Rs,Rtt)
4657 // Rx=insert(Rs,#u5,#U5)
4658 let hasNewValue = 1, isCodeGenOnly = 0 in {
4659   def S2_insert_rp : T_S3op_insert <"insert", IntRegs>;
4660   def S2_insert    : T_S2op_insert <0b1111, IntRegs, u5Imm>;
4661 }
4662
4663 // Rxx=insert(Rss,Rtt)
4664 // Rxx=insert(Rss,#u6,#U6)
4665 let isCodeGenOnly = 0 in {
4666 def S2_insertp_rp : T_S3op_insert<"insert", DoubleRegs>;
4667 def S2_insertp    : T_S2op_insert <0b0011, DoubleRegs, u6Imm>;
4668 }
4669
4670 //===----------------------------------------------------------------------===//
4671 // Template class for 'extract bitfield' instructions
4672 //===----------------------------------------------------------------------===//
4673 let hasNewValue = 1, hasSideEffects = 0 in
4674 class T_S3op_extract <string mnemonic, bits<2> MinOp>
4675   : SInst <(outs IntRegs:$Rd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
4676   "$Rd = "#mnemonic#"($Rs, $Rtt)",
4677   [], "", S_3op_tc_2_SLOT23 > {
4678     bits<5> Rd;
4679     bits<5> Rs;
4680     bits<5> Rtt;
4681
4682     let IClass = 0b1100;
4683
4684     let Inst{27-22} = 0b100100;
4685     let Inst{20-16} = Rs;
4686     let Inst{12-8}  = Rtt;
4687     let Inst{7-6}   = MinOp;
4688     let Inst{4-0}   = Rd;
4689   }
4690
4691 let hasSideEffects = 0 in
4692 class T_S2op_extract <string mnemonic, bits<4> RegTyBits,
4693                       RegisterClass RC, Operand ImmOp>
4694   : SInst <(outs RC:$dst), (ins RC:$src1, ImmOp:$src2, ImmOp:$src3),
4695   "$dst = "#mnemonic#"($src1, #$src2, #$src3)",
4696   [], "", S_2op_tc_2_SLOT23> {
4697     bits<5> dst;
4698     bits<5> src1;
4699     bits<6> src2;
4700     bits<6> src3;
4701     bit bit23;
4702     bit bit13;
4703     string ImmOpStr = !cast<string>(ImmOp);
4704
4705     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5},
4706                 !if (!eq(mnemonic, "extractu"), 0, 1));
4707
4708     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4709
4710     let IClass = 0b1000;
4711
4712     let Inst{27-24} = RegTyBits;
4713     let Inst{23}    = bit23;
4714     let Inst{22-21} = src3{4-3};
4715     let Inst{20-16} = src1;
4716     let Inst{13}    = bit13;
4717     let Inst{12-8}  = src2{4-0};
4718     let Inst{7-5}   = src3{2-0};
4719     let Inst{4-0}   = dst;
4720   }
4721
4722 // Extract bitfield
4723
4724 // Rdd=extractu(Rss,Rtt)
4725 // Rdd=extractu(Rss,#u6,#U6)
4726 let isCodeGenOnly = 0 in {
4727 def S2_extractup_rp : T_S3op_64 < "extractu", 0b00, 0b000, 0>;
4728 def S2_extractup    : T_S2op_extract <"extractu", 0b0001, DoubleRegs, u6Imm>;
4729 }
4730
4731 // Rd=extractu(Rs,Rtt)
4732 // Rd=extractu(Rs,#u5,#U5)
4733 let hasNewValue = 1, isCodeGenOnly = 0 in {
4734   def S2_extractu_rp : T_S3op_extract<"extractu", 0b00>;
4735   def S2_extractu    : T_S2op_extract <"extractu", 0b1101, IntRegs, u5Imm>;
4736 }
4737
4738 //===----------------------------------------------------------------------===//
4739 // :raw for of tableindx[bdhw] insns
4740 //===----------------------------------------------------------------------===//
4741
4742 let hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
4743 class tableidxRaw<string OpStr, bits<2>MinOp>
4744   : SInst <(outs IntRegs:$Rx),
4745            (ins IntRegs:$_dst_, IntRegs:$Rs, u4Imm:$u4, s6Imm:$S6),
4746            "$Rx = "#OpStr#"($Rs, #$u4, #$S6):raw",
4747     [], "$Rx = $_dst_" > {
4748     bits<5> Rx;
4749     bits<5> Rs;
4750     bits<4> u4;
4751     bits<6> S6;
4752
4753     let IClass = 0b1000;
4754
4755     let Inst{27-24} = 0b0111;
4756     let Inst{23-22} = MinOp;
4757     let Inst{21}    = u4{3};
4758     let Inst{20-16} = Rs;
4759     let Inst{13-8}  = S6;
4760     let Inst{7-5}   = u4{2-0};
4761     let Inst{4-0}   = Rx;
4762   }
4763
4764 let isCodeGenOnly = 0 in {
4765 def S2_tableidxb : tableidxRaw<"tableidxb", 0b00>;
4766 def S2_tableidxh : tableidxRaw<"tableidxh", 0b01>;
4767 def S2_tableidxw : tableidxRaw<"tableidxw", 0b10>;
4768 def S2_tableidxd : tableidxRaw<"tableidxd", 0b11>;
4769 }
4770
4771 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
4772 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
4773       (i32 (M2_mpysin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
4774
4775 //===----------------------------------------------------------------------===//
4776 // V3 Instructions +
4777 //===----------------------------------------------------------------------===//
4778
4779 include "HexagonInstrInfoV3.td"
4780
4781 //===----------------------------------------------------------------------===//
4782 // V3 Instructions -
4783 //===----------------------------------------------------------------------===//
4784
4785 //===----------------------------------------------------------------------===//
4786 // V4 Instructions +
4787 //===----------------------------------------------------------------------===//
4788
4789 include "HexagonInstrInfoV4.td"
4790
4791 //===----------------------------------------------------------------------===//
4792 // V4 Instructions -
4793 //===----------------------------------------------------------------------===//
4794
4795 //===----------------------------------------------------------------------===//
4796 // V5 Instructions +
4797 //===----------------------------------------------------------------------===//
4798
4799 include "HexagonInstrInfoV5.td"
4800
4801 //===----------------------------------------------------------------------===//
4802 // V5 Instructions -
4803 //===----------------------------------------------------------------------===//