lib/Target/Hexagon/HexagonInstrInfo.cpp

   1 //===-- HexagonInstrInfo.cpp - Hexagon Instruction Information ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Hexagon implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "HexagonInstrInfo.h"
  15 #include "Hexagon.h"
  16 #include "HexagonRegisterInfo.h"
  17 #include "HexagonSubtarget.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/ADT/SmallVector.h"
  20 #include "llvm/CodeGen/DFAPacketizer.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineMemOperand.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/PseudoSourceValue.h"
  26 #include "llvm/Support/Debug.h"
  27 #include "llvm/Support/MathExtras.h"
  28 #include "llvm/Support/raw_ostream.h"
  29
  30 using namespace llvm;
  31
  32 #define DEBUG_TYPE "hexagon-instrinfo"
  33
  34 #define GET_INSTRINFO_CTOR_DTOR
  35 #define GET_INSTRMAP_INFO
  36 #include "HexagonGenInstrInfo.inc"
  37 #include "HexagonGenDFAPacketizer.inc"
  38
  39 ///
  40 /// Constants for Hexagon instructions.
  41 ///
  42 const int Hexagon_MEMW_OFFSET_MAX = 4095;
  43 const int Hexagon_MEMW_OFFSET_MIN = -4096;
  44 const int Hexagon_MEMD_OFFSET_MAX = 8191;
  45 const int Hexagon_MEMD_OFFSET_MIN = -8192;
  46 const int Hexagon_MEMH_OFFSET_MAX = 2047;
  47 const int Hexagon_MEMH_OFFSET_MIN = -2048;
  48 const int Hexagon_MEMB_OFFSET_MAX = 1023;
  49 const int Hexagon_MEMB_OFFSET_MIN = -1024;
  50 const int Hexagon_ADDI_OFFSET_MAX = 32767;
  51 const int Hexagon_ADDI_OFFSET_MIN = -32768;
  52 const int Hexagon_MEMD_AUTOINC_MAX = 56;
  53 const int Hexagon_MEMD_AUTOINC_MIN = -64;
  54 const int Hexagon_MEMW_AUTOINC_MAX = 28;
  55 const int Hexagon_MEMW_AUTOINC_MIN = -32;
  56 const int Hexagon_MEMH_AUTOINC_MAX = 14;
  57 const int Hexagon_MEMH_AUTOINC_MIN = -16;
  58 const int Hexagon_MEMB_AUTOINC_MAX = 7;
  59 const int Hexagon_MEMB_AUTOINC_MIN = -8;
  60
  61 // Pin the vtable to this file.
  62 void HexagonInstrInfo::anchor() {}
  63
  64 HexagonInstrInfo::HexagonInstrInfo(HexagonSubtarget &ST)
  65   : HexagonGenInstrInfo(Hexagon::ADJCALLSTACKDOWN, Hexagon::ADJCALLSTACKUP),
  66     RI(ST), Subtarget(ST) {
  67 }
  68
  69
  70 /// isLoadFromStackSlot - If the specified machine instruction is a direct
  71 /// load from a stack slot, return the virtual or physical register number of
  72 /// the destination along with the FrameIndex of the loaded stack slot.  If
  73 /// not, return 0.  This predicate must return 0 if the instruction has
  74 /// any side effects other than loading from the stack slot.
  75 unsigned HexagonInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
  76                                              int &FrameIndex) const {
  77
  78
  79   switch (MI->getOpcode()) {
  80   default: break;
  81   case Hexagon::L2_loadri_io:
  82   case Hexagon::L2_loadrd_io:
  83   case Hexagon::L2_loadrh_io:
  84   case Hexagon::L2_loadrb_io:
  85   case Hexagon::L2_loadrub_io:
  86     if (MI->getOperand(2).isFI() &&
  87         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
  88       FrameIndex = MI->getOperand(2).getIndex();
  89       return MI->getOperand(0).getReg();
  90     }
  91     break;
  92   }
  93   return 0;
  94 }
  95
  96
  97 /// isStoreToStackSlot - If the specified machine instruction is a direct
  98 /// store to a stack slot, return the virtual or physical register number of
  99 /// the source reg along with the FrameIndex of the loaded stack slot.  If
 100 /// not, return 0.  This predicate must return 0 if the instruction has
 101 /// any side effects other than storing to the stack slot.
 102 unsigned HexagonInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 103                                             int &FrameIndex) const {
 104   switch (MI->getOpcode()) {
 105   default: break;
 106   case Hexagon::S2_storeri_io:
 107   case Hexagon::S2_storerd_io:
 108   case Hexagon::S2_storerh_io:
 109   case Hexagon::S2_storerb_io:
 110     if (MI->getOperand(2).isFI() &&
 111         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
 112       FrameIndex = MI->getOperand(0).getIndex();
 113       return MI->getOperand(2).getReg();
 114     }
 115     break;
 116   }
 117   return 0;
 118 }
 119
 120
 121 unsigned
 122 HexagonInstrInfo::InsertBranch(MachineBasicBlock &MBB,MachineBasicBlock *TBB,
 123                              MachineBasicBlock *FBB,
 124                              const SmallVectorImpl<MachineOperand> &Cond,
 125                              DebugLoc DL) const{
 126
 127     int BOpc   = Hexagon::J2_jump;
 128     int BccOpc = Hexagon::J2_jumpt;
 129
 130     assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 131
 132     int regPos = 0;
 133     // Check if ReverseBranchCondition has asked to reverse this branch
 134     // If we want to reverse the branch an odd number of times, we want
 135     // JMP_f.
 136     if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
 137       BccOpc = Hexagon::J2_jumpf;
 138       regPos = 1;
 139     }
 140
 141     if (!FBB) {
 142       if (Cond.empty()) {
 143         // Due to a bug in TailMerging/CFG Optimization, we need to add a
 144         // special case handling of a predicated jump followed by an
 145         // unconditional jump. If not, Tail Merging and CFG Optimization go
 146         // into an infinite loop.
 147         MachineBasicBlock *NewTBB, *NewFBB;
 148         SmallVector<MachineOperand, 4> Cond;
 149         MachineInstr *Term = MBB.getFirstTerminator();
 150         if (isPredicated(Term) && !AnalyzeBranch(MBB, NewTBB, NewFBB, Cond,
 151                                                  false)) {
 152           MachineBasicBlock *NextBB =
 153             std::next(MachineFunction::iterator(&MBB));
 154           if (NewTBB == NextBB) {
 155             ReverseBranchCondition(Cond);
 156             RemoveBranch(MBB);
 157             return InsertBranch(MBB, TBB, nullptr, Cond, DL);
 158           }
 159         }
 160         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 161       } else {
 162         BuildMI(&MBB, DL,
 163                 get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 164       }
 165       return 1;
 166     }
 167
 168     BuildMI(&MBB, DL, get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 169     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 170
 171     return 2;
 172 }
 173
 174
 175 bool HexagonInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 176                                      MachineBasicBlock *&TBB,
 177                                  MachineBasicBlock *&FBB,
 178                                  SmallVectorImpl<MachineOperand> &Cond,
 179                                  bool AllowModify) const {
 180   TBB = nullptr;
 181   FBB = nullptr;
 182
 183   // If the block has no terminators, it just falls into the block after it.
 184   MachineBasicBlock::instr_iterator I = MBB.instr_end();
 185   if (I == MBB.instr_begin())
 186     return false;
 187
 188   // A basic block may looks like this:
 189   //
 190   //  [   insn
 191   //     EH_LABEL
 192   //      insn
 193   //      insn
 194   //      insn
 195   //     EH_LABEL
 196   //      insn     ]
 197   //
 198   // It has two succs but does not have a terminator
 199   // Don't know how to handle it.
 200   do {
 201     --I;
 202     if (I->isEHLabel())
 203       return true;
 204   } while (I != MBB.instr_begin());
 205
 206   I = MBB.instr_end();
 207   --I;
 208
 209   while (I->isDebugValue()) {
 210     if (I == MBB.instr_begin())
 211       return false;
 212     --I;
 213   }
 214
 215   // Delete the JMP if it's equivalent to a fall-through.
 216   if (AllowModify && I->getOpcode() == Hexagon::J2_jump &&
 217       MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
 218     DEBUG(dbgs()<< "\nErasing the jump to successor block\n";);
 219     I->eraseFromParent();
 220     I = MBB.instr_end();
 221     if (I == MBB.instr_begin())
 222       return false;
 223     --I;
 224   }
 225   if (!isUnpredicatedTerminator(I))
 226     return false;
 227
 228   // Get the last instruction in the block.
 229   MachineInstr *LastInst = I;
 230   MachineInstr *SecondLastInst = nullptr;
 231   // Find one more terminator if present.
 232   do {
 233     if (&*I != LastInst && !I->isBundle() && isUnpredicatedTerminator(I)) {
 234       if (!SecondLastInst)
 235         SecondLastInst = I;
 236       else
 237         // This is a third branch.
 238         return true;
 239     }
 240     if (I == MBB.instr_begin())
 241       break;
 242     --I;
 243   } while(I);
 244
 245   int LastOpcode = LastInst->getOpcode();
 246
 247   bool LastOpcodeHasJMP_c = PredOpcodeHasJMP_c(LastOpcode);
 248   bool LastOpcodeHasNot = PredOpcodeHasNot(LastOpcode);
 249
 250   // If there is only one terminator instruction, process it.
 251   if (LastInst && !SecondLastInst) {
 252     if (LastOpcode == Hexagon::J2_jump) {
 253       TBB = LastInst->getOperand(0).getMBB();
 254       return false;
 255     }
 256     if (LastOpcode == Hexagon::ENDLOOP0) {
 257       TBB = LastInst->getOperand(0).getMBB();
 258       Cond.push_back(LastInst->getOperand(0));
 259       return false;
 260     }
 261     if (LastOpcodeHasJMP_c) {
 262       TBB = LastInst->getOperand(1).getMBB();
 263       if (LastOpcodeHasNot) {
 264         Cond.push_back(MachineOperand::CreateImm(0));
 265       }
 266       Cond.push_back(LastInst->getOperand(0));
 267       return false;
 268     }
 269     // Otherwise, don't know what this is.
 270     return true;
 271   }
 272
 273   int SecLastOpcode = SecondLastInst->getOpcode();
 274
 275   bool SecLastOpcodeHasJMP_c = PredOpcodeHasJMP_c(SecLastOpcode);
 276   bool SecLastOpcodeHasNot = PredOpcodeHasNot(SecLastOpcode);
 277   if (SecLastOpcodeHasJMP_c && (LastOpcode == Hexagon::J2_jump)) {
 278     TBB =  SecondLastInst->getOperand(1).getMBB();
 279     if (SecLastOpcodeHasNot)
 280       Cond.push_back(MachineOperand::CreateImm(0));
 281     Cond.push_back(SecondLastInst->getOperand(0));
 282     FBB = LastInst->getOperand(0).getMBB();
 283     return false;
 284   }
 285
 286   // If the block ends with two Hexagon:JMPs, handle it.  The second one is not
 287   // executed, so remove it.
 288   if (SecLastOpcode == Hexagon::J2_jump && LastOpcode == Hexagon::J2_jump) {
 289     TBB = SecondLastInst->getOperand(0).getMBB();
 290     I = LastInst;
 291     if (AllowModify)
 292       I->eraseFromParent();
 293     return false;
 294   }
 295
 296   // If the block ends with an ENDLOOP, and JMP, handle it.
 297   if (SecLastOpcode == Hexagon::ENDLOOP0 &&
 298       LastOpcode == Hexagon::J2_jump) {
 299     TBB = SecondLastInst->getOperand(0).getMBB();
 300     Cond.push_back(SecondLastInst->getOperand(0));
 301     FBB = LastInst->getOperand(0).getMBB();
 302     return false;
 303   }
 304
 305   // Otherwise, can't handle this.
 306   return true;
 307 }
 308
 309
 310 unsigned HexagonInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 311   int BOpc   = Hexagon::J2_jump;
 312   int BccOpc = Hexagon::J2_jumpt;
 313   int BccOpcNot = Hexagon::J2_jumpf;
 314
 315   MachineBasicBlock::iterator I = MBB.end();
 316   if (I == MBB.begin()) return 0;
 317   --I;
 318   if (I->getOpcode() != BOpc && I->getOpcode() != BccOpc &&
 319       I->getOpcode() != BccOpcNot)
 320     return 0;
 321
 322   // Remove the branch.
 323   I->eraseFromParent();
 324
 325   I = MBB.end();
 326
 327   if (I == MBB.begin()) return 1;
 328   --I;
 329   if (I->getOpcode() != BccOpc && I->getOpcode() != BccOpcNot)
 330     return 1;
 331
 332   // Remove the branch.
 333   I->eraseFromParent();
 334   return 2;
 335 }
 336
 337
 338 /// \brief For a comparison instruction, return the source registers in
 339 /// \p SrcReg and \p SrcReg2 if having two register operands, and the value it
 340 /// compares against in CmpValue. Return true if the comparison instruction
 341 /// can be analyzed.
 342 bool HexagonInstrInfo::analyzeCompare(const MachineInstr *MI,
 343                                       unsigned &SrcReg, unsigned &SrcReg2,
 344                                       int &Mask, int &Value) const {
 345   unsigned Opc = MI->getOpcode();
 346
 347   // Set mask and the first source register.
 348   switch (Opc) {
 349     case Hexagon::C2_cmpeqp:
 350     case Hexagon::C2_cmpeqi:
 351     case Hexagon::C2_cmpeq:
 352     case Hexagon::C2_cmpgtp:
 353     case Hexagon::C2_cmpgtup:
 354     case Hexagon::C2_cmpgtui:
 355     case Hexagon::C2_cmpgtu:
 356     case Hexagon::C2_cmpgti:
 357     case Hexagon::C2_cmpgt:
 358       SrcReg = MI->getOperand(1).getReg();
 359       Mask = ~0;
 360       break;
 361     case Hexagon::A4_cmpbeqi:
 362     case Hexagon::A4_cmpbeq:
 363     case Hexagon::A4_cmpbgtui:
 364     case Hexagon::A4_cmpbgtu:
 365     case Hexagon::A4_cmpbgt:
 366       SrcReg = MI->getOperand(1).getReg();
 367       Mask = 0xFF;
 368       break;
 369     case Hexagon::A4_cmpheqi:
 370     case Hexagon::A4_cmpheq:
 371     case Hexagon::A4_cmphgtui:
 372     case Hexagon::A4_cmphgtu:
 373     case Hexagon::A4_cmphgt:
 374       SrcReg = MI->getOperand(1).getReg();
 375       Mask = 0xFFFF;
 376       break;
 377   }
 378
 379   // Set the value/second source register.
 380   switch (Opc) {
 381     case Hexagon::C2_cmpeqp:
 382     case Hexagon::C2_cmpeq:
 383     case Hexagon::C2_cmpgtp:
 384     case Hexagon::C2_cmpgtup:
 385     case Hexagon::C2_cmpgtu:
 386     case Hexagon::C2_cmpgt:
 387     case Hexagon::A4_cmpbeq:
 388     case Hexagon::A4_cmpbgtu:
 389     case Hexagon::A4_cmpbgt:
 390     case Hexagon::A4_cmpheq:
 391     case Hexagon::A4_cmphgtu:
 392     case Hexagon::A4_cmphgt:
 393       SrcReg2 = MI->getOperand(2).getReg();
 394       return true;
 395
 396     case Hexagon::C2_cmpeqi:
 397     case Hexagon::C2_cmpgtui:
 398     case Hexagon::C2_cmpgti:
 399     case Hexagon::A4_cmpbeqi:
 400     case Hexagon::A4_cmpbgtui:
 401     case Hexagon::A4_cmpheqi:
 402     case Hexagon::A4_cmphgtui:
 403       SrcReg2 = 0;
 404       Value = MI->getOperand(2).getImm();
 405       return true;
 406   }
 407
 408   return false;
 409 }
 410
 411
 412 void HexagonInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 413                                  MachineBasicBlock::iterator I, DebugLoc DL,
 414                                  unsigned DestReg, unsigned SrcReg,
 415                                  bool KillSrc) const {
 416   if (Hexagon::IntRegsRegClass.contains(SrcReg, DestReg)) {
 417     BuildMI(MBB, I, DL, get(Hexagon::A2_tfr), DestReg).addReg(SrcReg);
 418     return;
 419   }
 420   if (Hexagon::DoubleRegsRegClass.contains(SrcReg, DestReg)) {
 421     BuildMI(MBB, I, DL, get(Hexagon::A2_tfrp), DestReg).addReg(SrcReg);
 422     return;
 423   }
 424   if (Hexagon::PredRegsRegClass.contains(SrcReg, DestReg)) {
 425     // Map Pd = Ps to Pd = or(Ps, Ps).
 426     BuildMI(MBB, I, DL, get(Hexagon::C2_or),
 427             DestReg).addReg(SrcReg).addReg(SrcReg);
 428     return;
 429   }
 430   if (Hexagon::DoubleRegsRegClass.contains(DestReg) &&
 431       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 432     // We can have an overlap between single and double reg: r1:0 = r0.
 433     if(SrcReg == RI.getSubReg(DestReg, Hexagon::subreg_loreg)) {
 434         // r1:0 = r0
 435         BuildMI(MBB, I, DL, get(Hexagon::A2_tfrsi), (RI.getSubReg(DestReg,
 436                 Hexagon::subreg_hireg))).addImm(0);
 437     } else {
 438         // r1:0 = r1 or no overlap.
 439         BuildMI(MBB, I, DL, get(Hexagon::A2_tfr), (RI.getSubReg(DestReg,
 440                 Hexagon::subreg_loreg))).addReg(SrcReg);
 441         BuildMI(MBB, I, DL, get(Hexagon::A2_tfrsi), (RI.getSubReg(DestReg,
 442                 Hexagon::subreg_hireg))).addImm(0);
 443     }
 444     return;
 445   }
 446   if (Hexagon::CtrRegsRegClass.contains(DestReg) &&
 447       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 448     BuildMI(MBB, I, DL, get(Hexagon::A2_tfrrcr), DestReg).addReg(SrcReg);
 449     return;
 450   }
 451   if (Hexagon::PredRegsRegClass.contains(SrcReg) &&
 452       Hexagon::IntRegsRegClass.contains(DestReg)) {
 453     BuildMI(MBB, I, DL, get(Hexagon::C2_tfrpr), DestReg).
 454       addReg(SrcReg, getKillRegState(KillSrc));
 455     return;
 456   }
 457   if (Hexagon::IntRegsRegClass.contains(SrcReg) &&
 458       Hexagon::PredRegsRegClass.contains(DestReg)) {
 459     BuildMI(MBB, I, DL, get(Hexagon::C2_tfrrp), DestReg).
 460       addReg(SrcReg, getKillRegState(KillSrc));
 461     return;
 462   }
 463
 464   llvm_unreachable("Unimplemented");
 465 }
 466
 467
 468 void HexagonInstrInfo::
 469 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 470                     unsigned SrcReg, bool isKill, int FI,
 471                     const TargetRegisterClass *RC,
 472                     const TargetRegisterInfo *TRI) const {
 473
 474   DebugLoc DL = MBB.findDebugLoc(I);
 475   MachineFunction &MF = *MBB.getParent();
 476   MachineFrameInfo &MFI = *MF.getFrameInfo();
 477   unsigned Align = MFI.getObjectAlignment(FI);
 478
 479   MachineMemOperand *MMO =
 480       MF.getMachineMemOperand(
 481                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 482                       MachineMemOperand::MOStore,
 483                       MFI.getObjectSize(FI),
 484                       Align);
 485
 486   if (Hexagon::IntRegsRegClass.hasSubClassEq(RC)) {
 487     BuildMI(MBB, I, DL, get(Hexagon::S2_storeri_io))
 488           .addFrameIndex(FI).addImm(0)
 489           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 490   } else if (Hexagon::DoubleRegsRegClass.hasSubClassEq(RC)) {
 491     BuildMI(MBB, I, DL, get(Hexagon::S2_storerd_io))
 492           .addFrameIndex(FI).addImm(0)
 493           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 494   } else if (Hexagon::PredRegsRegClass.hasSubClassEq(RC)) {
 495     BuildMI(MBB, I, DL, get(Hexagon::STriw_pred))
 496           .addFrameIndex(FI).addImm(0)
 497           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 498   } else {
 499     llvm_unreachable("Unimplemented");
 500   }
 501 }
 502
 503
 504 void HexagonInstrInfo::storeRegToAddr(
 505                                  MachineFunction &MF, unsigned SrcReg,
 506                                  bool isKill,
 507                                  SmallVectorImpl<MachineOperand> &Addr,
 508                                  const TargetRegisterClass *RC,
 509                                  SmallVectorImpl<MachineInstr*> &NewMIs) const
 510 {
 511   llvm_unreachable("Unimplemented");
 512 }
 513
 514
 515 void HexagonInstrInfo::
 516 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 517                      unsigned DestReg, int FI,
 518                      const TargetRegisterClass *RC,
 519                      const TargetRegisterInfo *TRI) const {
 520   DebugLoc DL = MBB.findDebugLoc(I);
 521   MachineFunction &MF = *MBB.getParent();
 522   MachineFrameInfo &MFI = *MF.getFrameInfo();
 523   unsigned Align = MFI.getObjectAlignment(FI);
 524
 525   MachineMemOperand *MMO =
 526       MF.getMachineMemOperand(
 527                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 528                       MachineMemOperand::MOLoad,
 529                       MFI.getObjectSize(FI),
 530                       Align);
 531   if (RC == &Hexagon::IntRegsRegClass) {
 532     BuildMI(MBB, I, DL, get(Hexagon::L2_loadri_io), DestReg)
 533           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 534   } else if (RC == &Hexagon::DoubleRegsRegClass) {
 535     BuildMI(MBB, I, DL, get(Hexagon::L2_loadrd_io), DestReg)
 536           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 537   } else if (RC == &Hexagon::PredRegsRegClass) {
 538     BuildMI(MBB, I, DL, get(Hexagon::LDriw_pred), DestReg)
 539           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 540   } else {
 541     llvm_unreachable("Can't store this register to stack slot");
 542   }
 543 }
 544
 545
 546 void HexagonInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 547                                         SmallVectorImpl<MachineOperand> &Addr,
 548                                         const TargetRegisterClass *RC,
 549                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 550   llvm_unreachable("Unimplemented");
 551 }
 552
 553 MachineInstr *HexagonInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 554                                                       MachineInstr *MI,
 555                                                       ArrayRef<unsigned> Ops,
 556                                                       int FI) const {
 557   // Hexagon_TODO: Implement.
 558   return nullptr;
 559 }
 560
 561 unsigned HexagonInstrInfo::createVR(MachineFunction* MF, MVT VT) const {
 562
 563   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 564   const TargetRegisterClass *TRC;
 565   if (VT == MVT::i1) {
 566     TRC = &Hexagon::PredRegsRegClass;
 567   } else if (VT == MVT::i32 || VT == MVT::f32) {
 568     TRC = &Hexagon::IntRegsRegClass;
 569   } else if (VT == MVT::i64 || VT == MVT::f64) {
 570     TRC = &Hexagon::DoubleRegsRegClass;
 571   } else {
 572     llvm_unreachable("Cannot handle this register class");
 573   }
 574
 575   unsigned NewReg = RegInfo.createVirtualRegister(TRC);
 576   return NewReg;
 577 }
 578
 579 bool HexagonInstrInfo::isExtendable(const MachineInstr *MI) const {
 580   const MCInstrDesc &MID = MI->getDesc();
 581   const uint64_t F = MID.TSFlags;
 582   if ((F >> HexagonII::ExtendablePos) & HexagonII::ExtendableMask)
 583     return true;
 584
 585   // TODO: This is largely obsolete now. Will need to be removed
 586   // in consecutive patches.
 587   switch(MI->getOpcode()) {
 588     // TFR_FI Remains a special case.
 589     case Hexagon::TFR_FI:
 590       return true;
 591     default:
 592       return false;
 593   }
 594   return  false;
 595 }
 596
 597 // This returns true in two cases:
 598 // - The OP code itself indicates that this is an extended instruction.
 599 // - One of MOs has been marked with HMOTF_ConstExtended flag.
 600 bool HexagonInstrInfo::isExtended(const MachineInstr *MI) const {
 601   // First check if this is permanently extended op code.
 602   const uint64_t F = MI->getDesc().TSFlags;
 603   if ((F >> HexagonII::ExtendedPos) & HexagonII::ExtendedMask)
 604     return true;
 605   // Use MO operand flags to determine if one of MI's operands
 606   // has HMOTF_ConstExtended flag set.
 607   for (MachineInstr::const_mop_iterator I = MI->operands_begin(),
 608        E = MI->operands_end(); I != E; ++I) {
 609     if (I->getTargetFlags() && HexagonII::HMOTF_ConstExtended)
 610       return true;
 611   }
 612   return  false;
 613 }
 614
 615 bool HexagonInstrInfo::isBranch (const MachineInstr *MI) const {
 616   return MI->getDesc().isBranch();
 617 }
 618
 619 bool HexagonInstrInfo::isNewValueInst(const MachineInstr *MI) const {
 620   if (isNewValueJump(MI))
 621     return true;
 622
 623   if (isNewValueStore(MI))
 624     return true;
 625
 626   return false;
 627 }
 628
 629 bool HexagonInstrInfo::isSaveCalleeSavedRegsCall(const MachineInstr *MI) const {
 630   return MI->getOpcode() == Hexagon::SAVE_REGISTERS_CALL_V4;
 631 }
 632
 633 bool HexagonInstrInfo::isPredicable(MachineInstr *MI) const {
 634   bool isPred = MI->getDesc().isPredicable();
 635
 636   if (!isPred)
 637     return false;
 638
 639   const int Opc = MI->getOpcode();
 640
 641   switch(Opc) {
 642   case Hexagon::A2_tfrsi:
 643     return (isOperandExtended(MI, 1) && isConstExtended(MI)) || isInt<12>(MI->getOperand(1).getImm());
 644
 645   case Hexagon::S2_storerd_io:
 646     return isShiftedUInt<6,3>(MI->getOperand(1).getImm());
 647
 648   case Hexagon::S2_storeri_io:
 649   case Hexagon::S2_storerinew_io:
 650     return isShiftedUInt<6,2>(MI->getOperand(1).getImm());
 651
 652   case Hexagon::S2_storerh_io:
 653   case Hexagon::S2_storerhnew_io:
 654     return isShiftedUInt<6,1>(MI->getOperand(1).getImm());
 655
 656   case Hexagon::S2_storerb_io:
 657   case Hexagon::S2_storerbnew_io:
 658     return isUInt<6>(MI->getOperand(1).getImm());
 659
 660   case Hexagon::L2_loadrd_io:
 661     return isShiftedUInt<6,3>(MI->getOperand(2).getImm());
 662
 663   case Hexagon::L2_loadri_io:
 664     return isShiftedUInt<6,2>(MI->getOperand(2).getImm());
 665
 666   case Hexagon::L2_loadrh_io:
 667   case Hexagon::L2_loadruh_io:
 668     return isShiftedUInt<6,1>(MI->getOperand(2).getImm());
 669
 670   case Hexagon::L2_loadrb_io:
 671   case Hexagon::L2_loadrub_io:
 672     return isUInt<6>(MI->getOperand(2).getImm());
 673
 674   case Hexagon::L2_loadrd_pi:
 675     return isShiftedInt<4,3>(MI->getOperand(3).getImm());
 676
 677   case Hexagon::L2_loadri_pi:
 678     return isShiftedInt<4,2>(MI->getOperand(3).getImm());
 679
 680   case Hexagon::L2_loadrh_pi:
 681   case Hexagon::L2_loadruh_pi:
 682     return isShiftedInt<4,1>(MI->getOperand(3).getImm());
 683
 684   case Hexagon::L2_loadrb_pi:
 685   case Hexagon::L2_loadrub_pi:
 686     return isInt<4>(MI->getOperand(3).getImm());
 687
 688   case Hexagon::S4_storeirb_io:
 689   case Hexagon::S4_storeirh_io:
 690   case Hexagon::S4_storeiri_io:
 691     return (isUInt<6>(MI->getOperand(1).getImm()) &&
 692             isInt<6>(MI->getOperand(2).getImm()));
 693
 694   case Hexagon::A2_addi:
 695     return isInt<8>(MI->getOperand(2).getImm());
 696
 697   case Hexagon::A2_aslh:
 698   case Hexagon::A2_asrh:
 699   case Hexagon::A2_sxtb:
 700   case Hexagon::A2_sxth:
 701   case Hexagon::A2_zxtb:
 702   case Hexagon::A2_zxth:
 703     return true;
 704   }
 705
 706   return true;
 707 }
 708
 709 // This function performs the following inversiones:
 710 //
 711 //  cPt    ---> cNotPt
 712 //  cNotPt ---> cPt
 713 //
 714 unsigned HexagonInstrInfo::getInvertedPredicatedOpcode(const int Opc) const {
 715   int InvPredOpcode;
 716   InvPredOpcode = isPredicatedTrue(Opc) ? Hexagon::getFalsePredOpcode(Opc)
 717                                         : Hexagon::getTruePredOpcode(Opc);
 718   if (InvPredOpcode >= 0) // Valid instruction with the inverted predicate.
 719     return InvPredOpcode;
 720
 721   switch(Opc) {
 722     default: llvm_unreachable("Unexpected predicated instruction");
 723     case Hexagon::C2_ccombinewt:
 724       return Hexagon::C2_ccombinewf;
 725     case Hexagon::C2_ccombinewf:
 726       return Hexagon::C2_ccombinewt;
 727
 728       // Dealloc_return.
 729     case Hexagon::L4_return_t:
 730       return Hexagon::L4_return_f;
 731     case Hexagon::L4_return_f:
 732       return Hexagon::L4_return_t;
 733   }
 734 }
 735
 736 // New Value Store instructions.
 737 bool HexagonInstrInfo::isNewValueStore(const MachineInstr *MI) const {
 738   const uint64_t F = MI->getDesc().TSFlags;
 739
 740   return ((F >> HexagonII::NVStorePos) & HexagonII::NVStoreMask);
 741 }
 742
 743 bool HexagonInstrInfo::isNewValueStore(unsigned Opcode) const {
 744   const uint64_t F = get(Opcode).TSFlags;
 745
 746   return ((F >> HexagonII::NVStorePos) & HexagonII::NVStoreMask);
 747 }
 748
 749 int HexagonInstrInfo::
 750 getMatchingCondBranchOpcode(int Opc, bool invertPredicate) const {
 751   enum Hexagon::PredSense inPredSense;
 752   inPredSense = invertPredicate ? Hexagon::PredSense_false :
 753                                   Hexagon::PredSense_true;
 754   int CondOpcode = Hexagon::getPredOpcode(Opc, inPredSense);
 755   if (CondOpcode >= 0) // Valid Conditional opcode/instruction
 756     return CondOpcode;
 757
 758   // This switch case will be removed once all the instructions have been
 759   // modified to use relation maps.
 760   switch(Opc) {
 761   case Hexagon::TFRI_f:
 762     return !invertPredicate ? Hexagon::TFRI_cPt_f :
 763                               Hexagon::TFRI_cNotPt_f;
 764   case Hexagon::A2_combinew:
 765     return !invertPredicate ? Hexagon::C2_ccombinewt :
 766                               Hexagon::C2_ccombinewf;
 767
 768   // DEALLOC_RETURN.
 769   case Hexagon::L4_return:
 770     return !invertPredicate ? Hexagon::L4_return_t:
 771                               Hexagon::L4_return_f;
 772   }
 773   llvm_unreachable("Unexpected predicable instruction");
 774 }
 775
 776
 777 bool HexagonInstrInfo::
 778 PredicateInstruction(MachineInstr *MI,
 779                      const SmallVectorImpl<MachineOperand> &Cond) const {
 780   int Opc = MI->getOpcode();
 781   assert (isPredicable(MI) && "Expected predicable instruction");
 782   bool invertJump = (!Cond.empty() && Cond[0].isImm() &&
 783                      (Cond[0].getImm() == 0));
 784
 785   // This will change MI's opcode to its predicate version.
 786   // However, its operand list is still the old one, i.e. the
 787   // non-predicate one.
 788   MI->setDesc(get(getMatchingCondBranchOpcode(Opc, invertJump)));
 789
 790   int oper = -1;
 791   unsigned int GAIdx = 0;
 792
 793   // Indicates whether the current MI has a GlobalAddress operand
 794   bool hasGAOpnd = false;
 795   std::vector<MachineOperand> tmpOpnds;
 796
 797   // Indicates whether we need to shift operands to right.
 798   bool needShift = true;
 799
 800   // The predicate is ALWAYS the FIRST input operand !!!
 801   if (MI->getNumOperands() == 0) {
 802     // The non-predicate version of MI does not take any operands,
 803     // i.e. no outs and no ins. In this condition, the predicate
 804     // operand will be directly placed at Operands[0]. No operand
 805     // shift is needed.
 806     // Example: BARRIER
 807     needShift = false;
 808     oper = -1;
 809   }
 810   else if (   MI->getOperand(MI->getNumOperands()-1).isReg()
 811            && MI->getOperand(MI->getNumOperands()-1).isDef()
 812            && !MI->getOperand(MI->getNumOperands()-1).isImplicit()) {
 813     // The non-predicate version of MI does not have any input operands.
 814     // In this condition, we extend the length of Operands[] by one and
 815     // copy the original last operand to the newly allocated slot.
 816     // At this moment, it is just a place holder. Later, we will put
 817     // predicate operand directly into it. No operand shift is needed.
 818     // Example: r0=BARRIER (this is a faked insn used here for illustration)
 819     MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
 820     needShift = false;
 821     oper = MI->getNumOperands() - 2;
 822   }
 823   else {
 824     // We need to right shift all input operands by one. Duplicate the
 825     // last operand into the newly allocated slot.
 826     MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
 827   }
 828
 829   if (needShift)
 830   {
 831     // Operands[ MI->getNumOperands() - 2 ] has been copied into
 832     // Operands[ MI->getNumOperands() - 1 ], so we start from
 833     // Operands[ MI->getNumOperands() - 3 ].
 834     // oper is a signed int.
 835     // It is ok if "MI->getNumOperands()-3" is -3, -2, or -1.
 836     for (oper = MI->getNumOperands() - 3; oper >= 0; --oper)
 837     {
 838       MachineOperand &MO = MI->getOperand(oper);
 839
 840       // Opnd[0] Opnd[1] Opnd[2] Opnd[3] Opnd[4]   Opnd[5]   Opnd[6]   Opnd[7]
 841       // <Def0>  <Def1>  <Use0>  <Use1>  <ImpDef0> <ImpDef1> <ImpUse0> <ImpUse1>
 842       //               /\~
 843       //              /||\~
 844       //               ||
 845       //        Predicate Operand here
 846       if (MO.isReg() && !MO.isUse() && !MO.isImplicit()) {
 847         break;
 848       }
 849       if (MO.isReg()) {
 850         MI->getOperand(oper+1).ChangeToRegister(MO.getReg(), MO.isDef(),
 851                                                 MO.isImplicit(), MO.isKill(),
 852                                                 MO.isDead(), MO.isUndef(),
 853                                                 MO.isDebug());
 854       }
 855       else if (MO.isImm()) {
 856         MI->getOperand(oper+1).ChangeToImmediate(MO.getImm());
 857       }
 858       else if (MO.isGlobal()) {
 859         // MI can not have more than one GlobalAddress operand.
 860         assert(hasGAOpnd == false && "MI can only have one GlobalAddress opnd");
 861
 862         // There is no member function called "ChangeToGlobalAddress" in the
 863         // MachineOperand class (not like "ChangeToRegister" and
 864         // "ChangeToImmediate"). So we have to remove them from Operands[] list
 865         // first, and then add them back after we have inserted the predicate
 866         // operand. tmpOpnds[] is to remember these operands before we remove
 867         // them.
 868         tmpOpnds.push_back(MO);
 869
 870         // Operands[oper] is a GlobalAddress operand;
 871         // Operands[oper+1] has been copied into Operands[oper+2];
 872         hasGAOpnd = true;
 873         GAIdx = oper;
 874         continue;
 875       }
 876       else {
 877         llvm_unreachable("Unexpected operand type");
 878       }
 879     }
 880   }
 881
 882   int regPos = invertJump ? 1 : 0;
 883   MachineOperand PredMO = Cond[regPos];
 884
 885   // [oper] now points to the last explicit Def. Predicate operand must be
 886   // located at [oper+1]. See diagram above.
 887   // This assumes that the predicate is always the first operand,
 888   // i.e. Operands[0+numResults], in the set of inputs
 889   // It is better to have an assert here to check this. But I don't know how
 890   // to write this assert because findFirstPredOperandIdx() would return -1
 891   if (oper < -1) oper = -1;
 892
 893   MI->getOperand(oper+1).ChangeToRegister(PredMO.getReg(), PredMO.isDef(),
 894                                           PredMO.isImplicit(), false,
 895                                           PredMO.isDead(), PredMO.isUndef(),
 896                                           PredMO.isDebug());
 897
 898   MachineRegisterInfo &RegInfo = MI->getParent()->getParent()->getRegInfo();
 899   RegInfo.clearKillFlags(PredMO.getReg());
 900
 901   if (hasGAOpnd)
 902   {
 903     unsigned int i;
 904
 905     // Operands[GAIdx] is the original GlobalAddress operand, which is
 906     // already copied into tmpOpnds[0].
 907     // Operands[GAIdx] now stores a copy of Operands[GAIdx-1]
 908     // Operands[GAIdx+1] has already been copied into Operands[GAIdx+2],
 909     // so we start from [GAIdx+2]
 910     for (i = GAIdx + 2; i < MI->getNumOperands(); ++i)
 911       tmpOpnds.push_back(MI->getOperand(i));
 912
 913     // Remove all operands in range [ (GAIdx+1) ... (MI->getNumOperands()-1) ]
 914     // It is very important that we always remove from the end of Operands[]
 915     // MI->getNumOperands() is at least 2 if program goes to here.
 916     for (i = MI->getNumOperands() - 1; i > GAIdx; --i)
 917       MI->RemoveOperand(i);
 918
 919     for (i = 0; i < tmpOpnds.size(); ++i)
 920       MI->addOperand(tmpOpnds[i]);
 921   }
 922
 923   return true;
 924 }
 925
 926
 927 bool
 928 HexagonInstrInfo::
 929 isProfitableToIfCvt(MachineBasicBlock &MBB,
 930                     unsigned NumCycles,
 931                     unsigned ExtraPredCycles,
 932                     const BranchProbability &Probability) const {
 933   return true;
 934 }
 935
 936
 937 bool
 938 HexagonInstrInfo::
 939 isProfitableToIfCvt(MachineBasicBlock &TMBB,
 940                     unsigned NumTCycles,
 941                     unsigned ExtraTCycles,
 942                     MachineBasicBlock &FMBB,
 943                     unsigned NumFCycles,
 944                     unsigned ExtraFCycles,
 945                     const BranchProbability &Probability) const {
 946   return true;
 947 }
 948
 949 // Returns true if an instruction is predicated irrespective of the predicate
 950 // sense. For example, all of the following will return true.
 951 // if (p0) R1 = add(R2, R3)
 952 // if (!p0) R1 = add(R2, R3)
 953 // if (p0.new) R1 = add(R2, R3)
 954 // if (!p0.new) R1 = add(R2, R3)
 955 bool HexagonInstrInfo::isPredicated(const MachineInstr *MI) const {
 956   const uint64_t F = MI->getDesc().TSFlags;
 957
 958   return ((F >> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
 959 }
 960
 961 bool HexagonInstrInfo::isPredicated(unsigned Opcode) const {
 962   const uint64_t F = get(Opcode).TSFlags;
 963
 964   return ((F >> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
 965 }
 966
 967 bool HexagonInstrInfo::isPredicatedTrue(const MachineInstr *MI) const {
 968   const uint64_t F = MI->getDesc().TSFlags;
 969
 970   assert(isPredicated(MI));
 971   return (!((F >> HexagonII::PredicatedFalsePos) &
 972             HexagonII::PredicatedFalseMask));
 973 }
 974
 975 bool HexagonInstrInfo::isPredicatedTrue(unsigned Opcode) const {
 976   const uint64_t F = get(Opcode).TSFlags;
 977
 978   // Make sure that the instruction is predicated.
 979   assert((F>> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
 980   return (!((F >> HexagonII::PredicatedFalsePos) &
 981             HexagonII::PredicatedFalseMask));
 982 }
 983
 984 bool HexagonInstrInfo::isPredicatedNew(const MachineInstr *MI) const {
 985   const uint64_t F = MI->getDesc().TSFlags;
 986
 987   assert(isPredicated(MI));
 988   return ((F >> HexagonII::PredicatedNewPos) & HexagonII::PredicatedNewMask);
 989 }
 990
 991 bool HexagonInstrInfo::isPredicatedNew(unsigned Opcode) const {
 992   const uint64_t F = get(Opcode).TSFlags;
 993
 994   assert(isPredicated(Opcode));
 995   return ((F >> HexagonII::PredicatedNewPos) & HexagonII::PredicatedNewMask);
 996 }
 997
 998 // Returns true, if a ST insn can be promoted to a new-value store.
 999 bool HexagonInstrInfo::mayBeNewStore(const MachineInstr *MI) const {
1000   const uint64_t F = MI->getDesc().TSFlags;
1001
1002   return ((F >> HexagonII::mayNVStorePos) &
1003            HexagonII::mayNVStoreMask);
1004 }
1005
1006 bool
1007 HexagonInstrInfo::DefinesPredicate(MachineInstr *MI,
1008                                    std::vector<MachineOperand> &Pred) const {
1009   for (unsigned oper = 0; oper < MI->getNumOperands(); ++oper) {
1010     MachineOperand MO = MI->getOperand(oper);
1011     if (MO.isReg() && MO.isDef()) {
1012       const TargetRegisterClass* RC = RI.getMinimalPhysRegClass(MO.getReg());
1013       if (RC == &Hexagon::PredRegsRegClass) {
1014         Pred.push_back(MO);
1015         return true;
1016       }
1017     }
1018   }
1019   return false;
1020 }
1021
1022
1023 bool
1024 HexagonInstrInfo::
1025 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
1026                   const SmallVectorImpl<MachineOperand> &Pred2) const {
1027   // TODO: Fix this
1028   return false;
1029 }
1030
1031
1032 //
1033 // We indicate that we want to reverse the branch by
1034 // inserting a 0 at the beginning of the Cond vector.
1035 //
1036 bool HexagonInstrInfo::
1037 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
1038   if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
1039     Cond.erase(Cond.begin());
1040   } else {
1041     Cond.insert(Cond.begin(), MachineOperand::CreateImm(0));
1042   }
1043   return false;
1044 }
1045
1046
1047 bool HexagonInstrInfo::
1048 isProfitableToDupForIfCvt(MachineBasicBlock &MBB,unsigned NumInstrs,
1049                           const BranchProbability &Probability) const {
1050   return (NumInstrs <= 4);
1051 }
1052
1053 bool HexagonInstrInfo::isDeallocRet(const MachineInstr *MI) const {
1054   switch (MI->getOpcode()) {
1055   default: return false;
1056   case Hexagon::L4_return:
1057   case Hexagon::L4_return_t:
1058   case Hexagon::L4_return_f:
1059   case Hexagon::L4_return_tnew_pnt:
1060   case Hexagon::L4_return_fnew_pnt:
1061   case Hexagon::L4_return_tnew_pt:
1062   case Hexagon::L4_return_fnew_pt:
1063    return true;
1064   }
1065 }
1066
1067
1068 bool HexagonInstrInfo::
1069 isValidOffset(const int Opcode, const int Offset) const {
1070   // This function is to check whether the "Offset" is in the correct range of
1071   // the given "Opcode". If "Offset" is not in the correct range, "ADD_ri" is
1072   // inserted to calculate the final address. Due to this reason, the function
1073   // assumes that the "Offset" has correct alignment.
1074   // We used to assert if the offset was not properly aligned, however,
1075   // there are cases where a misaligned pointer recast can cause this
1076   // problem, and we need to allow for it. The front end warns of such
1077   // misaligns with respect to load size.
1078
1079   switch(Opcode) {
1080
1081   case Hexagon::L2_loadri_io:
1082   case Hexagon::S2_storeri_io:
1083     return (Offset >= Hexagon_MEMW_OFFSET_MIN) &&
1084       (Offset <= Hexagon_MEMW_OFFSET_MAX);
1085
1086   case Hexagon::L2_loadrd_io:
1087   case Hexagon::S2_storerd_io:
1088     return (Offset >= Hexagon_MEMD_OFFSET_MIN) &&
1089       (Offset <= Hexagon_MEMD_OFFSET_MAX);
1090
1091   case Hexagon::L2_loadrh_io:
1092   case Hexagon::L2_loadruh_io:
1093   case Hexagon::S2_storerh_io:
1094     return (Offset >= Hexagon_MEMH_OFFSET_MIN) &&
1095       (Offset <= Hexagon_MEMH_OFFSET_MAX);
1096
1097   case Hexagon::L2_loadrb_io:
1098   case Hexagon::S2_storerb_io:
1099   case Hexagon::L2_loadrub_io:
1100     return (Offset >= Hexagon_MEMB_OFFSET_MIN) &&
1101       (Offset <= Hexagon_MEMB_OFFSET_MAX);
1102
1103   case Hexagon::A2_addi:
1104   case Hexagon::TFR_FI:
1105     return (Offset >= Hexagon_ADDI_OFFSET_MIN) &&
1106       (Offset <= Hexagon_ADDI_OFFSET_MAX);
1107
1108   case Hexagon::L4_iadd_memopw_io:
1109   case Hexagon::L4_isub_memopw_io:
1110   case Hexagon::L4_add_memopw_io:
1111   case Hexagon::L4_sub_memopw_io:
1112   case Hexagon::L4_and_memopw_io:
1113   case Hexagon::L4_or_memopw_io:
1114     return (0 <= Offset && Offset <= 255);
1115
1116   case Hexagon::L4_iadd_memoph_io:
1117   case Hexagon::L4_isub_memoph_io:
1118   case Hexagon::L4_add_memoph_io:
1119   case Hexagon::L4_sub_memoph_io:
1120   case Hexagon::L4_and_memoph_io:
1121   case Hexagon::L4_or_memoph_io:
1122     return (0 <= Offset && Offset <= 127);
1123
1124   case Hexagon::L4_iadd_memopb_io:
1125   case Hexagon::L4_isub_memopb_io:
1126   case Hexagon::L4_add_memopb_io:
1127   case Hexagon::L4_sub_memopb_io:
1128   case Hexagon::L4_and_memopb_io:
1129   case Hexagon::L4_or_memopb_io:
1130     return (0 <= Offset && Offset <= 63);
1131
1132   // LDri_pred and STriw_pred are pseudo operations, so it has to take offset of
1133   // any size. Later pass knows how to handle it.
1134   case Hexagon::STriw_pred:
1135   case Hexagon::LDriw_pred:
1136     return true;
1137
1138   case Hexagon::J2_loop0i:
1139     return isUInt<10>(Offset);
1140
1141   // INLINEASM is very special.
1142   case Hexagon::INLINEASM:
1143     return true;
1144   }
1145
1146   llvm_unreachable("No offset range is defined for this opcode. "
1147                    "Please define it in the above switch statement!");
1148 }
1149
1150
1151 //
1152 // Check if the Offset is a valid auto-inc imm by Load/Store Type.
1153 //
1154 bool HexagonInstrInfo::
1155 isValidAutoIncImm(const EVT VT, const int Offset) const {
1156
1157   if (VT == MVT::i64) {
1158       return (Offset >= Hexagon_MEMD_AUTOINC_MIN &&
1159               Offset <= Hexagon_MEMD_AUTOINC_MAX &&
1160               (Offset & 0x7) == 0);
1161   }
1162   if (VT == MVT::i32) {
1163       return (Offset >= Hexagon_MEMW_AUTOINC_MIN &&
1164               Offset <= Hexagon_MEMW_AUTOINC_MAX &&
1165               (Offset & 0x3) == 0);
1166   }
1167   if (VT == MVT::i16) {
1168       return (Offset >= Hexagon_MEMH_AUTOINC_MIN &&
1169               Offset <= Hexagon_MEMH_AUTOINC_MAX &&
1170               (Offset & 0x1) == 0);
1171   }
1172   if (VT == MVT::i8) {
1173       return (Offset >= Hexagon_MEMB_AUTOINC_MIN &&
1174               Offset <= Hexagon_MEMB_AUTOINC_MAX);
1175   }
1176   llvm_unreachable("Not an auto-inc opc!");
1177 }
1178
1179
1180 bool HexagonInstrInfo::
1181 isMemOp(const MachineInstr *MI) const {
1182 //  return MI->getDesc().mayLoad() && MI->getDesc().mayStore();
1183
1184   switch (MI->getOpcode())
1185   {
1186   default: return false;
1187   case Hexagon::L4_iadd_memopw_io:
1188   case Hexagon::L4_isub_memopw_io:
1189   case Hexagon::L4_add_memopw_io:
1190   case Hexagon::L4_sub_memopw_io:
1191   case Hexagon::L4_and_memopw_io:
1192   case Hexagon::L4_or_memopw_io:
1193   case Hexagon::L4_iadd_memoph_io:
1194   case Hexagon::L4_isub_memoph_io:
1195   case Hexagon::L4_add_memoph_io:
1196   case Hexagon::L4_sub_memoph_io:
1197   case Hexagon::L4_and_memoph_io:
1198   case Hexagon::L4_or_memoph_io:
1199   case Hexagon::L4_iadd_memopb_io:
1200   case Hexagon::L4_isub_memopb_io:
1201   case Hexagon::L4_add_memopb_io:
1202   case Hexagon::L4_sub_memopb_io:
1203   case Hexagon::L4_and_memopb_io:
1204   case Hexagon::L4_or_memopb_io:
1205   case Hexagon::L4_ior_memopb_io:
1206   case Hexagon::L4_ior_memoph_io:
1207   case Hexagon::L4_ior_memopw_io:
1208   case Hexagon::L4_iand_memopb_io:
1209   case Hexagon::L4_iand_memoph_io:
1210   case Hexagon::L4_iand_memopw_io:
1211     return true;
1212   }
1213   return false;
1214 }
1215
1216
1217 bool HexagonInstrInfo::
1218 isSpillPredRegOp(const MachineInstr *MI) const {
1219   switch (MI->getOpcode()) {
1220     default: return false;
1221     case Hexagon::STriw_pred :
1222     case Hexagon::LDriw_pred :
1223       return true;
1224   }
1225 }
1226
1227 bool HexagonInstrInfo::isNewValueJumpCandidate(const MachineInstr *MI) const {
1228   switch (MI->getOpcode()) {
1229     default: return false;
1230     case Hexagon::C2_cmpeq:
1231     case Hexagon::C2_cmpeqi:
1232     case Hexagon::C2_cmpgt:
1233     case Hexagon::C2_cmpgti:
1234     case Hexagon::C2_cmpgtu:
1235     case Hexagon::C2_cmpgtui:
1236       return true;
1237   }
1238 }
1239
1240 bool HexagonInstrInfo::
1241 isConditionalTransfer (const MachineInstr *MI) const {
1242   switch (MI->getOpcode()) {
1243     default: return false;
1244     case Hexagon::A2_tfrt:
1245     case Hexagon::A2_tfrf:
1246     case Hexagon::C2_cmoveit:
1247     case Hexagon::C2_cmoveif:
1248     case Hexagon::A2_tfrtnew:
1249     case Hexagon::A2_tfrfnew:
1250     case Hexagon::C2_cmovenewit:
1251     case Hexagon::C2_cmovenewif:
1252       return true;
1253   }
1254 }
1255
1256 bool HexagonInstrInfo::isConditionalALU32 (const MachineInstr* MI) const {
1257   switch (MI->getOpcode())
1258   {
1259     default: return false;
1260     case Hexagon::A2_paddf:
1261     case Hexagon::A2_paddfnew:
1262     case Hexagon::A2_paddt:
1263     case Hexagon::A2_paddtnew:
1264     case Hexagon::A2_pandf:
1265     case Hexagon::A2_pandfnew:
1266     case Hexagon::A2_pandt:
1267     case Hexagon::A2_pandtnew:
1268     case Hexagon::A4_paslhf:
1269     case Hexagon::A4_paslhfnew:
1270     case Hexagon::A4_paslht:
1271     case Hexagon::A4_paslhtnew:
1272     case Hexagon::A4_pasrhf:
1273     case Hexagon::A4_pasrhfnew:
1274     case Hexagon::A4_pasrht:
1275     case Hexagon::A4_pasrhtnew:
1276     case Hexagon::A2_porf:
1277     case Hexagon::A2_porfnew:
1278     case Hexagon::A2_port:
1279     case Hexagon::A2_portnew:
1280     case Hexagon::A2_psubf:
1281     case Hexagon::A2_psubfnew:
1282     case Hexagon::A2_psubt:
1283     case Hexagon::A2_psubtnew:
1284     case Hexagon::A2_pxorf:
1285     case Hexagon::A2_pxorfnew:
1286     case Hexagon::A2_pxort:
1287     case Hexagon::A2_pxortnew:
1288     case Hexagon::A4_psxthf:
1289     case Hexagon::A4_psxthfnew:
1290     case Hexagon::A4_psxtht:
1291     case Hexagon::A4_psxthtnew:
1292     case Hexagon::A4_psxtbf:
1293     case Hexagon::A4_psxtbfnew:
1294     case Hexagon::A4_psxtbt:
1295     case Hexagon::A4_psxtbtnew:
1296     case Hexagon::A4_pzxtbf:
1297     case Hexagon::A4_pzxtbfnew:
1298     case Hexagon::A4_pzxtbt:
1299     case Hexagon::A4_pzxtbtnew:
1300     case Hexagon::A4_pzxthf:
1301     case Hexagon::A4_pzxthfnew:
1302     case Hexagon::A4_pzxtht:
1303     case Hexagon::A4_pzxthtnew:
1304     case Hexagon::A2_paddit:
1305     case Hexagon::A2_paddif:
1306     case Hexagon::C2_ccombinewt:
1307     case Hexagon::C2_ccombinewf:
1308       return true;
1309   }
1310 }
1311
1312 bool HexagonInstrInfo::
1313 isConditionalLoad (const MachineInstr* MI) const {
1314   switch (MI->getOpcode())
1315   {
1316     default: return false;
1317     case Hexagon::L2_ploadrdt_io :
1318     case Hexagon::L2_ploadrdf_io:
1319     case Hexagon::L2_ploadrit_io:
1320     case Hexagon::L2_ploadrif_io:
1321     case Hexagon::L2_ploadrht_io:
1322     case Hexagon::L2_ploadrhf_io:
1323     case Hexagon::L2_ploadrbt_io:
1324     case Hexagon::L2_ploadrbf_io:
1325     case Hexagon::L2_ploadruht_io:
1326     case Hexagon::L2_ploadruhf_io:
1327     case Hexagon::L2_ploadrubt_io:
1328     case Hexagon::L2_ploadrubf_io:
1329     case Hexagon::L2_ploadrdt_pi:
1330     case Hexagon::L2_ploadrdf_pi:
1331     case Hexagon::L2_ploadrit_pi:
1332     case Hexagon::L2_ploadrif_pi:
1333     case Hexagon::L2_ploadrht_pi:
1334     case Hexagon::L2_ploadrhf_pi:
1335     case Hexagon::L2_ploadrbt_pi:
1336     case Hexagon::L2_ploadrbf_pi:
1337     case Hexagon::L2_ploadruht_pi:
1338     case Hexagon::L2_ploadruhf_pi:
1339     case Hexagon::L2_ploadrubt_pi:
1340     case Hexagon::L2_ploadrubf_pi:
1341     case Hexagon::L4_ploadrdt_rr:
1342     case Hexagon::L4_ploadrdf_rr:
1343     case Hexagon::L4_ploadrbt_rr:
1344     case Hexagon::L4_ploadrbf_rr:
1345     case Hexagon::L4_ploadrubt_rr:
1346     case Hexagon::L4_ploadrubf_rr:
1347     case Hexagon::L4_ploadrht_rr:
1348     case Hexagon::L4_ploadrhf_rr:
1349     case Hexagon::L4_ploadruht_rr:
1350     case Hexagon::L4_ploadruhf_rr:
1351     case Hexagon::L4_ploadrit_rr:
1352     case Hexagon::L4_ploadrif_rr:
1353       return true;
1354   }
1355 }
1356
1357 // Returns true if an instruction is a conditional store.
1358 //
1359 // Note: It doesn't include conditional new-value stores as they can't be
1360 // converted to .new predicate.
1361 //
1362 //               p.new NV store [ if(p0.new)memw(R0+#0)=R2.new ]
1363 //                ^           ^
1364 //               /             \ (not OK. it will cause new-value store to be
1365 //              /               X conditional on p0.new while R2 producer is
1366 //             /                 \ on p0)
1367 //            /                   \.
1368 //     p.new store                 p.old NV store
1369 // [if(p0.new)memw(R0+#0)=R2]    [if(p0)memw(R0+#0)=R2.new]
1370 //            ^                  ^
1371 //             \                /
1372 //              \              /
1373 //               \            /
1374 //                 p.old store
1375 //             [if (p0)memw(R0+#0)=R2]
1376 //
1377 // The above diagram shows the steps involoved in the conversion of a predicated
1378 // store instruction to its .new predicated new-value form.
1379 //
1380 // The following set of instructions further explains the scenario where
1381 // conditional new-value store becomes invalid when promoted to .new predicate
1382 // form.
1383 //
1384 // { 1) if (p0) r0 = add(r1, r2)
1385 //   2) p0 = cmp.eq(r3, #0) }
1386 //
1387 //   3) if (p0) memb(r1+#0) = r0  --> this instruction can't be grouped with
1388 // the first two instructions because in instr 1, r0 is conditional on old value
1389 // of p0 but its use in instr 3 is conditional on p0 modified by instr 2 which
1390 // is not valid for new-value stores.
1391 bool HexagonInstrInfo::
1392 isConditionalStore (const MachineInstr* MI) const {
1393   switch (MI->getOpcode())
1394   {
1395     default: return false;
1396     case Hexagon::S4_storeirbt_io:
1397     case Hexagon::S4_storeirbf_io:
1398     case Hexagon::S4_pstorerbt_rr:
1399     case Hexagon::S4_pstorerbf_rr:
1400     case Hexagon::S2_pstorerbt_io:
1401     case Hexagon::S2_pstorerbf_io:
1402     case Hexagon::S2_pstorerbt_pi:
1403     case Hexagon::S2_pstorerbf_pi:
1404     case Hexagon::S2_pstorerdt_io:
1405     case Hexagon::S2_pstorerdf_io:
1406     case Hexagon::S4_pstorerdt_rr:
1407     case Hexagon::S4_pstorerdf_rr:
1408     case Hexagon::S2_pstorerdt_pi:
1409     case Hexagon::S2_pstorerdf_pi:
1410     case Hexagon::S2_pstorerht_io:
1411     case Hexagon::S2_pstorerhf_io:
1412     case Hexagon::S4_storeirht_io:
1413     case Hexagon::S4_storeirhf_io:
1414     case Hexagon::S4_pstorerht_rr:
1415     case Hexagon::S4_pstorerhf_rr:
1416     case Hexagon::S2_pstorerht_pi:
1417     case Hexagon::S2_pstorerhf_pi:
1418     case Hexagon::S2_pstorerit_io:
1419     case Hexagon::S2_pstorerif_io:
1420     case Hexagon::S4_storeirit_io:
1421     case Hexagon::S4_storeirif_io:
1422     case Hexagon::S4_pstorerit_rr:
1423     case Hexagon::S4_pstorerif_rr:
1424     case Hexagon::S2_pstorerit_pi:
1425     case Hexagon::S2_pstorerif_pi:
1426
1427     // V4 global address store before promoting to dot new.
1428     case Hexagon::S4_pstorerdt_abs:
1429     case Hexagon::S4_pstorerdf_abs:
1430     case Hexagon::S4_pstorerbt_abs:
1431     case Hexagon::S4_pstorerbf_abs:
1432     case Hexagon::S4_pstorerht_abs:
1433     case Hexagon::S4_pstorerhf_abs:
1434     case Hexagon::S4_pstorerit_abs:
1435     case Hexagon::S4_pstorerif_abs:
1436       return true;
1437
1438     // Predicated new value stores (i.e. if (p0) memw(..)=r0.new) are excluded
1439     // from the "Conditional Store" list. Because a predicated new value store
1440     // would NOT be promoted to a double dot new store. See diagram below:
1441     // This function returns yes for those stores that are predicated but not
1442     // yet promoted to predicate dot new instructions.
1443     //
1444     //                          +---------------------+
1445     //                    /-----| if (p0) memw(..)=r0 |---------\~
1446     //                   ||     +---------------------+         ||
1447     //          promote  ||       /\       /\                   ||  promote
1448     //                   ||      /||\     /||\                  ||
1449     //                  \||/    demote     ||                  \||/
1450     //                   \/       ||       ||                   \/
1451     //       +-------------------------+   ||   +-------------------------+
1452     //       | if (p0.new) memw(..)=r0 |   ||   | if (p0) memw(..)=r0.new |
1453     //       +-------------------------+   ||   +-------------------------+
1454     //                        ||           ||         ||
1455     //                        ||         demote      \||/
1456     //                      promote        ||         \/ NOT possible
1457     //                        ||           ||         /\~
1458     //                       \||/          ||        /||\~
1459     //                        \/           ||         ||
1460     //                      +-----------------------------+
1461     //                      | if (p0.new) memw(..)=r0.new |
1462     //                      +-----------------------------+
1463     //                           Double Dot New Store
1464     //
1465   }
1466 }
1467
1468
1469 bool HexagonInstrInfo::isNewValueJump(const MachineInstr *MI) const {
1470   if (isNewValue(MI) && isBranch(MI))
1471     return true;
1472   return false;
1473 }
1474
1475 bool HexagonInstrInfo::isPostIncrement (const MachineInstr* MI) const {
1476   return (getAddrMode(MI) == HexagonII::PostInc);
1477 }
1478
1479 bool HexagonInstrInfo::isNewValue(const MachineInstr* MI) const {
1480   const uint64_t F = MI->getDesc().TSFlags;
1481   return ((F >> HexagonII::NewValuePos) & HexagonII::NewValueMask);
1482 }
1483
1484 // Returns true, if any one of the operands is a dot new
1485 // insn, whether it is predicated dot new or register dot new.
1486 bool HexagonInstrInfo::isDotNewInst (const MachineInstr* MI) const {
1487   return (isNewValueInst(MI) ||
1488      (isPredicated(MI) && isPredicatedNew(MI)));
1489 }
1490
1491 // Returns the most basic instruction for the .new predicated instructions and
1492 // new-value stores.
1493 // For example, all of the following instructions will be converted back to the
1494 // same instruction:
1495 // 1) if (p0.new) memw(R0+#0) = R1.new  --->
1496 // 2) if (p0) memw(R0+#0)= R1.new      -------> if (p0) memw(R0+#0) = R1
1497 // 3) if (p0.new) memw(R0+#0) = R1      --->
1498 //
1499
1500 int HexagonInstrInfo::GetDotOldOp(const int opc) const {
1501   int NewOp = opc;
1502   if (isPredicated(NewOp) && isPredicatedNew(NewOp)) { // Get predicate old form
1503     NewOp = Hexagon::getPredOldOpcode(NewOp);
1504     assert(NewOp >= 0 &&
1505            "Couldn't change predicate new instruction to its old form.");
1506   }
1507
1508   if (isNewValueStore(NewOp)) { // Convert into non-new-value format
1509     NewOp = Hexagon::getNonNVStore(NewOp);
1510     assert(NewOp >= 0 && "Couldn't change new-value store to its old form.");
1511   }
1512   return NewOp;
1513 }
1514
1515 // Return the new value instruction for a given store.
1516 int HexagonInstrInfo::GetDotNewOp(const MachineInstr* MI) const {
1517   int NVOpcode = Hexagon::getNewValueOpcode(MI->getOpcode());
1518   if (NVOpcode >= 0) // Valid new-value store instruction.
1519     return NVOpcode;
1520
1521   switch (MI->getOpcode()) {
1522   default: llvm_unreachable("Unknown .new type");
1523   // store new value byte
1524   case Hexagon::S4_storerb_ur:
1525     return Hexagon::S4_storerbnew_ur;
1526
1527   case Hexagon::S4_storerh_ur:
1528     return Hexagon::S4_storerhnew_ur;
1529
1530   case Hexagon::S4_storeri_ur:
1531     return Hexagon::S4_storerinew_ur;
1532
1533   }
1534   return 0;
1535 }
1536
1537 // Return .new predicate version for an instruction.
1538 int HexagonInstrInfo::GetDotNewPredOp(MachineInstr *MI,
1539                                       const MachineBranchProbabilityInfo
1540                                       *MBPI) const {
1541
1542   int NewOpcode = Hexagon::getPredNewOpcode(MI->getOpcode());
1543   if (NewOpcode >= 0) // Valid predicate new instruction
1544     return NewOpcode;
1545
1546   switch (MI->getOpcode()) {
1547   default: llvm_unreachable("Unknown .new type");
1548   // Condtional Jumps
1549   case Hexagon::J2_jumpt:
1550   case Hexagon::J2_jumpf:
1551     return getDotNewPredJumpOp(MI, MBPI);
1552
1553   case Hexagon::J2_jumprt:
1554     return Hexagon::J2_jumptnewpt;
1555
1556   case Hexagon::J2_jumprf:
1557     return Hexagon::J2_jumprfnewpt;
1558
1559   case Hexagon::JMPrett:
1560     return Hexagon::J2_jumprtnewpt;
1561
1562   case Hexagon::JMPretf:
1563     return Hexagon::J2_jumprfnewpt;
1564
1565
1566   // Conditional combine
1567   case Hexagon::C2_ccombinewt:
1568     return Hexagon::C2_ccombinewnewt;
1569   case Hexagon::C2_ccombinewf:
1570     return Hexagon::C2_ccombinewnewf;
1571   }
1572 }
1573
1574
1575 unsigned HexagonInstrInfo::getAddrMode(const MachineInstr* MI) const {
1576   const uint64_t F = MI->getDesc().TSFlags;
1577
1578   return((F >> HexagonII::AddrModePos) & HexagonII::AddrModeMask);
1579 }
1580
1581 /// immediateExtend - Changes the instruction in place to one using an immediate
1582 /// extender.
1583 void HexagonInstrInfo::immediateExtend(MachineInstr *MI) const {
1584   assert((isExtendable(MI)||isConstExtended(MI)) &&
1585                                "Instruction must be extendable");
1586   // Find which operand is extendable.
1587   short ExtOpNum = getCExtOpNum(MI);
1588   MachineOperand &MO = MI->getOperand(ExtOpNum);
1589   // This needs to be something we understand.
1590   assert((MO.isMBB() || MO.isImm()) &&
1591          "Branch with unknown extendable field type");
1592   // Mark given operand as extended.
1593   MO.addTargetFlag(HexagonII::HMOTF_ConstExtended);
1594 }
1595
1596 DFAPacketizer *HexagonInstrInfo::CreateTargetScheduleState(
1597     const TargetSubtargetInfo &STI) const {
1598   const InstrItineraryData *II = STI.getInstrItineraryData();
1599   return static_cast<const HexagonSubtarget &>(STI).createDFAPacketizer(II);
1600 }
1601
1602 bool HexagonInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1603                                             const MachineBasicBlock *MBB,
1604                                             const MachineFunction &MF) const {
1605   // Debug info is never a scheduling boundary. It's necessary to be explicit
1606   // due to the special treatment of IT instructions below, otherwise a
1607   // dbg_value followed by an IT will result in the IT instruction being
1608   // considered a scheduling hazard, which is wrong. It should be the actual
1609   // instruction preceding the dbg_value instruction(s), just like it is
1610   // when debug info is not present.
1611   if (MI->isDebugValue())
1612     return false;
1613
1614   // Terminators and labels can't be scheduled around.
1615   if (MI->getDesc().isTerminator() || MI->isPosition() || MI->isInlineAsm())
1616     return true;
1617
1618   return false;
1619 }
1620
1621 bool HexagonInstrInfo::isConstExtended(MachineInstr *MI) const {
1622   const uint64_t F = MI->getDesc().TSFlags;
1623   unsigned isExtended = (F >> HexagonII::ExtendedPos) & HexagonII::ExtendedMask;
1624   if (isExtended) // Instruction must be extended.
1625     return true;
1626
1627   unsigned isExtendable = (F >> HexagonII::ExtendablePos)
1628                           & HexagonII::ExtendableMask;
1629   if (!isExtendable)
1630     return false;
1631
1632   short ExtOpNum = getCExtOpNum(MI);
1633   const MachineOperand &MO = MI->getOperand(ExtOpNum);
1634   // Use MO operand flags to determine if MO
1635   // has the HMOTF_ConstExtended flag set.
1636   if (MO.getTargetFlags() && HexagonII::HMOTF_ConstExtended)
1637     return true;
1638   // If this is a Machine BB address we are talking about, and it is
1639   // not marked as extended, say so.
1640   if (MO.isMBB())
1641     return false;
1642
1643   // We could be using an instruction with an extendable immediate and shoehorn
1644   // a global address into it. If it is a global address it will be constant
1645   // extended. We do this for COMBINE.
1646   // We currently only handle isGlobal() because it is the only kind of
1647   // object we are going to end up with here for now.
1648   // In the future we probably should add isSymbol(), etc.
1649   if (MO.isGlobal() || MO.isSymbol() || MO.isBlockAddress())
1650     return true;
1651
1652   // If the extendable operand is not 'Immediate' type, the instruction should
1653   // have 'isExtended' flag set.
1654   assert(MO.isImm() && "Extendable operand must be Immediate type");
1655
1656   int MinValue = getMinValue(MI);
1657   int MaxValue = getMaxValue(MI);
1658   int ImmValue = MO.getImm();
1659
1660   return (ImmValue < MinValue || ImmValue > MaxValue);
1661 }
1662
1663 // Returns the opcode to use when converting MI, which is a conditional jump,
1664 // into a conditional instruction which uses the .new value of the predicate.
1665 // We also use branch probabilities to add a hint to the jump.
1666 int
1667 HexagonInstrInfo::getDotNewPredJumpOp(MachineInstr *MI,
1668                                   const
1669                                   MachineBranchProbabilityInfo *MBPI) const {
1670
1671   // We assume that block can have at most two successors.
1672   bool taken = false;
1673   MachineBasicBlock *Src = MI->getParent();
1674   MachineOperand *BrTarget = &MI->getOperand(1);
1675   MachineBasicBlock *Dst = BrTarget->getMBB();
1676
1677   const BranchProbability Prediction = MBPI->getEdgeProbability(Src, Dst);
1678   if (Prediction >= BranchProbability(1,2))
1679     taken = true;
1680
1681   switch (MI->getOpcode()) {
1682   case Hexagon::J2_jumpt:
1683     return taken ? Hexagon::J2_jumptnewpt : Hexagon::J2_jumptnew;
1684   case Hexagon::J2_jumpf:
1685     return taken ? Hexagon::J2_jumpfnewpt : Hexagon::J2_jumpfnew;
1686
1687   default:
1688     llvm_unreachable("Unexpected jump instruction.");
1689   }
1690 }
1691 // Returns true if a particular operand is extendable for an instruction.
1692 bool HexagonInstrInfo::isOperandExtended(const MachineInstr *MI,
1693                                          unsigned short OperandNum) const {
1694   const uint64_t F = MI->getDesc().TSFlags;
1695
1696   return ((F >> HexagonII::ExtendableOpPos) & HexagonII::ExtendableOpMask)
1697           == OperandNum;
1698 }
1699
1700 // Returns Operand Index for the constant extended instruction.
1701 unsigned short HexagonInstrInfo::getCExtOpNum(const MachineInstr *MI) const {
1702   const uint64_t F = MI->getDesc().TSFlags;
1703   return ((F >> HexagonII::ExtendableOpPos) & HexagonII::ExtendableOpMask);
1704 }
1705
1706 // Returns the min value that doesn't need to be extended.
1707 int HexagonInstrInfo::getMinValue(const MachineInstr *MI) const {
1708   const uint64_t F = MI->getDesc().TSFlags;
1709   unsigned isSigned = (F >> HexagonII::ExtentSignedPos)
1710                     & HexagonII::ExtentSignedMask;
1711   unsigned bits =  (F >> HexagonII::ExtentBitsPos)
1712                     & HexagonII::ExtentBitsMask;
1713
1714   if (isSigned) // if value is signed
1715     return -1U << (bits - 1);
1716   else
1717     return 0;
1718 }
1719
1720 // Returns the max value that doesn't need to be extended.
1721 int HexagonInstrInfo::getMaxValue(const MachineInstr *MI) const {
1722   const uint64_t F = MI->getDesc().TSFlags;
1723   unsigned isSigned = (F >> HexagonII::ExtentSignedPos)
1724                     & HexagonII::ExtentSignedMask;
1725   unsigned bits =  (F >> HexagonII::ExtentBitsPos)
1726                     & HexagonII::ExtentBitsMask;
1727
1728   if (isSigned) // if value is signed
1729     return ~(-1U << (bits - 1));
1730   else
1731     return ~(-1U << bits);
1732 }
1733
1734 // Returns true if an instruction can be converted into a non-extended
1735 // equivalent instruction.
1736 bool HexagonInstrInfo::NonExtEquivalentExists (const MachineInstr *MI) const {
1737
1738   short NonExtOpcode;
1739   // Check if the instruction has a register form that uses register in place
1740   // of the extended operand, if so return that as the non-extended form.
1741   if (Hexagon::getRegForm(MI->getOpcode()) >= 0)
1742     return true;
1743
1744   if (MI->getDesc().mayLoad() || MI->getDesc().mayStore()) {
1745     // Check addressing mode and retrieve non-ext equivalent instruction.
1746
1747     switch (getAddrMode(MI)) {
1748     case HexagonII::Absolute :
1749       // Load/store with absolute addressing mode can be converted into
1750       // base+offset mode.
1751       NonExtOpcode = Hexagon::getBasedWithImmOffset(MI->getOpcode());
1752       break;
1753     case HexagonII::BaseImmOffset :
1754       // Load/store with base+offset addressing mode can be converted into
1755       // base+register offset addressing mode. However left shift operand should
1756       // be set to 0.
1757       NonExtOpcode = Hexagon::getBaseWithRegOffset(MI->getOpcode());
1758       break;
1759     default:
1760       return false;
1761     }
1762     if (NonExtOpcode < 0)
1763       return false;
1764     return true;
1765   }
1766   return false;
1767 }
1768
1769 // Returns opcode of the non-extended equivalent instruction.
1770 short HexagonInstrInfo::getNonExtOpcode (const MachineInstr *MI) const {
1771
1772   // Check if the instruction has a register form that uses register in place
1773   // of the extended operand, if so return that as the non-extended form.
1774   short NonExtOpcode = Hexagon::getRegForm(MI->getOpcode());
1775     if (NonExtOpcode >= 0)
1776       return NonExtOpcode;
1777
1778   if (MI->getDesc().mayLoad() || MI->getDesc().mayStore()) {
1779     // Check addressing mode and retrieve non-ext equivalent instruction.
1780     switch (getAddrMode(MI)) {
1781     case HexagonII::Absolute :
1782       return Hexagon::getBasedWithImmOffset(MI->getOpcode());
1783     case HexagonII::BaseImmOffset :
1784       return Hexagon::getBaseWithRegOffset(MI->getOpcode());
1785     default:
1786       return -1;
1787     }
1788   }
1789   return -1;
1790 }
1791
1792 bool HexagonInstrInfo::PredOpcodeHasJMP_c(Opcode_t Opcode) const {
1793   return (Opcode == Hexagon::J2_jumpt) ||
1794          (Opcode == Hexagon::J2_jumpf) ||
1795          (Opcode == Hexagon::J2_jumptnewpt) ||
1796          (Opcode == Hexagon::J2_jumpfnewpt) ||
1797          (Opcode == Hexagon::J2_jumpt) ||
1798          (Opcode == Hexagon::J2_jumpf);
1799 }
1800
1801 bool HexagonInstrInfo::PredOpcodeHasNot(Opcode_t Opcode) const {
1802   return (Opcode == Hexagon::J2_jumpf) ||
1803          (Opcode == Hexagon::J2_jumpfnewpt) ||
1804          (Opcode == Hexagon::J2_jumpfnew);
1805 }