lib/Target/Hexagon/HexagonInstrInfo.cpp

   1 //===-- HexagonInstrInfo.cpp - Hexagon Instruction Information ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Hexagon implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "HexagonInstrInfo.h"
  15 #include "Hexagon.h"
  16 #include "HexagonRegisterInfo.h"
  17 #include "HexagonSubtarget.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/ADT/SmallVector.h"
  20 #include "llvm/CodeGen/DFAPacketizer.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineMemOperand.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/PseudoSourceValue.h"
  26 #include "llvm/Support/Debug.h"
  27 #include "llvm/Support/MathExtras.h"
  28 #include "llvm/Support/raw_ostream.h"
  29
  30 using namespace llvm;
  31
  32 #define DEBUG_TYPE "hexagon-instrinfo"
  33
  34 #define GET_INSTRINFO_CTOR_DTOR
  35 #define GET_INSTRMAP_INFO
  36 #include "HexagonGenInstrInfo.inc"
  37 #include "HexagonGenDFAPacketizer.inc"
  38
  39 ///
  40 /// Constants for Hexagon instructions.
  41 ///
  42 const int Hexagon_MEMW_OFFSET_MAX = 4095;
  43 const int Hexagon_MEMW_OFFSET_MIN = -4096;
  44 const int Hexagon_MEMD_OFFSET_MAX = 8191;
  45 const int Hexagon_MEMD_OFFSET_MIN = -8192;
  46 const int Hexagon_MEMH_OFFSET_MAX = 2047;
  47 const int Hexagon_MEMH_OFFSET_MIN = -2048;
  48 const int Hexagon_MEMB_OFFSET_MAX = 1023;
  49 const int Hexagon_MEMB_OFFSET_MIN = -1024;
  50 const int Hexagon_ADDI_OFFSET_MAX = 32767;
  51 const int Hexagon_ADDI_OFFSET_MIN = -32768;
  52 const int Hexagon_MEMD_AUTOINC_MAX = 56;
  53 const int Hexagon_MEMD_AUTOINC_MIN = -64;
  54 const int Hexagon_MEMW_AUTOINC_MAX = 28;
  55 const int Hexagon_MEMW_AUTOINC_MIN = -32;
  56 const int Hexagon_MEMH_AUTOINC_MAX = 14;
  57 const int Hexagon_MEMH_AUTOINC_MIN = -16;
  58 const int Hexagon_MEMB_AUTOINC_MAX = 7;
  59 const int Hexagon_MEMB_AUTOINC_MIN = -8;
  60
  61 // Pin the vtable to this file.
  62 void HexagonInstrInfo::anchor() {}
  63
  64 HexagonInstrInfo::HexagonInstrInfo(HexagonSubtarget &ST)
  65     : HexagonGenInstrInfo(Hexagon::ADJCALLSTACKDOWN, Hexagon::ADJCALLSTACKUP),
  66       RI(), Subtarget(ST) {}
  67
  68 /// isLoadFromStackSlot - If the specified machine instruction is a direct
  69 /// load from a stack slot, return the virtual or physical register number of
  70 /// the destination along with the FrameIndex of the loaded stack slot.  If
  71 /// not, return 0.  This predicate must return 0 if the instruction has
  72 /// any side effects other than loading from the stack slot.
  73 unsigned HexagonInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
  74                                              int &FrameIndex) const {
  75
  76
  77   switch (MI->getOpcode()) {
  78   default: break;
  79   case Hexagon::L2_loadri_io:
  80   case Hexagon::L2_loadrd_io:
  81   case Hexagon::L2_loadrh_io:
  82   case Hexagon::L2_loadrb_io:
  83   case Hexagon::L2_loadrub_io:
  84     if (MI->getOperand(2).isFI() &&
  85         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
  86       FrameIndex = MI->getOperand(2).getIndex();
  87       return MI->getOperand(0).getReg();
  88     }
  89     break;
  90   }
  91   return 0;
  92 }
  93
  94
  95 /// isStoreToStackSlot - If the specified machine instruction is a direct
  96 /// store to a stack slot, return the virtual or physical register number of
  97 /// the source reg along with the FrameIndex of the loaded stack slot.  If
  98 /// not, return 0.  This predicate must return 0 if the instruction has
  99 /// any side effects other than storing to the stack slot.
 100 unsigned HexagonInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 101                                             int &FrameIndex) const {
 102   switch (MI->getOpcode()) {
 103   default: break;
 104   case Hexagon::S2_storeri_io:
 105   case Hexagon::S2_storerd_io:
 106   case Hexagon::S2_storerh_io:
 107   case Hexagon::S2_storerb_io:
 108     if (MI->getOperand(2).isFI() &&
 109         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
 110       FrameIndex = MI->getOperand(0).getIndex();
 111       return MI->getOperand(2).getReg();
 112     }
 113     break;
 114   }
 115   return 0;
 116 }
 117
 118
 119 unsigned
 120 HexagonInstrInfo::InsertBranch(MachineBasicBlock &MBB,MachineBasicBlock *TBB,
 121                              MachineBasicBlock *FBB,
 122                              const SmallVectorImpl<MachineOperand> &Cond,
 123                              DebugLoc DL) const{
 124
 125     int BOpc   = Hexagon::J2_jump;
 126     int BccOpc = Hexagon::J2_jumpt;
 127
 128     assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 129
 130     int regPos = 0;
 131     // Check if ReverseBranchCondition has asked to reverse this branch
 132     // If we want to reverse the branch an odd number of times, we want
 133     // JMP_f.
 134     if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
 135       BccOpc = Hexagon::J2_jumpf;
 136       regPos = 1;
 137     }
 138
 139     if (!FBB) {
 140       if (Cond.empty()) {
 141         // Due to a bug in TailMerging/CFG Optimization, we need to add a
 142         // special case handling of a predicated jump followed by an
 143         // unconditional jump. If not, Tail Merging and CFG Optimization go
 144         // into an infinite loop.
 145         MachineBasicBlock *NewTBB, *NewFBB;
 146         SmallVector<MachineOperand, 4> Cond;
 147         MachineInstr *Term = MBB.getFirstTerminator();
 148         if (isPredicated(Term) && !AnalyzeBranch(MBB, NewTBB, NewFBB, Cond,
 149                                                  false)) {
 150           MachineBasicBlock *NextBB =
 151             std::next(MachineFunction::iterator(&MBB));
 152           if (NewTBB == NextBB) {
 153             ReverseBranchCondition(Cond);
 154             RemoveBranch(MBB);
 155             return InsertBranch(MBB, TBB, nullptr, Cond, DL);
 156           }
 157         }
 158         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 159       } else {
 160         // If Cond[0] is a basic block, insert ENDLOOP0.
 161         if (Cond[0].isMBB())
 162           BuildMI(&MBB, DL, get(Hexagon::ENDLOOP0)).addMBB(Cond[0].getMBB());
 163         else
 164           BuildMI(&MBB, DL,
 165                   get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 166       }
 167       return 1;
 168     }
 169
 170     // We don't handle ENDLOOP0 with a conditional branch in AnalyzeBranch.
 171     BuildMI(&MBB, DL, get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 172     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 173     return 2;
 174 }
 175
 176
 177 bool HexagonInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 178                                      MachineBasicBlock *&TBB,
 179                                  MachineBasicBlock *&FBB,
 180                                  SmallVectorImpl<MachineOperand> &Cond,
 181                                  bool AllowModify) const {
 182   TBB = nullptr;
 183   FBB = nullptr;
 184
 185   // If the block has no terminators, it just falls into the block after it.
 186   MachineBasicBlock::instr_iterator I = MBB.instr_end();
 187   if (I == MBB.instr_begin())
 188     return false;
 189
 190   // A basic block may looks like this:
 191   //
 192   //  [   insn
 193   //     EH_LABEL
 194   //      insn
 195   //      insn
 196   //      insn
 197   //     EH_LABEL
 198   //      insn     ]
 199   //
 200   // It has two succs but does not have a terminator
 201   // Don't know how to handle it.
 202   do {
 203     --I;
 204     if (I->isEHLabel())
 205       return true;
 206   } while (I != MBB.instr_begin());
 207
 208   I = MBB.instr_end();
 209   --I;
 210
 211   while (I->isDebugValue()) {
 212     if (I == MBB.instr_begin())
 213       return false;
 214     --I;
 215   }
 216
 217   bool JumpToBlock = I->getOpcode() == Hexagon::J2_jump &&
 218                      I->getOperand(0).isMBB();
 219   // Delete the JMP if it's equivalent to a fall-through.
 220   if (AllowModify && JumpToBlock &&
 221       MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
 222     DEBUG(dbgs()<< "\nErasing the jump to successor block\n";);
 223     I->eraseFromParent();
 224     I = MBB.instr_end();
 225     if (I == MBB.instr_begin())
 226       return false;
 227     --I;
 228   }
 229   if (!isUnpredicatedTerminator(I))
 230     return false;
 231
 232   // Get the last instruction in the block.
 233   MachineInstr *LastInst = I;
 234   MachineInstr *SecondLastInst = nullptr;
 235   // Find one more terminator if present.
 236   do {
 237     if (&*I != LastInst && !I->isBundle() && isUnpredicatedTerminator(I)) {
 238       if (!SecondLastInst)
 239         SecondLastInst = I;
 240       else
 241         // This is a third branch.
 242         return true;
 243     }
 244     if (I == MBB.instr_begin())
 245       break;
 246     --I;
 247   } while(I);
 248
 249   int LastOpcode = LastInst->getOpcode();
 250   int SecLastOpcode = SecondLastInst ? SecondLastInst->getOpcode() : 0;
 251   // If the branch target is not a basic block, it could be a tail call.
 252   // (It is, if the target is a function.)
 253   if (LastOpcode == Hexagon::J2_jump && !LastInst->getOperand(0).isMBB())
 254     return true;
 255   if (SecLastOpcode == Hexagon::J2_jump &&
 256       !SecondLastInst->getOperand(0).isMBB())
 257     return true;
 258
 259   bool LastOpcodeHasJMP_c = PredOpcodeHasJMP_c(LastOpcode);
 260   bool LastOpcodeHasNot = PredOpcodeHasNot(LastOpcode);
 261
 262   // If there is only one terminator instruction, process it.
 263   if (LastInst && !SecondLastInst) {
 264     if (LastOpcode == Hexagon::J2_jump) {
 265       TBB = LastInst->getOperand(0).getMBB();
 266       return false;
 267     }
 268     if (LastOpcode == Hexagon::ENDLOOP0) {
 269       TBB = LastInst->getOperand(0).getMBB();
 270       Cond.push_back(LastInst->getOperand(0));
 271       return false;
 272     }
 273     if (LastOpcodeHasJMP_c) {
 274       TBB = LastInst->getOperand(1).getMBB();
 275       if (LastOpcodeHasNot) {
 276         Cond.push_back(MachineOperand::CreateImm(0));
 277       }
 278       Cond.push_back(LastInst->getOperand(0));
 279       return false;
 280     }
 281     // Otherwise, don't know what this is.
 282     return true;
 283   }
 284
 285   bool SecLastOpcodeHasJMP_c = PredOpcodeHasJMP_c(SecLastOpcode);
 286   bool SecLastOpcodeHasNot = PredOpcodeHasNot(SecLastOpcode);
 287   if (SecLastOpcodeHasJMP_c && (LastOpcode == Hexagon::J2_jump)) {
 288     TBB =  SecondLastInst->getOperand(1).getMBB();
 289     if (SecLastOpcodeHasNot)
 290       Cond.push_back(MachineOperand::CreateImm(0));
 291     Cond.push_back(SecondLastInst->getOperand(0));
 292     FBB = LastInst->getOperand(0).getMBB();
 293     return false;
 294   }
 295
 296   // If the block ends with two Hexagon:JMPs, handle it.  The second one is not
 297   // executed, so remove it.
 298   if (SecLastOpcode == Hexagon::J2_jump && LastOpcode == Hexagon::J2_jump) {
 299     TBB = SecondLastInst->getOperand(0).getMBB();
 300     I = LastInst;
 301     if (AllowModify)
 302       I->eraseFromParent();
 303     return false;
 304   }
 305
 306   // If the block ends with an ENDLOOP, and JMP, handle it.
 307   if (SecLastOpcode == Hexagon::ENDLOOP0 &&
 308       LastOpcode == Hexagon::J2_jump) {
 309     TBB = SecondLastInst->getOperand(0).getMBB();
 310     Cond.push_back(SecondLastInst->getOperand(0));
 311     FBB = LastInst->getOperand(0).getMBB();
 312     return false;
 313   }
 314
 315   // Otherwise, can't handle this.
 316   return true;
 317 }
 318
 319
 320 unsigned HexagonInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 321   MachineBasicBlock::iterator I = MBB.end();
 322   if (I == MBB.begin()) return 0;
 323   --I;
 324   unsigned Opc1 = I->getOpcode();
 325   switch (Opc1) {
 326     case Hexagon::J2_jump:
 327     case Hexagon::J2_jumpt:
 328     case Hexagon::J2_jumpf:
 329     case Hexagon::ENDLOOP0:
 330       I->eraseFromParent();
 331       break;
 332     default:
 333       return 0;
 334   }
 335
 336   I = MBB.end();
 337
 338   if (I == MBB.begin()) return 1;
 339   --I;
 340   unsigned Opc2 = I->getOpcode();
 341   switch (Opc2) {
 342     case Hexagon::J2_jumpt:
 343     case Hexagon::J2_jumpf:
 344     case Hexagon::ENDLOOP0:
 345       I->eraseFromParent();
 346       return 2;
 347     default:
 348       return 1;
 349   }
 350 }
 351
 352
 353 /// \brief For a comparison instruction, return the source registers in
 354 /// \p SrcReg and \p SrcReg2 if having two register operands, and the value it
 355 /// compares against in CmpValue. Return true if the comparison instruction
 356 /// can be analyzed.
 357 bool HexagonInstrInfo::analyzeCompare(const MachineInstr *MI,
 358                                       unsigned &SrcReg, unsigned &SrcReg2,
 359                                       int &Mask, int &Value) const {
 360   unsigned Opc = MI->getOpcode();
 361
 362   // Set mask and the first source register.
 363   switch (Opc) {
 364     case Hexagon::C2_cmpeqp:
 365     case Hexagon::C2_cmpeqi:
 366     case Hexagon::C2_cmpeq:
 367     case Hexagon::C2_cmpgtp:
 368     case Hexagon::C2_cmpgtup:
 369     case Hexagon::C2_cmpgtui:
 370     case Hexagon::C2_cmpgtu:
 371     case Hexagon::C2_cmpgti:
 372     case Hexagon::C2_cmpgt:
 373       SrcReg = MI->getOperand(1).getReg();
 374       Mask = ~0;
 375       break;
 376     case Hexagon::A4_cmpbeqi:
 377     case Hexagon::A4_cmpbeq:
 378     case Hexagon::A4_cmpbgtui:
 379     case Hexagon::A4_cmpbgtu:
 380     case Hexagon::A4_cmpbgt:
 381       SrcReg = MI->getOperand(1).getReg();
 382       Mask = 0xFF;
 383       break;
 384     case Hexagon::A4_cmpheqi:
 385     case Hexagon::A4_cmpheq:
 386     case Hexagon::A4_cmphgtui:
 387     case Hexagon::A4_cmphgtu:
 388     case Hexagon::A4_cmphgt:
 389       SrcReg = MI->getOperand(1).getReg();
 390       Mask = 0xFFFF;
 391       break;
 392   }
 393
 394   // Set the value/second source register.
 395   switch (Opc) {
 396     case Hexagon::C2_cmpeqp:
 397     case Hexagon::C2_cmpeq:
 398     case Hexagon::C2_cmpgtp:
 399     case Hexagon::C2_cmpgtup:
 400     case Hexagon::C2_cmpgtu:
 401     case Hexagon::C2_cmpgt:
 402     case Hexagon::A4_cmpbeq:
 403     case Hexagon::A4_cmpbgtu:
 404     case Hexagon::A4_cmpbgt:
 405     case Hexagon::A4_cmpheq:
 406     case Hexagon::A4_cmphgtu:
 407     case Hexagon::A4_cmphgt:
 408       SrcReg2 = MI->getOperand(2).getReg();
 409       return true;
 410
 411     case Hexagon::C2_cmpeqi:
 412     case Hexagon::C2_cmpgtui:
 413     case Hexagon::C2_cmpgti:
 414     case Hexagon::A4_cmpbeqi:
 415     case Hexagon::A4_cmpbgtui:
 416     case Hexagon::A4_cmpheqi:
 417     case Hexagon::A4_cmphgtui:
 418       SrcReg2 = 0;
 419       Value = MI->getOperand(2).getImm();
 420       return true;
 421   }
 422
 423   return false;
 424 }
 425
 426
 427 void HexagonInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 428                                  MachineBasicBlock::iterator I, DebugLoc DL,
 429                                  unsigned DestReg, unsigned SrcReg,
 430                                  bool KillSrc) const {
 431   if (Hexagon::IntRegsRegClass.contains(SrcReg, DestReg)) {
 432     BuildMI(MBB, I, DL, get(Hexagon::A2_tfr), DestReg).addReg(SrcReg);
 433     return;
 434   }
 435   if (Hexagon::DoubleRegsRegClass.contains(SrcReg, DestReg)) {
 436     BuildMI(MBB, I, DL, get(Hexagon::A2_tfrp), DestReg).addReg(SrcReg);
 437     return;
 438   }
 439   if (Hexagon::PredRegsRegClass.contains(SrcReg, DestReg)) {
 440     // Map Pd = Ps to Pd = or(Ps, Ps).
 441     BuildMI(MBB, I, DL, get(Hexagon::C2_or),
 442             DestReg).addReg(SrcReg).addReg(SrcReg);
 443     return;
 444   }
 445   if (Hexagon::DoubleRegsRegClass.contains(DestReg) &&
 446       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 447     // We can have an overlap between single and double reg: r1:0 = r0.
 448     if(SrcReg == RI.getSubReg(DestReg, Hexagon::subreg_loreg)) {
 449         // r1:0 = r0
 450         BuildMI(MBB, I, DL, get(Hexagon::A2_tfrsi), (RI.getSubReg(DestReg,
 451                 Hexagon::subreg_hireg))).addImm(0);
 452     } else {
 453         // r1:0 = r1 or no overlap.
 454         BuildMI(MBB, I, DL, get(Hexagon::A2_tfr), (RI.getSubReg(DestReg,
 455                 Hexagon::subreg_loreg))).addReg(SrcReg);
 456         BuildMI(MBB, I, DL, get(Hexagon::A2_tfrsi), (RI.getSubReg(DestReg,
 457                 Hexagon::subreg_hireg))).addImm(0);
 458     }
 459     return;
 460   }
 461   if (Hexagon::CtrRegsRegClass.contains(DestReg) &&
 462       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 463     BuildMI(MBB, I, DL, get(Hexagon::A2_tfrrcr), DestReg).addReg(SrcReg);
 464     return;
 465   }
 466   if (Hexagon::PredRegsRegClass.contains(SrcReg) &&
 467       Hexagon::IntRegsRegClass.contains(DestReg)) {
 468     BuildMI(MBB, I, DL, get(Hexagon::C2_tfrpr), DestReg).
 469       addReg(SrcReg, getKillRegState(KillSrc));
 470     return;
 471   }
 472   if (Hexagon::IntRegsRegClass.contains(SrcReg) &&
 473       Hexagon::PredRegsRegClass.contains(DestReg)) {
 474     BuildMI(MBB, I, DL, get(Hexagon::C2_tfrrp), DestReg).
 475       addReg(SrcReg, getKillRegState(KillSrc));
 476     return;
 477   }
 478
 479   llvm_unreachable("Unimplemented");
 480 }
 481
 482
 483 void HexagonInstrInfo::
 484 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 485                     unsigned SrcReg, bool isKill, int FI,
 486                     const TargetRegisterClass *RC,
 487                     const TargetRegisterInfo *TRI) const {
 488
 489   DebugLoc DL = MBB.findDebugLoc(I);
 490   MachineFunction &MF = *MBB.getParent();
 491   MachineFrameInfo &MFI = *MF.getFrameInfo();
 492   unsigned Align = MFI.getObjectAlignment(FI);
 493
 494   MachineMemOperand *MMO =
 495       MF.getMachineMemOperand(
 496                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 497                       MachineMemOperand::MOStore,
 498                       MFI.getObjectSize(FI),
 499                       Align);
 500
 501   if (Hexagon::IntRegsRegClass.hasSubClassEq(RC)) {
 502     BuildMI(MBB, I, DL, get(Hexagon::S2_storeri_io))
 503           .addFrameIndex(FI).addImm(0)
 504           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 505   } else if (Hexagon::DoubleRegsRegClass.hasSubClassEq(RC)) {
 506     BuildMI(MBB, I, DL, get(Hexagon::S2_storerd_io))
 507           .addFrameIndex(FI).addImm(0)
 508           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 509   } else if (Hexagon::PredRegsRegClass.hasSubClassEq(RC)) {
 510     BuildMI(MBB, I, DL, get(Hexagon::STriw_pred))
 511           .addFrameIndex(FI).addImm(0)
 512           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 513   } else {
 514     llvm_unreachable("Unimplemented");
 515   }
 516 }
 517
 518
 519 void HexagonInstrInfo::storeRegToAddr(
 520                                  MachineFunction &MF, unsigned SrcReg,
 521                                  bool isKill,
 522                                  SmallVectorImpl<MachineOperand> &Addr,
 523                                  const TargetRegisterClass *RC,
 524                                  SmallVectorImpl<MachineInstr*> &NewMIs) const
 525 {
 526   llvm_unreachable("Unimplemented");
 527 }
 528
 529
 530 void HexagonInstrInfo::
 531 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 532                      unsigned DestReg, int FI,
 533                      const TargetRegisterClass *RC,
 534                      const TargetRegisterInfo *TRI) const {
 535   DebugLoc DL = MBB.findDebugLoc(I);
 536   MachineFunction &MF = *MBB.getParent();
 537   MachineFrameInfo &MFI = *MF.getFrameInfo();
 538   unsigned Align = MFI.getObjectAlignment(FI);
 539
 540   MachineMemOperand *MMO =
 541       MF.getMachineMemOperand(
 542                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 543                       MachineMemOperand::MOLoad,
 544                       MFI.getObjectSize(FI),
 545                       Align);
 546   if (RC == &Hexagon::IntRegsRegClass) {
 547     BuildMI(MBB, I, DL, get(Hexagon::L2_loadri_io), DestReg)
 548           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 549   } else if (RC == &Hexagon::DoubleRegsRegClass) {
 550     BuildMI(MBB, I, DL, get(Hexagon::L2_loadrd_io), DestReg)
 551           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 552   } else if (RC == &Hexagon::PredRegsRegClass) {
 553     BuildMI(MBB, I, DL, get(Hexagon::LDriw_pred), DestReg)
 554           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 555   } else {
 556     llvm_unreachable("Can't store this register to stack slot");
 557   }
 558 }
 559
 560
 561 void HexagonInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 562                                         SmallVectorImpl<MachineOperand> &Addr,
 563                                         const TargetRegisterClass *RC,
 564                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 565   llvm_unreachable("Unimplemented");
 566 }
 567 bool
 568 HexagonInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 569   MachineBasicBlock &MBB = *MI->getParent();
 570   DebugLoc DL = MI->getDebugLoc();
 571   unsigned Opc = MI->getOpcode();
 572
 573   switch (Opc) {
 574     case Hexagon::TFR_PdTrue: {
 575       unsigned Reg = MI->getOperand(0).getReg();
 576       BuildMI(MBB, MI, DL, get(Hexagon::C2_orn), Reg)
 577         .addReg(Reg, RegState::Undef)
 578         .addReg(Reg, RegState::Undef);
 579       MBB.erase(MI);
 580       return true;
 581     }
 582     case Hexagon::TFR_PdFalse: {
 583       unsigned Reg = MI->getOperand(0).getReg();
 584       BuildMI(MBB, MI, DL, get(Hexagon::C2_andn), Reg)
 585         .addReg(Reg, RegState::Undef)
 586         .addReg(Reg, RegState::Undef);
 587       MBB.erase(MI);
 588       return true;
 589     }
 590     case Hexagon::TCRETURNi:
 591       MI->setDesc(get(Hexagon::J2_jump));
 592       return true;
 593     case Hexagon::TCRETURNr:
 594       MI->setDesc(get(Hexagon::J2_jumpr));
 595       return true;
 596   }
 597
 598   return false;
 599 }
 600
 601 MachineInstr *HexagonInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 602                                                       MachineInstr *MI,
 603                                                       ArrayRef<unsigned> Ops,
 604                                                       int FI) const {
 605   // Hexagon_TODO: Implement.
 606   return nullptr;
 607 }
 608
 609 unsigned HexagonInstrInfo::createVR(MachineFunction* MF, MVT VT) const {
 610
 611   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 612   const TargetRegisterClass *TRC;
 613   if (VT == MVT::i1) {
 614     TRC = &Hexagon::PredRegsRegClass;
 615   } else if (VT == MVT::i32 || VT == MVT::f32) {
 616     TRC = &Hexagon::IntRegsRegClass;
 617   } else if (VT == MVT::i64 || VT == MVT::f64) {
 618     TRC = &Hexagon::DoubleRegsRegClass;
 619   } else {
 620     llvm_unreachable("Cannot handle this register class");
 621   }
 622
 623   unsigned NewReg = RegInfo.createVirtualRegister(TRC);
 624   return NewReg;
 625 }
 626
 627 bool HexagonInstrInfo::isExtendable(const MachineInstr *MI) const {
 628   const MCInstrDesc &MID = MI->getDesc();
 629   const uint64_t F = MID.TSFlags;
 630   if ((F >> HexagonII::ExtendablePos) & HexagonII::ExtendableMask)
 631     return true;
 632
 633   // TODO: This is largely obsolete now. Will need to be removed
 634   // in consecutive patches.
 635   switch(MI->getOpcode()) {
 636     // TFR_FI Remains a special case.
 637     case Hexagon::TFR_FI:
 638       return true;
 639     default:
 640       return false;
 641   }
 642   return  false;
 643 }
 644
 645 // This returns true in two cases:
 646 // - The OP code itself indicates that this is an extended instruction.
 647 // - One of MOs has been marked with HMOTF_ConstExtended flag.
 648 bool HexagonInstrInfo::isExtended(const MachineInstr *MI) const {
 649   // First check if this is permanently extended op code.
 650   const uint64_t F = MI->getDesc().TSFlags;
 651   if ((F >> HexagonII::ExtendedPos) & HexagonII::ExtendedMask)
 652     return true;
 653   // Use MO operand flags to determine if one of MI's operands
 654   // has HMOTF_ConstExtended flag set.
 655   for (MachineInstr::const_mop_iterator I = MI->operands_begin(),
 656        E = MI->operands_end(); I != E; ++I) {
 657     if (I->getTargetFlags() && HexagonII::HMOTF_ConstExtended)
 658       return true;
 659   }
 660   return  false;
 661 }
 662
 663 bool HexagonInstrInfo::isBranch (const MachineInstr *MI) const {
 664   return MI->getDesc().isBranch();
 665 }
 666
 667 bool HexagonInstrInfo::isNewValueInst(const MachineInstr *MI) const {
 668   if (isNewValueJump(MI))
 669     return true;
 670
 671   if (isNewValueStore(MI))
 672     return true;
 673
 674   return false;
 675 }
 676
 677 bool HexagonInstrInfo::isSaveCalleeSavedRegsCall(const MachineInstr *MI) const {
 678   return MI->getOpcode() == Hexagon::SAVE_REGISTERS_CALL_V4;
 679 }
 680
 681 bool HexagonInstrInfo::isPredicable(MachineInstr *MI) const {
 682   bool isPred = MI->getDesc().isPredicable();
 683
 684   if (!isPred)
 685     return false;
 686
 687   const int Opc = MI->getOpcode();
 688
 689   switch(Opc) {
 690   case Hexagon::A2_tfrsi:
 691     return (isOperandExtended(MI, 1) && isConstExtended(MI)) || isInt<12>(MI->getOperand(1).getImm());
 692
 693   case Hexagon::S2_storerd_io:
 694     return isShiftedUInt<6,3>(MI->getOperand(1).getImm());
 695
 696   case Hexagon::S2_storeri_io:
 697   case Hexagon::S2_storerinew_io:
 698     return isShiftedUInt<6,2>(MI->getOperand(1).getImm());
 699
 700   case Hexagon::S2_storerh_io:
 701   case Hexagon::S2_storerhnew_io:
 702     return isShiftedUInt<6,1>(MI->getOperand(1).getImm());
 703
 704   case Hexagon::S2_storerb_io:
 705   case Hexagon::S2_storerbnew_io:
 706     return isUInt<6>(MI->getOperand(1).getImm());
 707
 708   case Hexagon::L2_loadrd_io:
 709     return isShiftedUInt<6,3>(MI->getOperand(2).getImm());
 710
 711   case Hexagon::L2_loadri_io:
 712     return isShiftedUInt<6,2>(MI->getOperand(2).getImm());
 713
 714   case Hexagon::L2_loadrh_io:
 715   case Hexagon::L2_loadruh_io:
 716     return isShiftedUInt<6,1>(MI->getOperand(2).getImm());
 717
 718   case Hexagon::L2_loadrb_io:
 719   case Hexagon::L2_loadrub_io:
 720     return isUInt<6>(MI->getOperand(2).getImm());
 721
 722   case Hexagon::L2_loadrd_pi:
 723     return isShiftedInt<4,3>(MI->getOperand(3).getImm());
 724
 725   case Hexagon::L2_loadri_pi:
 726     return isShiftedInt<4,2>(MI->getOperand(3).getImm());
 727
 728   case Hexagon::L2_loadrh_pi:
 729   case Hexagon::L2_loadruh_pi:
 730     return isShiftedInt<4,1>(MI->getOperand(3).getImm());
 731
 732   case Hexagon::L2_loadrb_pi:
 733   case Hexagon::L2_loadrub_pi:
 734     return isInt<4>(MI->getOperand(3).getImm());
 735
 736   case Hexagon::S4_storeirb_io:
 737   case Hexagon::S4_storeirh_io:
 738   case Hexagon::S4_storeiri_io:
 739     return (isUInt<6>(MI->getOperand(1).getImm()) &&
 740             isInt<6>(MI->getOperand(2).getImm()));
 741
 742   case Hexagon::A2_addi:
 743     return isInt<8>(MI->getOperand(2).getImm());
 744
 745   case Hexagon::A2_aslh:
 746   case Hexagon::A2_asrh:
 747   case Hexagon::A2_sxtb:
 748   case Hexagon::A2_sxth:
 749   case Hexagon::A2_zxtb:
 750   case Hexagon::A2_zxth:
 751     return true;
 752   }
 753
 754   return true;
 755 }
 756
 757 // This function performs the following inversiones:
 758 //
 759 //  cPt    ---> cNotPt
 760 //  cNotPt ---> cPt
 761 //
 762 unsigned HexagonInstrInfo::getInvertedPredicatedOpcode(const int Opc) const {
 763   int InvPredOpcode;
 764   InvPredOpcode = isPredicatedTrue(Opc) ? Hexagon::getFalsePredOpcode(Opc)
 765                                         : Hexagon::getTruePredOpcode(Opc);
 766   if (InvPredOpcode >= 0) // Valid instruction with the inverted predicate.
 767     return InvPredOpcode;
 768
 769   switch(Opc) {
 770     default: llvm_unreachable("Unexpected predicated instruction");
 771     case Hexagon::C2_ccombinewt:
 772       return Hexagon::C2_ccombinewf;
 773     case Hexagon::C2_ccombinewf:
 774       return Hexagon::C2_ccombinewt;
 775
 776       // Dealloc_return.
 777     case Hexagon::L4_return_t:
 778       return Hexagon::L4_return_f;
 779     case Hexagon::L4_return_f:
 780       return Hexagon::L4_return_t;
 781   }
 782 }
 783
 784 // New Value Store instructions.
 785 bool HexagonInstrInfo::isNewValueStore(const MachineInstr *MI) const {
 786   const uint64_t F = MI->getDesc().TSFlags;
 787
 788   return ((F >> HexagonII::NVStorePos) & HexagonII::NVStoreMask);
 789 }
 790
 791 bool HexagonInstrInfo::isNewValueStore(unsigned Opcode) const {
 792   const uint64_t F = get(Opcode).TSFlags;
 793
 794   return ((F >> HexagonII::NVStorePos) & HexagonII::NVStoreMask);
 795 }
 796
 797 int HexagonInstrInfo::
 798 getMatchingCondBranchOpcode(int Opc, bool invertPredicate) const {
 799   enum Hexagon::PredSense inPredSense;
 800   inPredSense = invertPredicate ? Hexagon::PredSense_false :
 801                                   Hexagon::PredSense_true;
 802   int CondOpcode = Hexagon::getPredOpcode(Opc, inPredSense);
 803   if (CondOpcode >= 0) // Valid Conditional opcode/instruction
 804     return CondOpcode;
 805
 806   // This switch case will be removed once all the instructions have been
 807   // modified to use relation maps.
 808   switch(Opc) {
 809   case Hexagon::TFRI_f:
 810     return !invertPredicate ? Hexagon::TFRI_cPt_f :
 811                               Hexagon::TFRI_cNotPt_f;
 812   case Hexagon::A2_combinew:
 813     return !invertPredicate ? Hexagon::C2_ccombinewt :
 814                               Hexagon::C2_ccombinewf;
 815
 816   // DEALLOC_RETURN.
 817   case Hexagon::L4_return:
 818     return !invertPredicate ? Hexagon::L4_return_t:
 819                               Hexagon::L4_return_f;
 820   }
 821   llvm_unreachable("Unexpected predicable instruction");
 822 }
 823
 824
 825 bool HexagonInstrInfo::
 826 PredicateInstruction(MachineInstr *MI,
 827                      const SmallVectorImpl<MachineOperand> &Cond) const {
 828   int Opc = MI->getOpcode();
 829   assert (isPredicable(MI) && "Expected predicable instruction");
 830   bool invertJump = (!Cond.empty() && Cond[0].isImm() &&
 831                      (Cond[0].getImm() == 0));
 832
 833   // This will change MI's opcode to its predicate version.
 834   // However, its operand list is still the old one, i.e. the
 835   // non-predicate one.
 836   MI->setDesc(get(getMatchingCondBranchOpcode(Opc, invertJump)));
 837
 838   int oper = -1;
 839   unsigned int GAIdx = 0;
 840
 841   // Indicates whether the current MI has a GlobalAddress operand
 842   bool hasGAOpnd = false;
 843   std::vector<MachineOperand> tmpOpnds;
 844
 845   // Indicates whether we need to shift operands to right.
 846   bool needShift = true;
 847
 848   // The predicate is ALWAYS the FIRST input operand !!!
 849   if (MI->getNumOperands() == 0) {
 850     // The non-predicate version of MI does not take any operands,
 851     // i.e. no outs and no ins. In this condition, the predicate
 852     // operand will be directly placed at Operands[0]. No operand
 853     // shift is needed.
 854     // Example: BARRIER
 855     needShift = false;
 856     oper = -1;
 857   }
 858   else if (   MI->getOperand(MI->getNumOperands()-1).isReg()
 859            && MI->getOperand(MI->getNumOperands()-1).isDef()
 860            && !MI->getOperand(MI->getNumOperands()-1).isImplicit()) {
 861     // The non-predicate version of MI does not have any input operands.
 862     // In this condition, we extend the length of Operands[] by one and
 863     // copy the original last operand to the newly allocated slot.
 864     // At this moment, it is just a place holder. Later, we will put
 865     // predicate operand directly into it. No operand shift is needed.
 866     // Example: r0=BARRIER (this is a faked insn used here for illustration)
 867     MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
 868     needShift = false;
 869     oper = MI->getNumOperands() - 2;
 870   }
 871   else {
 872     // We need to right shift all input operands by one. Duplicate the
 873     // last operand into the newly allocated slot.
 874     MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
 875   }
 876
 877   if (needShift)
 878   {
 879     // Operands[ MI->getNumOperands() - 2 ] has been copied into
 880     // Operands[ MI->getNumOperands() - 1 ], so we start from
 881     // Operands[ MI->getNumOperands() - 3 ].
 882     // oper is a signed int.
 883     // It is ok if "MI->getNumOperands()-3" is -3, -2, or -1.
 884     for (oper = MI->getNumOperands() - 3; oper >= 0; --oper)
 885     {
 886       MachineOperand &MO = MI->getOperand(oper);
 887
 888       // Opnd[0] Opnd[1] Opnd[2] Opnd[3] Opnd[4]   Opnd[5]   Opnd[6]   Opnd[7]
 889       // <Def0>  <Def1>  <Use0>  <Use1>  <ImpDef0> <ImpDef1> <ImpUse0> <ImpUse1>
 890       //               /\~
 891       //              /||\~
 892       //               ||
 893       //        Predicate Operand here
 894       if (MO.isReg() && !MO.isUse() && !MO.isImplicit()) {
 895         break;
 896       }
 897       if (MO.isReg()) {
 898         MI->getOperand(oper+1).ChangeToRegister(MO.getReg(), MO.isDef(),
 899                                                 MO.isImplicit(), MO.isKill(),
 900                                                 MO.isDead(), MO.isUndef(),
 901                                                 MO.isDebug());
 902       }
 903       else if (MO.isImm()) {
 904         MI->getOperand(oper+1).ChangeToImmediate(MO.getImm());
 905       }
 906       else if (MO.isGlobal()) {
 907         // MI can not have more than one GlobalAddress operand.
 908         assert(hasGAOpnd == false && "MI can only have one GlobalAddress opnd");
 909
 910         // There is no member function called "ChangeToGlobalAddress" in the
 911         // MachineOperand class (not like "ChangeToRegister" and
 912         // "ChangeToImmediate"). So we have to remove them from Operands[] list
 913         // first, and then add them back after we have inserted the predicate
 914         // operand. tmpOpnds[] is to remember these operands before we remove
 915         // them.
 916         tmpOpnds.push_back(MO);
 917
 918         // Operands[oper] is a GlobalAddress operand;
 919         // Operands[oper+1] has been copied into Operands[oper+2];
 920         hasGAOpnd = true;
 921         GAIdx = oper;
 922         continue;
 923       }
 924       else {
 925         llvm_unreachable("Unexpected operand type");
 926       }
 927     }
 928   }
 929
 930   int regPos = invertJump ? 1 : 0;
 931   MachineOperand PredMO = Cond[regPos];
 932
 933   // [oper] now points to the last explicit Def. Predicate operand must be
 934   // located at [oper+1]. See diagram above.
 935   // This assumes that the predicate is always the first operand,
 936   // i.e. Operands[0+numResults], in the set of inputs
 937   // It is better to have an assert here to check this. But I don't know how
 938   // to write this assert because findFirstPredOperandIdx() would return -1
 939   if (oper < -1) oper = -1;
 940
 941   MI->getOperand(oper+1).ChangeToRegister(PredMO.getReg(), PredMO.isDef(),
 942                                           PredMO.isImplicit(), false,
 943                                           PredMO.isDead(), PredMO.isUndef(),
 944                                           PredMO.isDebug());
 945
 946   MachineRegisterInfo &RegInfo = MI->getParent()->getParent()->getRegInfo();
 947   RegInfo.clearKillFlags(PredMO.getReg());
 948
 949   if (hasGAOpnd)
 950   {
 951     unsigned int i;
 952
 953     // Operands[GAIdx] is the original GlobalAddress operand, which is
 954     // already copied into tmpOpnds[0].
 955     // Operands[GAIdx] now stores a copy of Operands[GAIdx-1]
 956     // Operands[GAIdx+1] has already been copied into Operands[GAIdx+2],
 957     // so we start from [GAIdx+2]
 958     for (i = GAIdx + 2; i < MI->getNumOperands(); ++i)
 959       tmpOpnds.push_back(MI->getOperand(i));
 960
 961     // Remove all operands in range [ (GAIdx+1) ... (MI->getNumOperands()-1) ]
 962     // It is very important that we always remove from the end of Operands[]
 963     // MI->getNumOperands() is at least 2 if program goes to here.
 964     for (i = MI->getNumOperands() - 1; i > GAIdx; --i)
 965       MI->RemoveOperand(i);
 966
 967     for (i = 0; i < tmpOpnds.size(); ++i)
 968       MI->addOperand(tmpOpnds[i]);
 969   }
 970
 971   return true;
 972 }
 973
 974
 975 bool
 976 HexagonInstrInfo::
 977 isProfitableToIfCvt(MachineBasicBlock &MBB,
 978                     unsigned NumCycles,
 979                     unsigned ExtraPredCycles,
 980                     const BranchProbability &Probability) const {
 981   return true;
 982 }
 983
 984
 985 bool
 986 HexagonInstrInfo::
 987 isProfitableToIfCvt(MachineBasicBlock &TMBB,
 988                     unsigned NumTCycles,
 989                     unsigned ExtraTCycles,
 990                     MachineBasicBlock &FMBB,
 991                     unsigned NumFCycles,
 992                     unsigned ExtraFCycles,
 993                     const BranchProbability &Probability) const {
 994   return true;
 995 }
 996
 997 // Returns true if an instruction is predicated irrespective of the predicate
 998 // sense. For example, all of the following will return true.
 999 // if (p0) R1 = add(R2, R3)
1000 // if (!p0) R1 = add(R2, R3)
1001 // if (p0.new) R1 = add(R2, R3)
1002 // if (!p0.new) R1 = add(R2, R3)
1003 bool HexagonInstrInfo::isPredicated(const MachineInstr *MI) const {
1004   const uint64_t F = MI->getDesc().TSFlags;
1005
1006   return ((F >> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
1007 }
1008
1009 bool HexagonInstrInfo::isPredicated(unsigned Opcode) const {
1010   const uint64_t F = get(Opcode).TSFlags;
1011
1012   return ((F >> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
1013 }
1014
1015 bool HexagonInstrInfo::isPredicatedTrue(const MachineInstr *MI) const {
1016   const uint64_t F = MI->getDesc().TSFlags;
1017
1018   assert(isPredicated(MI));
1019   return (!((F >> HexagonII::PredicatedFalsePos) &
1020             HexagonII::PredicatedFalseMask));
1021 }
1022
1023 bool HexagonInstrInfo::isPredicatedTrue(unsigned Opcode) const {
1024   const uint64_t F = get(Opcode).TSFlags;
1025
1026   // Make sure that the instruction is predicated.
1027   assert((F>> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
1028   return (!((F >> HexagonII::PredicatedFalsePos) &
1029             HexagonII::PredicatedFalseMask));
1030 }
1031
1032 bool HexagonInstrInfo::isPredicatedNew(const MachineInstr *MI) const {
1033   const uint64_t F = MI->getDesc().TSFlags;
1034
1035   assert(isPredicated(MI));
1036   return ((F >> HexagonII::PredicatedNewPos) & HexagonII::PredicatedNewMask);
1037 }
1038
1039 bool HexagonInstrInfo::isPredicatedNew(unsigned Opcode) const {
1040   const uint64_t F = get(Opcode).TSFlags;
1041
1042   assert(isPredicated(Opcode));
1043   return ((F >> HexagonII::PredicatedNewPos) & HexagonII::PredicatedNewMask);
1044 }
1045
1046 // Returns true, if a ST insn can be promoted to a new-value store.
1047 bool HexagonInstrInfo::mayBeNewStore(const MachineInstr *MI) const {
1048   const uint64_t F = MI->getDesc().TSFlags;
1049
1050   return ((F >> HexagonII::mayNVStorePos) &
1051            HexagonII::mayNVStoreMask);
1052 }
1053
1054 bool
1055 HexagonInstrInfo::DefinesPredicate(MachineInstr *MI,
1056                                    std::vector<MachineOperand> &Pred) const {
1057   for (unsigned oper = 0; oper < MI->getNumOperands(); ++oper) {
1058     MachineOperand MO = MI->getOperand(oper);
1059     if (MO.isReg() && MO.isDef()) {
1060       const TargetRegisterClass* RC = RI.getMinimalPhysRegClass(MO.getReg());
1061       if (RC == &Hexagon::PredRegsRegClass) {
1062         Pred.push_back(MO);
1063         return true;
1064       }
1065     }
1066   }
1067   return false;
1068 }
1069
1070
1071 bool
1072 HexagonInstrInfo::
1073 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
1074                   const SmallVectorImpl<MachineOperand> &Pred2) const {
1075   // TODO: Fix this
1076   return false;
1077 }
1078
1079
1080 //
1081 // We indicate that we want to reverse the branch by
1082 // inserting a 0 at the beginning of the Cond vector.
1083 //
1084 bool HexagonInstrInfo::
1085 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
1086   if (!Cond.empty() && Cond[0].isMBB())
1087     return true;
1088   if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
1089     Cond.erase(Cond.begin());
1090   } else {
1091     Cond.insert(Cond.begin(), MachineOperand::CreateImm(0));
1092   }
1093   return false;
1094 }
1095
1096
1097 bool HexagonInstrInfo::
1098 isProfitableToDupForIfCvt(MachineBasicBlock &MBB,unsigned NumInstrs,
1099                           const BranchProbability &Probability) const {
1100   return (NumInstrs <= 4);
1101 }
1102
1103 bool HexagonInstrInfo::isDeallocRet(const MachineInstr *MI) const {
1104   switch (MI->getOpcode()) {
1105   default: return false;
1106   case Hexagon::L4_return:
1107   case Hexagon::L4_return_t:
1108   case Hexagon::L4_return_f:
1109   case Hexagon::L4_return_tnew_pnt:
1110   case Hexagon::L4_return_fnew_pnt:
1111   case Hexagon::L4_return_tnew_pt:
1112   case Hexagon::L4_return_fnew_pt:
1113    return true;
1114   }
1115 }
1116
1117
1118 bool HexagonInstrInfo::
1119 isValidOffset(const int Opcode, const int Offset) const {
1120   // This function is to check whether the "Offset" is in the correct range of
1121   // the given "Opcode". If "Offset" is not in the correct range, "ADD_ri" is
1122   // inserted to calculate the final address. Due to this reason, the function
1123   // assumes that the "Offset" has correct alignment.
1124   // We used to assert if the offset was not properly aligned, however,
1125   // there are cases where a misaligned pointer recast can cause this
1126   // problem, and we need to allow for it. The front end warns of such
1127   // misaligns with respect to load size.
1128
1129   switch(Opcode) {
1130
1131   case Hexagon::L2_loadri_io:
1132   case Hexagon::S2_storeri_io:
1133     return (Offset >= Hexagon_MEMW_OFFSET_MIN) &&
1134       (Offset <= Hexagon_MEMW_OFFSET_MAX);
1135
1136   case Hexagon::L2_loadrd_io:
1137   case Hexagon::S2_storerd_io:
1138     return (Offset >= Hexagon_MEMD_OFFSET_MIN) &&
1139       (Offset <= Hexagon_MEMD_OFFSET_MAX);
1140
1141   case Hexagon::L2_loadrh_io:
1142   case Hexagon::L2_loadruh_io:
1143   case Hexagon::S2_storerh_io:
1144     return (Offset >= Hexagon_MEMH_OFFSET_MIN) &&
1145       (Offset <= Hexagon_MEMH_OFFSET_MAX);
1146
1147   case Hexagon::L2_loadrb_io:
1148   case Hexagon::S2_storerb_io:
1149   case Hexagon::L2_loadrub_io:
1150     return (Offset >= Hexagon_MEMB_OFFSET_MIN) &&
1151       (Offset <= Hexagon_MEMB_OFFSET_MAX);
1152
1153   case Hexagon::A2_addi:
1154   case Hexagon::TFR_FI:
1155     return (Offset >= Hexagon_ADDI_OFFSET_MIN) &&
1156       (Offset <= Hexagon_ADDI_OFFSET_MAX);
1157
1158   case Hexagon::L4_iadd_memopw_io:
1159   case Hexagon::L4_isub_memopw_io:
1160   case Hexagon::L4_add_memopw_io:
1161   case Hexagon::L4_sub_memopw_io:
1162   case Hexagon::L4_and_memopw_io:
1163   case Hexagon::L4_or_memopw_io:
1164     return (0 <= Offset && Offset <= 255);
1165
1166   case Hexagon::L4_iadd_memoph_io:
1167   case Hexagon::L4_isub_memoph_io:
1168   case Hexagon::L4_add_memoph_io:
1169   case Hexagon::L4_sub_memoph_io:
1170   case Hexagon::L4_and_memoph_io:
1171   case Hexagon::L4_or_memoph_io:
1172     return (0 <= Offset && Offset <= 127);
1173
1174   case Hexagon::L4_iadd_memopb_io:
1175   case Hexagon::L4_isub_memopb_io:
1176   case Hexagon::L4_add_memopb_io:
1177   case Hexagon::L4_sub_memopb_io:
1178   case Hexagon::L4_and_memopb_io:
1179   case Hexagon::L4_or_memopb_io:
1180     return (0 <= Offset && Offset <= 63);
1181
1182   // LDri_pred and STriw_pred are pseudo operations, so it has to take offset of
1183   // any size. Later pass knows how to handle it.
1184   case Hexagon::STriw_pred:
1185   case Hexagon::LDriw_pred:
1186     return true;
1187
1188   case Hexagon::J2_loop0i:
1189     return isUInt<10>(Offset);
1190
1191   // INLINEASM is very special.
1192   case Hexagon::INLINEASM:
1193     return true;
1194   }
1195
1196   llvm_unreachable("No offset range is defined for this opcode. "
1197                    "Please define it in the above switch statement!");
1198 }
1199
1200
1201 //
1202 // Check if the Offset is a valid auto-inc imm by Load/Store Type.
1203 //
1204 bool HexagonInstrInfo::
1205 isValidAutoIncImm(const EVT VT, const int Offset) const {
1206
1207   if (VT == MVT::i64) {
1208       return (Offset >= Hexagon_MEMD_AUTOINC_MIN &&
1209               Offset <= Hexagon_MEMD_AUTOINC_MAX &&
1210               (Offset & 0x7) == 0);
1211   }
1212   if (VT == MVT::i32) {
1213       return (Offset >= Hexagon_MEMW_AUTOINC_MIN &&
1214               Offset <= Hexagon_MEMW_AUTOINC_MAX &&
1215               (Offset & 0x3) == 0);
1216   }
1217   if (VT == MVT::i16) {
1218       return (Offset >= Hexagon_MEMH_AUTOINC_MIN &&
1219               Offset <= Hexagon_MEMH_AUTOINC_MAX &&
1220               (Offset & 0x1) == 0);
1221   }
1222   if (VT == MVT::i8) {
1223       return (Offset >= Hexagon_MEMB_AUTOINC_MIN &&
1224               Offset <= Hexagon_MEMB_AUTOINC_MAX);
1225   }
1226   llvm_unreachable("Not an auto-inc opc!");
1227 }
1228
1229
1230 bool HexagonInstrInfo::
1231 isMemOp(const MachineInstr *MI) const {
1232 //  return MI->getDesc().mayLoad() && MI->getDesc().mayStore();
1233
1234   switch (MI->getOpcode())
1235   {
1236   default: return false;
1237   case Hexagon::L4_iadd_memopw_io:
1238   case Hexagon::L4_isub_memopw_io:
1239   case Hexagon::L4_add_memopw_io:
1240   case Hexagon::L4_sub_memopw_io:
1241   case Hexagon::L4_and_memopw_io:
1242   case Hexagon::L4_or_memopw_io:
1243   case Hexagon::L4_iadd_memoph_io:
1244   case Hexagon::L4_isub_memoph_io:
1245   case Hexagon::L4_add_memoph_io:
1246   case Hexagon::L4_sub_memoph_io:
1247   case Hexagon::L4_and_memoph_io:
1248   case Hexagon::L4_or_memoph_io:
1249   case Hexagon::L4_iadd_memopb_io:
1250   case Hexagon::L4_isub_memopb_io:
1251   case Hexagon::L4_add_memopb_io:
1252   case Hexagon::L4_sub_memopb_io:
1253   case Hexagon::L4_and_memopb_io:
1254   case Hexagon::L4_or_memopb_io:
1255   case Hexagon::L4_ior_memopb_io:
1256   case Hexagon::L4_ior_memoph_io:
1257   case Hexagon::L4_ior_memopw_io:
1258   case Hexagon::L4_iand_memopb_io:
1259   case Hexagon::L4_iand_memoph_io:
1260   case Hexagon::L4_iand_memopw_io:
1261     return true;
1262   }
1263   return false;
1264 }
1265
1266
1267 bool HexagonInstrInfo::
1268 isSpillPredRegOp(const MachineInstr *MI) const {
1269   switch (MI->getOpcode()) {
1270     default: return false;
1271     case Hexagon::STriw_pred :
1272     case Hexagon::LDriw_pred :
1273       return true;
1274   }
1275 }
1276
1277 bool HexagonInstrInfo::isNewValueJumpCandidate(const MachineInstr *MI) const {
1278   switch (MI->getOpcode()) {
1279     default: return false;
1280     case Hexagon::C2_cmpeq:
1281     case Hexagon::C2_cmpeqi:
1282     case Hexagon::C2_cmpgt:
1283     case Hexagon::C2_cmpgti:
1284     case Hexagon::C2_cmpgtu:
1285     case Hexagon::C2_cmpgtui:
1286       return true;
1287   }
1288 }
1289
1290 bool HexagonInstrInfo::
1291 isConditionalTransfer (const MachineInstr *MI) const {
1292   switch (MI->getOpcode()) {
1293     default: return false;
1294     case Hexagon::A2_tfrt:
1295     case Hexagon::A2_tfrf:
1296     case Hexagon::C2_cmoveit:
1297     case Hexagon::C2_cmoveif:
1298     case Hexagon::A2_tfrtnew:
1299     case Hexagon::A2_tfrfnew:
1300     case Hexagon::C2_cmovenewit:
1301     case Hexagon::C2_cmovenewif:
1302       return true;
1303   }
1304 }
1305
1306 bool HexagonInstrInfo::isConditionalALU32 (const MachineInstr* MI) const {
1307   switch (MI->getOpcode())
1308   {
1309     default: return false;
1310     case Hexagon::A2_paddf:
1311     case Hexagon::A2_paddfnew:
1312     case Hexagon::A2_paddt:
1313     case Hexagon::A2_paddtnew:
1314     case Hexagon::A2_pandf:
1315     case Hexagon::A2_pandfnew:
1316     case Hexagon::A2_pandt:
1317     case Hexagon::A2_pandtnew:
1318     case Hexagon::A4_paslhf:
1319     case Hexagon::A4_paslhfnew:
1320     case Hexagon::A4_paslht:
1321     case Hexagon::A4_paslhtnew:
1322     case Hexagon::A4_pasrhf:
1323     case Hexagon::A4_pasrhfnew:
1324     case Hexagon::A4_pasrht:
1325     case Hexagon::A4_pasrhtnew:
1326     case Hexagon::A2_porf:
1327     case Hexagon::A2_porfnew:
1328     case Hexagon::A2_port:
1329     case Hexagon::A2_portnew:
1330     case Hexagon::A2_psubf:
1331     case Hexagon::A2_psubfnew:
1332     case Hexagon::A2_psubt:
1333     case Hexagon::A2_psubtnew:
1334     case Hexagon::A2_pxorf:
1335     case Hexagon::A2_pxorfnew:
1336     case Hexagon::A2_pxort:
1337     case Hexagon::A2_pxortnew:
1338     case Hexagon::A4_psxthf:
1339     case Hexagon::A4_psxthfnew:
1340     case Hexagon::A4_psxtht:
1341     case Hexagon::A4_psxthtnew:
1342     case Hexagon::A4_psxtbf:
1343     case Hexagon::A4_psxtbfnew:
1344     case Hexagon::A4_psxtbt:
1345     case Hexagon::A4_psxtbtnew:
1346     case Hexagon::A4_pzxtbf:
1347     case Hexagon::A4_pzxtbfnew:
1348     case Hexagon::A4_pzxtbt:
1349     case Hexagon::A4_pzxtbtnew:
1350     case Hexagon::A4_pzxthf:
1351     case Hexagon::A4_pzxthfnew:
1352     case Hexagon::A4_pzxtht:
1353     case Hexagon::A4_pzxthtnew:
1354     case Hexagon::A2_paddit:
1355     case Hexagon::A2_paddif:
1356     case Hexagon::C2_ccombinewt:
1357     case Hexagon::C2_ccombinewf:
1358       return true;
1359   }
1360 }
1361
1362 bool HexagonInstrInfo::
1363 isConditionalLoad (const MachineInstr* MI) const {
1364   switch (MI->getOpcode())
1365   {
1366     default: return false;
1367     case Hexagon::L2_ploadrdt_io :
1368     case Hexagon::L2_ploadrdf_io:
1369     case Hexagon::L2_ploadrit_io:
1370     case Hexagon::L2_ploadrif_io:
1371     case Hexagon::L2_ploadrht_io:
1372     case Hexagon::L2_ploadrhf_io:
1373     case Hexagon::L2_ploadrbt_io:
1374     case Hexagon::L2_ploadrbf_io:
1375     case Hexagon::L2_ploadruht_io:
1376     case Hexagon::L2_ploadruhf_io:
1377     case Hexagon::L2_ploadrubt_io:
1378     case Hexagon::L2_ploadrubf_io:
1379     case Hexagon::L2_ploadrdt_pi:
1380     case Hexagon::L2_ploadrdf_pi:
1381     case Hexagon::L2_ploadrit_pi:
1382     case Hexagon::L2_ploadrif_pi:
1383     case Hexagon::L2_ploadrht_pi:
1384     case Hexagon::L2_ploadrhf_pi:
1385     case Hexagon::L2_ploadrbt_pi:
1386     case Hexagon::L2_ploadrbf_pi:
1387     case Hexagon::L2_ploadruht_pi:
1388     case Hexagon::L2_ploadruhf_pi:
1389     case Hexagon::L2_ploadrubt_pi:
1390     case Hexagon::L2_ploadrubf_pi:
1391     case Hexagon::L4_ploadrdt_rr:
1392     case Hexagon::L4_ploadrdf_rr:
1393     case Hexagon::L4_ploadrbt_rr:
1394     case Hexagon::L4_ploadrbf_rr:
1395     case Hexagon::L4_ploadrubt_rr:
1396     case Hexagon::L4_ploadrubf_rr:
1397     case Hexagon::L4_ploadrht_rr:
1398     case Hexagon::L4_ploadrhf_rr:
1399     case Hexagon::L4_ploadruht_rr:
1400     case Hexagon::L4_ploadruhf_rr:
1401     case Hexagon::L4_ploadrit_rr:
1402     case Hexagon::L4_ploadrif_rr:
1403       return true;
1404   }
1405 }
1406
1407 // Returns true if an instruction is a conditional store.
1408 //
1409 // Note: It doesn't include conditional new-value stores as they can't be
1410 // converted to .new predicate.
1411 //
1412 //               p.new NV store [ if(p0.new)memw(R0+#0)=R2.new ]
1413 //                ^           ^
1414 //               /             \ (not OK. it will cause new-value store to be
1415 //              /               X conditional on p0.new while R2 producer is
1416 //             /                 \ on p0)
1417 //            /                   \.
1418 //     p.new store                 p.old NV store
1419 // [if(p0.new)memw(R0+#0)=R2]    [if(p0)memw(R0+#0)=R2.new]
1420 //            ^                  ^
1421 //             \                /
1422 //              \              /
1423 //               \            /
1424 //                 p.old store
1425 //             [if (p0)memw(R0+#0)=R2]
1426 //
1427 // The above diagram shows the steps involoved in the conversion of a predicated
1428 // store instruction to its .new predicated new-value form.
1429 //
1430 // The following set of instructions further explains the scenario where
1431 // conditional new-value store becomes invalid when promoted to .new predicate
1432 // form.
1433 //
1434 // { 1) if (p0) r0 = add(r1, r2)
1435 //   2) p0 = cmp.eq(r3, #0) }
1436 //
1437 //   3) if (p0) memb(r1+#0) = r0  --> this instruction can't be grouped with
1438 // the first two instructions because in instr 1, r0 is conditional on old value
1439 // of p0 but its use in instr 3 is conditional on p0 modified by instr 2 which
1440 // is not valid for new-value stores.
1441 bool HexagonInstrInfo::
1442 isConditionalStore (const MachineInstr* MI) const {
1443   switch (MI->getOpcode())
1444   {
1445     default: return false;
1446     case Hexagon::S4_storeirbt_io:
1447     case Hexagon::S4_storeirbf_io:
1448     case Hexagon::S4_pstorerbt_rr:
1449     case Hexagon::S4_pstorerbf_rr:
1450     case Hexagon::S2_pstorerbt_io:
1451     case Hexagon::S2_pstorerbf_io:
1452     case Hexagon::S2_pstorerbt_pi:
1453     case Hexagon::S2_pstorerbf_pi:
1454     case Hexagon::S2_pstorerdt_io:
1455     case Hexagon::S2_pstorerdf_io:
1456     case Hexagon::S4_pstorerdt_rr:
1457     case Hexagon::S4_pstorerdf_rr:
1458     case Hexagon::S2_pstorerdt_pi:
1459     case Hexagon::S2_pstorerdf_pi:
1460     case Hexagon::S2_pstorerht_io:
1461     case Hexagon::S2_pstorerhf_io:
1462     case Hexagon::S4_storeirht_io:
1463     case Hexagon::S4_storeirhf_io:
1464     case Hexagon::S4_pstorerht_rr:
1465     case Hexagon::S4_pstorerhf_rr:
1466     case Hexagon::S2_pstorerht_pi:
1467     case Hexagon::S2_pstorerhf_pi:
1468     case Hexagon::S2_pstorerit_io:
1469     case Hexagon::S2_pstorerif_io:
1470     case Hexagon::S4_storeirit_io:
1471     case Hexagon::S4_storeirif_io:
1472     case Hexagon::S4_pstorerit_rr:
1473     case Hexagon::S4_pstorerif_rr:
1474     case Hexagon::S2_pstorerit_pi:
1475     case Hexagon::S2_pstorerif_pi:
1476
1477     // V4 global address store before promoting to dot new.
1478     case Hexagon::S4_pstorerdt_abs:
1479     case Hexagon::S4_pstorerdf_abs:
1480     case Hexagon::S4_pstorerbt_abs:
1481     case Hexagon::S4_pstorerbf_abs:
1482     case Hexagon::S4_pstorerht_abs:
1483     case Hexagon::S4_pstorerhf_abs:
1484     case Hexagon::S4_pstorerit_abs:
1485     case Hexagon::S4_pstorerif_abs:
1486       return true;
1487
1488     // Predicated new value stores (i.e. if (p0) memw(..)=r0.new) are excluded
1489     // from the "Conditional Store" list. Because a predicated new value store
1490     // would NOT be promoted to a double dot new store. See diagram below:
1491     // This function returns yes for those stores that are predicated but not
1492     // yet promoted to predicate dot new instructions.
1493     //
1494     //                          +---------------------+
1495     //                    /-----| if (p0) memw(..)=r0 |---------\~
1496     //                   ||     +---------------------+         ||
1497     //          promote  ||       /\       /\                   ||  promote
1498     //                   ||      /||\     /||\                  ||
1499     //                  \||/    demote     ||                  \||/
1500     //                   \/       ||       ||                   \/
1501     //       +-------------------------+   ||   +-------------------------+
1502     //       | if (p0.new) memw(..)=r0 |   ||   | if (p0) memw(..)=r0.new |
1503     //       +-------------------------+   ||   +-------------------------+
1504     //                        ||           ||         ||
1505     //                        ||         demote      \||/
1506     //                      promote        ||         \/ NOT possible
1507     //                        ||           ||         /\~
1508     //                       \||/          ||        /||\~
1509     //                        \/           ||         ||
1510     //                      +-----------------------------+
1511     //                      | if (p0.new) memw(..)=r0.new |
1512     //                      +-----------------------------+
1513     //                           Double Dot New Store
1514     //
1515   }
1516 }
1517
1518
1519 bool HexagonInstrInfo::isNewValueJump(const MachineInstr *MI) const {
1520   if (isNewValue(MI) && isBranch(MI))
1521     return true;
1522   return false;
1523 }
1524
1525 bool HexagonInstrInfo::isPostIncrement (const MachineInstr* MI) const {
1526   return (getAddrMode(MI) == HexagonII::PostInc);
1527 }
1528
1529 bool HexagonInstrInfo::isNewValue(const MachineInstr* MI) const {
1530   const uint64_t F = MI->getDesc().TSFlags;
1531   return ((F >> HexagonII::NewValuePos) & HexagonII::NewValueMask);
1532 }
1533
1534 // Returns true, if any one of the operands is a dot new
1535 // insn, whether it is predicated dot new or register dot new.
1536 bool HexagonInstrInfo::isDotNewInst (const MachineInstr* MI) const {
1537   return (isNewValueInst(MI) ||
1538      (isPredicated(MI) && isPredicatedNew(MI)));
1539 }
1540
1541 // Returns the most basic instruction for the .new predicated instructions and
1542 // new-value stores.
1543 // For example, all of the following instructions will be converted back to the
1544 // same instruction:
1545 // 1) if (p0.new) memw(R0+#0) = R1.new  --->
1546 // 2) if (p0) memw(R0+#0)= R1.new      -------> if (p0) memw(R0+#0) = R1
1547 // 3) if (p0.new) memw(R0+#0) = R1      --->
1548 //
1549
1550 int HexagonInstrInfo::GetDotOldOp(const int opc) const {
1551   int NewOp = opc;
1552   if (isPredicated(NewOp) && isPredicatedNew(NewOp)) { // Get predicate old form
1553     NewOp = Hexagon::getPredOldOpcode(NewOp);
1554     assert(NewOp >= 0 &&
1555            "Couldn't change predicate new instruction to its old form.");
1556   }
1557
1558   if (isNewValueStore(NewOp)) { // Convert into non-new-value format
1559     NewOp = Hexagon::getNonNVStore(NewOp);
1560     assert(NewOp >= 0 && "Couldn't change new-value store to its old form.");
1561   }
1562   return NewOp;
1563 }
1564
1565 // Return the new value instruction for a given store.
1566 int HexagonInstrInfo::GetDotNewOp(const MachineInstr* MI) const {
1567   int NVOpcode = Hexagon::getNewValueOpcode(MI->getOpcode());
1568   if (NVOpcode >= 0) // Valid new-value store instruction.
1569     return NVOpcode;
1570
1571   switch (MI->getOpcode()) {
1572   default: llvm_unreachable("Unknown .new type");
1573   case Hexagon::S4_storerb_ur:
1574     return Hexagon::S4_storerbnew_ur;
1575
1576   case Hexagon::S4_storerh_ur:
1577     return Hexagon::S4_storerhnew_ur;
1578
1579   case Hexagon::S4_storeri_ur:
1580     return Hexagon::S4_storerinew_ur;
1581
1582   case Hexagon::S2_storerb_pci:
1583     return Hexagon::S2_storerb_pci;
1584
1585   case Hexagon::S2_storeri_pci:
1586     return Hexagon::S2_storeri_pci;
1587
1588   case Hexagon::S2_storerh_pci:
1589     return Hexagon::S2_storerh_pci;
1590
1591   case Hexagon::S2_storerd_pci:
1592     return Hexagon::S2_storerd_pci;
1593
1594   case Hexagon::S2_storerf_pci:
1595     return Hexagon::S2_storerf_pci;
1596   }
1597   return 0;
1598 }
1599
1600 // Return .new predicate version for an instruction.
1601 int HexagonInstrInfo::GetDotNewPredOp(MachineInstr *MI,
1602                                       const MachineBranchProbabilityInfo
1603                                       *MBPI) const {
1604
1605   int NewOpcode = Hexagon::getPredNewOpcode(MI->getOpcode());
1606   if (NewOpcode >= 0) // Valid predicate new instruction
1607     return NewOpcode;
1608
1609   switch (MI->getOpcode()) {
1610   default: llvm_unreachable("Unknown .new type");
1611   // Condtional Jumps
1612   case Hexagon::J2_jumpt:
1613   case Hexagon::J2_jumpf:
1614     return getDotNewPredJumpOp(MI, MBPI);
1615
1616   case Hexagon::J2_jumprt:
1617     return Hexagon::J2_jumptnewpt;
1618
1619   case Hexagon::J2_jumprf:
1620     return Hexagon::J2_jumprfnewpt;
1621
1622   case Hexagon::JMPrett:
1623     return Hexagon::J2_jumprtnewpt;
1624
1625   case Hexagon::JMPretf:
1626     return Hexagon::J2_jumprfnewpt;
1627
1628
1629   // Conditional combine
1630   case Hexagon::C2_ccombinewt:
1631     return Hexagon::C2_ccombinewnewt;
1632   case Hexagon::C2_ccombinewf:
1633     return Hexagon::C2_ccombinewnewf;
1634   }
1635 }
1636
1637
1638 unsigned HexagonInstrInfo::getAddrMode(const MachineInstr* MI) const {
1639   const uint64_t F = MI->getDesc().TSFlags;
1640
1641   return((F >> HexagonII::AddrModePos) & HexagonII::AddrModeMask);
1642 }
1643
1644 /// immediateExtend - Changes the instruction in place to one using an immediate
1645 /// extender.
1646 void HexagonInstrInfo::immediateExtend(MachineInstr *MI) const {
1647   assert((isExtendable(MI)||isConstExtended(MI)) &&
1648                                "Instruction must be extendable");
1649   // Find which operand is extendable.
1650   short ExtOpNum = getCExtOpNum(MI);
1651   MachineOperand &MO = MI->getOperand(ExtOpNum);
1652   // This needs to be something we understand.
1653   assert((MO.isMBB() || MO.isImm()) &&
1654          "Branch with unknown extendable field type");
1655   // Mark given operand as extended.
1656   MO.addTargetFlag(HexagonII::HMOTF_ConstExtended);
1657 }
1658
1659 DFAPacketizer *HexagonInstrInfo::CreateTargetScheduleState(
1660     const TargetSubtargetInfo &STI) const {
1661   const InstrItineraryData *II = STI.getInstrItineraryData();
1662   return static_cast<const HexagonSubtarget &>(STI).createDFAPacketizer(II);
1663 }
1664
1665 bool HexagonInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1666                                             const MachineBasicBlock *MBB,
1667                                             const MachineFunction &MF) const {
1668   // Debug info is never a scheduling boundary. It's necessary to be explicit
1669   // due to the special treatment of IT instructions below, otherwise a
1670   // dbg_value followed by an IT will result in the IT instruction being
1671   // considered a scheduling hazard, which is wrong. It should be the actual
1672   // instruction preceding the dbg_value instruction(s), just like it is
1673   // when debug info is not present.
1674   if (MI->isDebugValue())
1675     return false;
1676
1677   // Terminators and labels can't be scheduled around.
1678   if (MI->getDesc().isTerminator() || MI->isPosition() || MI->isInlineAsm())
1679     return true;
1680
1681   return false;
1682 }
1683
1684 bool HexagonInstrInfo::isConstExtended(MachineInstr *MI) const {
1685   const uint64_t F = MI->getDesc().TSFlags;
1686   unsigned isExtended = (F >> HexagonII::ExtendedPos) & HexagonII::ExtendedMask;
1687   if (isExtended) // Instruction must be extended.
1688     return true;
1689
1690   unsigned isExtendable = (F >> HexagonII::ExtendablePos)
1691                           & HexagonII::ExtendableMask;
1692   if (!isExtendable)
1693     return false;
1694
1695   short ExtOpNum = getCExtOpNum(MI);
1696   const MachineOperand &MO = MI->getOperand(ExtOpNum);
1697   // Use MO operand flags to determine if MO
1698   // has the HMOTF_ConstExtended flag set.
1699   if (MO.getTargetFlags() && HexagonII::HMOTF_ConstExtended)
1700     return true;
1701   // If this is a Machine BB address we are talking about, and it is
1702   // not marked as extended, say so.
1703   if (MO.isMBB())
1704     return false;
1705
1706   // We could be using an instruction with an extendable immediate and shoehorn
1707   // a global address into it. If it is a global address it will be constant
1708   // extended. We do this for COMBINE.
1709   // We currently only handle isGlobal() because it is the only kind of
1710   // object we are going to end up with here for now.
1711   // In the future we probably should add isSymbol(), etc.
1712   if (MO.isGlobal() || MO.isSymbol() || MO.isBlockAddress())
1713     return true;
1714
1715   // If the extendable operand is not 'Immediate' type, the instruction should
1716   // have 'isExtended' flag set.
1717   assert(MO.isImm() && "Extendable operand must be Immediate type");
1718
1719   int MinValue = getMinValue(MI);
1720   int MaxValue = getMaxValue(MI);
1721   int ImmValue = MO.getImm();
1722
1723   return (ImmValue < MinValue || ImmValue > MaxValue);
1724 }
1725
1726 // Returns the opcode to use when converting MI, which is a conditional jump,
1727 // into a conditional instruction which uses the .new value of the predicate.
1728 // We also use branch probabilities to add a hint to the jump.
1729 int
1730 HexagonInstrInfo::getDotNewPredJumpOp(MachineInstr *MI,
1731                                   const
1732                                   MachineBranchProbabilityInfo *MBPI) const {
1733
1734   // We assume that block can have at most two successors.
1735   bool taken = false;
1736   MachineBasicBlock *Src = MI->getParent();
1737   MachineOperand *BrTarget = &MI->getOperand(1);
1738   MachineBasicBlock *Dst = BrTarget->getMBB();
1739
1740   const BranchProbability Prediction = MBPI->getEdgeProbability(Src, Dst);
1741   if (Prediction >= BranchProbability(1,2))
1742     taken = true;
1743
1744   switch (MI->getOpcode()) {
1745   case Hexagon::J2_jumpt:
1746     return taken ? Hexagon::J2_jumptnewpt : Hexagon::J2_jumptnew;
1747   case Hexagon::J2_jumpf:
1748     return taken ? Hexagon::J2_jumpfnewpt : Hexagon::J2_jumpfnew;
1749
1750   default:
1751     llvm_unreachable("Unexpected jump instruction.");
1752   }
1753 }
1754 // Returns true if a particular operand is extendable for an instruction.
1755 bool HexagonInstrInfo::isOperandExtended(const MachineInstr *MI,
1756                                          unsigned short OperandNum) const {
1757   const uint64_t F = MI->getDesc().TSFlags;
1758
1759   return ((F >> HexagonII::ExtendableOpPos) & HexagonII::ExtendableOpMask)
1760           == OperandNum;
1761 }
1762
1763 // Returns Operand Index for the constant extended instruction.
1764 unsigned short HexagonInstrInfo::getCExtOpNum(const MachineInstr *MI) const {
1765   const uint64_t F = MI->getDesc().TSFlags;
1766   return ((F >> HexagonII::ExtendableOpPos) & HexagonII::ExtendableOpMask);
1767 }
1768
1769 // Returns the min value that doesn't need to be extended.
1770 int HexagonInstrInfo::getMinValue(const MachineInstr *MI) const {
1771   const uint64_t F = MI->getDesc().TSFlags;
1772   unsigned isSigned = (F >> HexagonII::ExtentSignedPos)
1773                     & HexagonII::ExtentSignedMask;
1774   unsigned bits =  (F >> HexagonII::ExtentBitsPos)
1775                     & HexagonII::ExtentBitsMask;
1776
1777   if (isSigned) // if value is signed
1778     return -1U << (bits - 1);
1779   else
1780     return 0;
1781 }
1782
1783 // Returns the max value that doesn't need to be extended.
1784 int HexagonInstrInfo::getMaxValue(const MachineInstr *MI) const {
1785   const uint64_t F = MI->getDesc().TSFlags;
1786   unsigned isSigned = (F >> HexagonII::ExtentSignedPos)
1787                     & HexagonII::ExtentSignedMask;
1788   unsigned bits =  (F >> HexagonII::ExtentBitsPos)
1789                     & HexagonII::ExtentBitsMask;
1790
1791   if (isSigned) // if value is signed
1792     return ~(-1U << (bits - 1));
1793   else
1794     return ~(-1U << bits);
1795 }
1796
1797 // Returns true if an instruction can be converted into a non-extended
1798 // equivalent instruction.
1799 bool HexagonInstrInfo::NonExtEquivalentExists (const MachineInstr *MI) const {
1800
1801   short NonExtOpcode;
1802   // Check if the instruction has a register form that uses register in place
1803   // of the extended operand, if so return that as the non-extended form.
1804   if (Hexagon::getRegForm(MI->getOpcode()) >= 0)
1805     return true;
1806
1807   if (MI->getDesc().mayLoad() || MI->getDesc().mayStore()) {
1808     // Check addressing mode and retrieve non-ext equivalent instruction.
1809
1810     switch (getAddrMode(MI)) {
1811     case HexagonII::Absolute :
1812       // Load/store with absolute addressing mode can be converted into
1813       // base+offset mode.
1814       NonExtOpcode = Hexagon::getBasedWithImmOffset(MI->getOpcode());
1815       break;
1816     case HexagonII::BaseImmOffset :
1817       // Load/store with base+offset addressing mode can be converted into
1818       // base+register offset addressing mode. However left shift operand should
1819       // be set to 0.
1820       NonExtOpcode = Hexagon::getBaseWithRegOffset(MI->getOpcode());
1821       break;
1822     default:
1823       return false;
1824     }
1825     if (NonExtOpcode < 0)
1826       return false;
1827     return true;
1828   }
1829   return false;
1830 }
1831
1832 // Returns opcode of the non-extended equivalent instruction.
1833 short HexagonInstrInfo::getNonExtOpcode (const MachineInstr *MI) const {
1834
1835   // Check if the instruction has a register form that uses register in place
1836   // of the extended operand, if so return that as the non-extended form.
1837   short NonExtOpcode = Hexagon::getRegForm(MI->getOpcode());
1838     if (NonExtOpcode >= 0)
1839       return NonExtOpcode;
1840
1841   if (MI->getDesc().mayLoad() || MI->getDesc().mayStore()) {
1842     // Check addressing mode and retrieve non-ext equivalent instruction.
1843     switch (getAddrMode(MI)) {
1844     case HexagonII::Absolute :
1845       return Hexagon::getBasedWithImmOffset(MI->getOpcode());
1846     case HexagonII::BaseImmOffset :
1847       return Hexagon::getBaseWithRegOffset(MI->getOpcode());
1848     default:
1849       return -1;
1850     }
1851   }
1852   return -1;
1853 }
1854
1855 bool HexagonInstrInfo::PredOpcodeHasJMP_c(Opcode_t Opcode) const {
1856   return (Opcode == Hexagon::J2_jumpt) ||
1857          (Opcode == Hexagon::J2_jumpf) ||
1858          (Opcode == Hexagon::J2_jumptnewpt) ||
1859          (Opcode == Hexagon::J2_jumpfnewpt) ||
1860          (Opcode == Hexagon::J2_jumpt) ||
1861          (Opcode == Hexagon::J2_jumpf);
1862 }
1863
1864 bool HexagonInstrInfo::PredOpcodeHasNot(Opcode_t Opcode) const {
1865   return (Opcode == Hexagon::J2_jumpf) ||
1866          (Opcode == Hexagon::J2_jumpfnewpt) ||
1867          (Opcode == Hexagon::J2_jumpfnew);
1868 }