lib/Target/Hexagon/HexagonInstrInfo.cpp

   1 //===-- HexagonInstrInfo.cpp - Hexagon Instruction Information ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Hexagon implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "HexagonInstrInfo.h"
  15 #include "HexagonRegisterInfo.h"
  16 #include "HexagonSubtarget.h"
  17 #include "Hexagon.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/ADT/SmallVector.h"
  20 #include "llvm/CodeGen/DFAPacketizer.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineMemOperand.h"
  25 #include "llvm/CodeGen/PseudoSourceValue.h"
  26 #include "llvm/Support/MathExtras.h"
  27 #define GET_INSTRINFO_CTOR
  28 #include "HexagonGenInstrInfo.inc"
  29 #include "HexagonGenDFAPacketizer.inc"
  30
  31 using namespace llvm;
  32
  33 ///
  34 /// Constants for Hexagon instructions.
  35 ///
  36 const int Hexagon_MEMW_OFFSET_MAX = 4095;
  37 const int Hexagon_MEMW_OFFSET_MIN = -4096;
  38 const int Hexagon_MEMD_OFFSET_MAX = 8191;
  39 const int Hexagon_MEMD_OFFSET_MIN = -8192;
  40 const int Hexagon_MEMH_OFFSET_MAX = 2047;
  41 const int Hexagon_MEMH_OFFSET_MIN = -2048;
  42 const int Hexagon_MEMB_OFFSET_MAX = 1023;
  43 const int Hexagon_MEMB_OFFSET_MIN = -1024;
  44 const int Hexagon_ADDI_OFFSET_MAX = 32767;
  45 const int Hexagon_ADDI_OFFSET_MIN = -32768;
  46 const int Hexagon_MEMD_AUTOINC_MAX = 56;
  47 const int Hexagon_MEMD_AUTOINC_MIN = -64;
  48 const int Hexagon_MEMW_AUTOINC_MAX = 28;
  49 const int Hexagon_MEMW_AUTOINC_MIN = -32;
  50 const int Hexagon_MEMH_AUTOINC_MAX = 14;
  51 const int Hexagon_MEMH_AUTOINC_MIN = -16;
  52 const int Hexagon_MEMB_AUTOINC_MAX = 7;
  53 const int Hexagon_MEMB_AUTOINC_MIN = -8;
  54
  55
  56
  57 HexagonInstrInfo::HexagonInstrInfo(HexagonSubtarget &ST)
  58   : HexagonGenInstrInfo(Hexagon::ADJCALLSTACKDOWN, Hexagon::ADJCALLSTACKUP),
  59     RI(ST, *this), Subtarget(ST) {
  60 }
  61
  62
  63 /// isLoadFromStackSlot - If the specified machine instruction is a direct
  64 /// load from a stack slot, return the virtual or physical register number of
  65 /// the destination along with the FrameIndex of the loaded stack slot.  If
  66 /// not, return 0.  This predicate must return 0 if the instruction has
  67 /// any side effects other than loading from the stack slot.
  68 unsigned HexagonInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
  69                                              int &FrameIndex) const {
  70
  71
  72   switch (MI->getOpcode()) {
  73   case Hexagon::LDriw:
  74   case Hexagon::LDrid:
  75   case Hexagon::LDrih:
  76   case Hexagon::LDrib:
  77   case Hexagon::LDriub:
  78     if (MI->getOperand(2).isFI() &&
  79         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
  80       FrameIndex = MI->getOperand(2).getIndex();
  81       return MI->getOperand(0).getReg();
  82     }
  83     break;
  84
  85   default:
  86     break;
  87   }
  88
  89   return 0;
  90 }
  91
  92
  93 /// isStoreToStackSlot - If the specified machine instruction is a direct
  94 /// store to a stack slot, return the virtual or physical register number of
  95 /// the source reg along with the FrameIndex of the loaded stack slot.  If
  96 /// not, return 0.  This predicate must return 0 if the instruction has
  97 /// any side effects other than storing to the stack slot.
  98 unsigned HexagonInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
  99                                             int &FrameIndex) const {
 100   switch (MI->getOpcode()) {
 101   case Hexagon::STriw:
 102   case Hexagon::STrid:
 103   case Hexagon::STrih:
 104   case Hexagon::STrib:
 105     if (MI->getOperand(2).isFI() &&
 106         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
 107       FrameIndex = MI->getOperand(2).getIndex();
 108       return MI->getOperand(0).getReg();
 109     }
 110     break;
 111
 112   default:
 113     break;
 114   }
 115
 116   return 0;
 117 }
 118
 119
 120 unsigned
 121 HexagonInstrInfo::InsertBranch(MachineBasicBlock &MBB,MachineBasicBlock *TBB,
 122                              MachineBasicBlock *FBB,
 123                              const SmallVectorImpl<MachineOperand> &Cond,
 124                              DebugLoc DL) const{
 125
 126     int BOpc   = Hexagon::JMP;
 127     int BccOpc = Hexagon::JMP_c;
 128
 129     assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 130
 131     int regPos = 0;
 132     // Check if ReverseBranchCondition has asked to reverse this branch
 133     // If we want to reverse the branch an odd number of times, we want
 134     // JMP_cNot.
 135     if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
 136       BccOpc = Hexagon::JMP_cNot;
 137       regPos = 1;
 138     }
 139
 140     if (FBB == 0) {
 141       if (Cond.empty()) {
 142         // Due to a bug in TailMerging/CFG Optimization, we need to add a
 143         // special case handling of a predicated jump followed by an
 144         // unconditional jump. If not, Tail Merging and CFG Optimization go
 145         // into an infinite loop.
 146         MachineBasicBlock *NewTBB, *NewFBB;
 147         SmallVector<MachineOperand, 4> Cond;
 148         MachineInstr *Term = MBB.getFirstTerminator();
 149         if (isPredicated(Term) && !AnalyzeBranch(MBB, NewTBB, NewFBB, Cond,
 150                                                  false)) {
 151           MachineBasicBlock *NextBB =
 152             llvm::next(MachineFunction::iterator(&MBB));
 153           if (NewTBB == NextBB) {
 154             ReverseBranchCondition(Cond);
 155             RemoveBranch(MBB);
 156             return InsertBranch(MBB, TBB, 0, Cond, DL);
 157           }
 158         }
 159         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 160       } else {
 161         BuildMI(&MBB, DL,
 162                 get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 163       }
 164       return 1;
 165     }
 166
 167     BuildMI(&MBB, DL, get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 168     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 169
 170     return 2;
 171 }
 172
 173
 174 bool HexagonInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 175                                      MachineBasicBlock *&TBB,
 176                                  MachineBasicBlock *&FBB,
 177                                  SmallVectorImpl<MachineOperand> &Cond,
 178                                  bool AllowModify) const {
 179   FBB = NULL;
 180
 181   // If the block has no terminators, it just falls into the block after it.
 182   MachineBasicBlock::iterator I = MBB.end();
 183   if (I == MBB.begin())
 184     return false;
 185
 186   // A basic block may looks like this:
 187   //
 188   //  [   insn
 189   //     EH_LABEL
 190   //      insn
 191   //      insn
 192   //      insn
 193   //     EH_LABEL
 194   //      insn     ]
 195   //
 196   // It has two succs but does not have a terminator
 197   // Don't know how to handle it.
 198   do {
 199     --I;
 200     if (I->isEHLabel())
 201       return true;
 202   } while (I != MBB.begin());
 203
 204   I = MBB.end();
 205   --I;
 206
 207   while (I->isDebugValue()) {
 208     if (I == MBB.begin())
 209       return false;
 210     --I;
 211   }
 212   if (!isUnpredicatedTerminator(I))
 213     return false;
 214
 215   // Get the last instruction in the block.
 216   MachineInstr *LastInst = I;
 217
 218   // If there is only one terminator instruction, process it.
 219   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 220     if (LastInst->getOpcode() == Hexagon::JMP) {
 221       TBB = LastInst->getOperand(0).getMBB();
 222       return false;
 223     }
 224     if (LastInst->getOpcode() == Hexagon::JMP_c) {
 225       // Block ends with fall-through true condbranch.
 226       TBB = LastInst->getOperand(1).getMBB();
 227       Cond.push_back(LastInst->getOperand(0));
 228       return false;
 229     }
 230     if (LastInst->getOpcode() == Hexagon::JMP_cNot) {
 231       // Block ends with fall-through false condbranch.
 232       TBB = LastInst->getOperand(1).getMBB();
 233       Cond.push_back(MachineOperand::CreateImm(0));
 234       Cond.push_back(LastInst->getOperand(0));
 235       return false;
 236     }
 237     // Otherwise, don't know what this is.
 238     return true;
 239   }
 240
 241   // Get the instruction before it if it's a terminator.
 242   MachineInstr *SecondLastInst = I;
 243
 244   // If there are three terminators, we don't know what sort of block this is.
 245   if (SecondLastInst && I != MBB.begin() &&
 246       isUnpredicatedTerminator(--I))
 247     return true;
 248
 249   // If the block ends with Hexagon::BRCOND and Hexagon:JMP, handle it.
 250   if (((SecondLastInst->getOpcode() == Hexagon::BRCOND) ||
 251       (SecondLastInst->getOpcode() == Hexagon::JMP_c)) &&
 252       LastInst->getOpcode() == Hexagon::JMP) {
 253     TBB =  SecondLastInst->getOperand(1).getMBB();
 254     Cond.push_back(SecondLastInst->getOperand(0));
 255     FBB = LastInst->getOperand(0).getMBB();
 256     return false;
 257   }
 258
 259   // If the block ends with Hexagon::JMP_cNot and Hexagon:JMP, handle it.
 260   if ((SecondLastInst->getOpcode() == Hexagon::JMP_cNot) &&
 261       LastInst->getOpcode() == Hexagon::JMP) {
 262     TBB =  SecondLastInst->getOperand(1).getMBB();
 263     Cond.push_back(MachineOperand::CreateImm(0));
 264     Cond.push_back(SecondLastInst->getOperand(0));
 265     FBB = LastInst->getOperand(0).getMBB();
 266     return false;
 267   }
 268
 269   // If the block ends with two Hexagon:JMPs, handle it.  The second one is not
 270   // executed, so remove it.
 271   if (SecondLastInst->getOpcode() == Hexagon::JMP &&
 272       LastInst->getOpcode() == Hexagon::JMP) {
 273     TBB = SecondLastInst->getOperand(0).getMBB();
 274     I = LastInst;
 275     if (AllowModify)
 276       I->eraseFromParent();
 277     return false;
 278   }
 279
 280   // Otherwise, can't handle this.
 281   return true;
 282 }
 283
 284
 285 unsigned HexagonInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 286   int BOpc   = Hexagon::JMP;
 287   int BccOpc = Hexagon::JMP_c;
 288   int BccOpcNot = Hexagon::JMP_cNot;
 289
 290   MachineBasicBlock::iterator I = MBB.end();
 291   if (I == MBB.begin()) return 0;
 292   --I;
 293   if (I->getOpcode() != BOpc && I->getOpcode() != BccOpc &&
 294       I->getOpcode() != BccOpcNot)
 295     return 0;
 296
 297   // Remove the branch.
 298   I->eraseFromParent();
 299
 300   I = MBB.end();
 301
 302   if (I == MBB.begin()) return 1;
 303   --I;
 304   if (I->getOpcode() != BccOpc && I->getOpcode() != BccOpcNot)
 305     return 1;
 306
 307   // Remove the branch.
 308   I->eraseFromParent();
 309   return 2;
 310 }
 311
 312
 313 void HexagonInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 314                                  MachineBasicBlock::iterator I, DebugLoc DL,
 315                                  unsigned DestReg, unsigned SrcReg,
 316                                  bool KillSrc) const {
 317   if (Hexagon::IntRegsRegClass.contains(SrcReg, DestReg)) {
 318     BuildMI(MBB, I, DL, get(Hexagon::TFR), DestReg).addReg(SrcReg);
 319     return;
 320   }
 321   if (Hexagon::DoubleRegsRegClass.contains(SrcReg, DestReg)) {
 322     BuildMI(MBB, I, DL, get(Hexagon::TFR_64), DestReg).addReg(SrcReg);
 323     return;
 324   }
 325   if (Hexagon::PredRegsRegClass.contains(SrcReg, DestReg)) {
 326     // Map Pd = Ps to Pd = or(Ps, Ps).
 327     BuildMI(MBB, I, DL, get(Hexagon::OR_pp),
 328             DestReg).addReg(SrcReg).addReg(SrcReg);
 329     return;
 330   }
 331   if (Hexagon::DoubleRegsRegClass.contains(DestReg, SrcReg)) {
 332     // We can have an overlap between single and double reg: r1:0 = r0.
 333     if(SrcReg == RI.getSubReg(DestReg, Hexagon::subreg_loreg)) {
 334         // r1:0 = r0
 335         BuildMI(MBB, I, DL, get(Hexagon::TFRI), (RI.getSubReg(DestReg,
 336                 Hexagon::subreg_hireg))).addImm(0);
 337     } else {
 338         // r1:0 = r1 or no overlap.
 339         BuildMI(MBB, I, DL, get(Hexagon::TFR), (RI.getSubReg(DestReg,
 340                 Hexagon::subreg_loreg))).addReg(SrcReg);
 341         BuildMI(MBB, I, DL, get(Hexagon::TFRI), (RI.getSubReg(DestReg,
 342                 Hexagon::subreg_hireg))).addImm(0);
 343     }
 344     return;
 345   }
 346   if (Hexagon::CRRegsRegClass.contains(DestReg, SrcReg)) {
 347     BuildMI(MBB, I, DL, get(Hexagon::TFCR), DestReg).addReg(SrcReg);
 348     return;
 349   }
 350
 351   llvm_unreachable("Unimplemented");
 352 }
 353
 354
 355 void HexagonInstrInfo::
 356 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 357                     unsigned SrcReg, bool isKill, int FI,
 358                     const TargetRegisterClass *RC,
 359                     const TargetRegisterInfo *TRI) const {
 360
 361   DebugLoc DL = MBB.findDebugLoc(I);
 362   MachineFunction &MF = *MBB.getParent();
 363   MachineFrameInfo &MFI = *MF.getFrameInfo();
 364   unsigned Align = MFI.getObjectAlignment(FI);
 365
 366   MachineMemOperand *MMO =
 367       MF.getMachineMemOperand(
 368                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 369                       MachineMemOperand::MOStore,
 370                       MFI.getObjectSize(FI),
 371                       Align);
 372
 373   if (Hexagon::IntRegsRegisterClass->hasSubClassEq(RC)) {
 374     BuildMI(MBB, I, DL, get(Hexagon::STriw))
 375           .addFrameIndex(FI).addImm(0)
 376           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 377   } else if (Hexagon::DoubleRegsRegisterClass->hasSubClassEq(RC)) {
 378     BuildMI(MBB, I, DL, get(Hexagon::STrid))
 379           .addFrameIndex(FI).addImm(0)
 380           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 381   } else if (Hexagon::PredRegsRegisterClass->hasSubClassEq(RC)) {
 382     BuildMI(MBB, I, DL, get(Hexagon::STriw_pred))
 383           .addFrameIndex(FI).addImm(0)
 384           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 385   } else {
 386     llvm_unreachable("Unimplemented");
 387   }
 388 }
 389
 390
 391 void HexagonInstrInfo::storeRegToAddr(
 392                                  MachineFunction &MF, unsigned SrcReg,
 393                                  bool isKill,
 394                                  SmallVectorImpl<MachineOperand> &Addr,
 395                                  const TargetRegisterClass *RC,
 396                                  SmallVectorImpl<MachineInstr*> &NewMIs) const
 397 {
 398   llvm_unreachable("Unimplemented");
 399 }
 400
 401
 402 void HexagonInstrInfo::
 403 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 404                      unsigned DestReg, int FI,
 405                      const TargetRegisterClass *RC,
 406                      const TargetRegisterInfo *TRI) const {
 407   DebugLoc DL = MBB.findDebugLoc(I);
 408   MachineFunction &MF = *MBB.getParent();
 409   MachineFrameInfo &MFI = *MF.getFrameInfo();
 410   unsigned Align = MFI.getObjectAlignment(FI);
 411
 412   MachineMemOperand *MMO =
 413       MF.getMachineMemOperand(
 414                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 415                       MachineMemOperand::MOLoad,
 416                       MFI.getObjectSize(FI),
 417                       Align);
 418   if (RC == Hexagon::IntRegsRegisterClass) {
 419     BuildMI(MBB, I, DL, get(Hexagon::LDriw), DestReg)
 420           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 421   } else if (RC == Hexagon::DoubleRegsRegisterClass) {
 422     BuildMI(MBB, I, DL, get(Hexagon::LDrid), DestReg)
 423           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 424   } else if (RC == Hexagon::PredRegsRegisterClass) {
 425     BuildMI(MBB, I, DL, get(Hexagon::LDriw_pred), DestReg)
 426           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 427   } else {
 428     llvm_unreachable("Can't store this register to stack slot");
 429   }
 430 }
 431
 432
 433 void HexagonInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 434                                         SmallVectorImpl<MachineOperand> &Addr,
 435                                         const TargetRegisterClass *RC,
 436                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 437   llvm_unreachable("Unimplemented");
 438 }
 439
 440
 441 MachineInstr *HexagonInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 442                                                     MachineInstr* MI,
 443                                           const SmallVectorImpl<unsigned> &Ops,
 444                                                     int FI) const {
 445   // Hexagon_TODO: Implement.
 446   return(0);
 447 }
 448
 449
 450 unsigned HexagonInstrInfo::createVR(MachineFunction* MF, MVT VT) const {
 451
 452   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 453   const TargetRegisterClass *TRC;
 454   if (VT == MVT::i1) {
 455     TRC =  Hexagon::PredRegsRegisterClass;
 456   } else if (VT == MVT::i32 || VT == MVT::f32) {
 457     TRC =  Hexagon::IntRegsRegisterClass;
 458   } else if (VT == MVT::i64 || VT == MVT::f64) {
 459     TRC =  Hexagon::DoubleRegsRegisterClass;
 460   } else {
 461     llvm_unreachable("Cannot handle this register class");
 462   }
 463
 464   unsigned NewReg = RegInfo.createVirtualRegister(TRC);
 465   return NewReg;
 466 }
 467
 468 bool HexagonInstrInfo::isExtendable(const MachineInstr *MI) const {
 469   switch(MI->getOpcode()) {
 470     // JMP_EQri
 471     case Hexagon::JMP_EQriPt_nv_V4:
 472     case Hexagon::JMP_EQriPnt_nv_V4:
 473     case Hexagon::JMP_EQriNotPt_nv_V4:
 474     case Hexagon::JMP_EQriNotPnt_nv_V4:
 475
 476     // JMP_EQri - with -1
 477     case Hexagon::JMP_EQriPtneg_nv_V4:
 478     case Hexagon::JMP_EQriPntneg_nv_V4:
 479     case Hexagon::JMP_EQriNotPtneg_nv_V4:
 480     case Hexagon::JMP_EQriNotPntneg_nv_V4:
 481
 482     // JMP_EQrr
 483     case Hexagon::JMP_EQrrPt_nv_V4:
 484     case Hexagon::JMP_EQrrPnt_nv_V4:
 485     case Hexagon::JMP_EQrrNotPt_nv_V4:
 486     case Hexagon::JMP_EQrrNotPnt_nv_V4:
 487
 488     // JMP_GTri
 489     case Hexagon::JMP_GTriPt_nv_V4:
 490     case Hexagon::JMP_GTriPnt_nv_V4:
 491     case Hexagon::JMP_GTriNotPt_nv_V4:
 492     case Hexagon::JMP_GTriNotPnt_nv_V4:
 493
 494     // JMP_GTri - with -1
 495     case Hexagon::JMP_GTriPtneg_nv_V4:
 496     case Hexagon::JMP_GTriPntneg_nv_V4:
 497     case Hexagon::JMP_GTriNotPtneg_nv_V4:
 498     case Hexagon::JMP_GTriNotPntneg_nv_V4:
 499
 500     // JMP_GTrr
 501     case Hexagon::JMP_GTrrPt_nv_V4:
 502     case Hexagon::JMP_GTrrPnt_nv_V4:
 503     case Hexagon::JMP_GTrrNotPt_nv_V4:
 504     case Hexagon::JMP_GTrrNotPnt_nv_V4:
 505
 506     // JMP_GTrrdn
 507     case Hexagon::JMP_GTrrdnPt_nv_V4:
 508     case Hexagon::JMP_GTrrdnPnt_nv_V4:
 509     case Hexagon::JMP_GTrrdnNotPt_nv_V4:
 510     case Hexagon::JMP_GTrrdnNotPnt_nv_V4:
 511
 512     // JMP_GTUri
 513     case Hexagon::JMP_GTUriPt_nv_V4:
 514     case Hexagon::JMP_GTUriPnt_nv_V4:
 515     case Hexagon::JMP_GTUriNotPt_nv_V4:
 516     case Hexagon::JMP_GTUriNotPnt_nv_V4:
 517
 518     // JMP_GTUrr
 519     case Hexagon::JMP_GTUrrPt_nv_V4:
 520     case Hexagon::JMP_GTUrrPnt_nv_V4:
 521     case Hexagon::JMP_GTUrrNotPt_nv_V4:
 522     case Hexagon::JMP_GTUrrNotPnt_nv_V4:
 523
 524     // JMP_GTUrrdn
 525     case Hexagon::JMP_GTUrrdnPt_nv_V4:
 526     case Hexagon::JMP_GTUrrdnPnt_nv_V4:
 527     case Hexagon::JMP_GTUrrdnNotPt_nv_V4:
 528     case Hexagon::JMP_GTUrrdnNotPnt_nv_V4:
 529       return true;
 530
 531     // TFR_FI
 532     case Hexagon::TFR_FI:
 533       return true;
 534
 535
 536     default:
 537       return false;
 538   }
 539   return  false;
 540 }
 541
 542 bool HexagonInstrInfo::isExtended(const MachineInstr *MI) const {
 543   switch(MI->getOpcode()) {
 544     // JMP_EQri
 545     case Hexagon::JMP_EQriPt_ie_nv_V4:
 546     case Hexagon::JMP_EQriPnt_ie_nv_V4:
 547     case Hexagon::JMP_EQriNotPt_ie_nv_V4:
 548     case Hexagon::JMP_EQriNotPnt_ie_nv_V4:
 549
 550     // JMP_EQri - with -1
 551     case Hexagon::JMP_EQriPtneg_ie_nv_V4:
 552     case Hexagon::JMP_EQriPntneg_ie_nv_V4:
 553     case Hexagon::JMP_EQriNotPtneg_ie_nv_V4:
 554     case Hexagon::JMP_EQriNotPntneg_ie_nv_V4:
 555
 556     // JMP_EQrr
 557     case Hexagon::JMP_EQrrPt_ie_nv_V4:
 558     case Hexagon::JMP_EQrrPnt_ie_nv_V4:
 559     case Hexagon::JMP_EQrrNotPt_ie_nv_V4:
 560     case Hexagon::JMP_EQrrNotPnt_ie_nv_V4:
 561
 562     // JMP_GTri
 563     case Hexagon::JMP_GTriPt_ie_nv_V4:
 564     case Hexagon::JMP_GTriPnt_ie_nv_V4:
 565     case Hexagon::JMP_GTriNotPt_ie_nv_V4:
 566     case Hexagon::JMP_GTriNotPnt_ie_nv_V4:
 567
 568     // JMP_GTri - with -1
 569     case Hexagon::JMP_GTriPtneg_ie_nv_V4:
 570     case Hexagon::JMP_GTriPntneg_ie_nv_V4:
 571     case Hexagon::JMP_GTriNotPtneg_ie_nv_V4:
 572     case Hexagon::JMP_GTriNotPntneg_ie_nv_V4:
 573
 574     // JMP_GTrr
 575     case Hexagon::JMP_GTrrPt_ie_nv_V4:
 576     case Hexagon::JMP_GTrrPnt_ie_nv_V4:
 577     case Hexagon::JMP_GTrrNotPt_ie_nv_V4:
 578     case Hexagon::JMP_GTrrNotPnt_ie_nv_V4:
 579
 580     // JMP_GTrrdn
 581     case Hexagon::JMP_GTrrdnPt_ie_nv_V4:
 582     case Hexagon::JMP_GTrrdnPnt_ie_nv_V4:
 583     case Hexagon::JMP_GTrrdnNotPt_ie_nv_V4:
 584     case Hexagon::JMP_GTrrdnNotPnt_ie_nv_V4:
 585
 586     // JMP_GTUri
 587     case Hexagon::JMP_GTUriPt_ie_nv_V4:
 588     case Hexagon::JMP_GTUriPnt_ie_nv_V4:
 589     case Hexagon::JMP_GTUriNotPt_ie_nv_V4:
 590     case Hexagon::JMP_GTUriNotPnt_ie_nv_V4:
 591
 592     // JMP_GTUrr
 593     case Hexagon::JMP_GTUrrPt_ie_nv_V4:
 594     case Hexagon::JMP_GTUrrPnt_ie_nv_V4:
 595     case Hexagon::JMP_GTUrrNotPt_ie_nv_V4:
 596     case Hexagon::JMP_GTUrrNotPnt_ie_nv_V4:
 597
 598     // JMP_GTUrrdn
 599     case Hexagon::JMP_GTUrrdnPt_ie_nv_V4:
 600     case Hexagon::JMP_GTUrrdnPnt_ie_nv_V4:
 601     case Hexagon::JMP_GTUrrdnNotPt_ie_nv_V4:
 602     case Hexagon::JMP_GTUrrdnNotPnt_ie_nv_V4:
 603
 604     // V4 absolute set addressing.
 605     case Hexagon::LDrid_abs_setimm_V4:
 606     case Hexagon::LDriw_abs_setimm_V4:
 607     case Hexagon::LDrih_abs_setimm_V4:
 608     case Hexagon::LDrib_abs_setimm_V4:
 609     case Hexagon::LDriuh_abs_setimm_V4:
 610     case Hexagon::LDriub_abs_setimm_V4:
 611
 612     case Hexagon::STrid_abs_setimm_V4:
 613     case Hexagon::STrib_abs_setimm_V4:
 614     case Hexagon::STrih_abs_setimm_V4:
 615     case Hexagon::STriw_abs_setimm_V4:
 616
 617     // V4 global address load.
 618     case Hexagon::LDrid_GP_cPt_V4 :
 619     case Hexagon::LDrid_GP_cNotPt_V4 :
 620     case Hexagon::LDrid_GP_cdnPt_V4 :
 621     case Hexagon::LDrid_GP_cdnNotPt_V4 :
 622     case Hexagon::LDrib_GP_cPt_V4 :
 623     case Hexagon::LDrib_GP_cNotPt_V4 :
 624     case Hexagon::LDrib_GP_cdnPt_V4 :
 625     case Hexagon::LDrib_GP_cdnNotPt_V4 :
 626     case Hexagon::LDriub_GP_cPt_V4 :
 627     case Hexagon::LDriub_GP_cNotPt_V4 :
 628     case Hexagon::LDriub_GP_cdnPt_V4 :
 629     case Hexagon::LDriub_GP_cdnNotPt_V4 :
 630     case Hexagon::LDrih_GP_cPt_V4 :
 631     case Hexagon::LDrih_GP_cNotPt_V4 :
 632     case Hexagon::LDrih_GP_cdnPt_V4 :
 633     case Hexagon::LDrih_GP_cdnNotPt_V4 :
 634     case Hexagon::LDriuh_GP_cPt_V4 :
 635     case Hexagon::LDriuh_GP_cNotPt_V4 :
 636     case Hexagon::LDriuh_GP_cdnPt_V4 :
 637     case Hexagon::LDriuh_GP_cdnNotPt_V4 :
 638     case Hexagon::LDriw_GP_cPt_V4 :
 639     case Hexagon::LDriw_GP_cNotPt_V4 :
 640     case Hexagon::LDriw_GP_cdnPt_V4 :
 641     case Hexagon::LDriw_GP_cdnNotPt_V4 :
 642     case Hexagon::LDd_GP_cPt_V4 :
 643     case Hexagon::LDd_GP_cNotPt_V4 :
 644     case Hexagon::LDd_GP_cdnPt_V4 :
 645     case Hexagon::LDd_GP_cdnNotPt_V4 :
 646     case Hexagon::LDb_GP_cPt_V4 :
 647     case Hexagon::LDb_GP_cNotPt_V4 :
 648     case Hexagon::LDb_GP_cdnPt_V4 :
 649     case Hexagon::LDb_GP_cdnNotPt_V4 :
 650     case Hexagon::LDub_GP_cPt_V4 :
 651     case Hexagon::LDub_GP_cNotPt_V4 :
 652     case Hexagon::LDub_GP_cdnPt_V4 :
 653     case Hexagon::LDub_GP_cdnNotPt_V4 :
 654     case Hexagon::LDh_GP_cPt_V4 :
 655     case Hexagon::LDh_GP_cNotPt_V4 :
 656     case Hexagon::LDh_GP_cdnPt_V4 :
 657     case Hexagon::LDh_GP_cdnNotPt_V4 :
 658     case Hexagon::LDuh_GP_cPt_V4 :
 659     case Hexagon::LDuh_GP_cNotPt_V4 :
 660     case Hexagon::LDuh_GP_cdnPt_V4 :
 661     case Hexagon::LDuh_GP_cdnNotPt_V4 :
 662     case Hexagon::LDw_GP_cPt_V4 :
 663     case Hexagon::LDw_GP_cNotPt_V4 :
 664     case Hexagon::LDw_GP_cdnPt_V4 :
 665     case Hexagon::LDw_GP_cdnNotPt_V4 :
 666
 667     // V4 global address store.
 668     case Hexagon::STrid_GP_cPt_V4 :
 669     case Hexagon::STrid_GP_cNotPt_V4 :
 670     case Hexagon::STrid_GP_cdnPt_V4 :
 671     case Hexagon::STrid_GP_cdnNotPt_V4 :
 672     case Hexagon::STrib_GP_cPt_V4 :
 673     case Hexagon::STrib_GP_cNotPt_V4 :
 674     case Hexagon::STrib_GP_cdnPt_V4 :
 675     case Hexagon::STrib_GP_cdnNotPt_V4 :
 676     case Hexagon::STrih_GP_cPt_V4 :
 677     case Hexagon::STrih_GP_cNotPt_V4 :
 678     case Hexagon::STrih_GP_cdnPt_V4 :
 679     case Hexagon::STrih_GP_cdnNotPt_V4 :
 680     case Hexagon::STriw_GP_cPt_V4 :
 681     case Hexagon::STriw_GP_cNotPt_V4 :
 682     case Hexagon::STriw_GP_cdnPt_V4 :
 683     case Hexagon::STriw_GP_cdnNotPt_V4 :
 684     case Hexagon::STd_GP_cPt_V4 :
 685     case Hexagon::STd_GP_cNotPt_V4 :
 686     case Hexagon::STd_GP_cdnPt_V4 :
 687     case Hexagon::STd_GP_cdnNotPt_V4 :
 688     case Hexagon::STb_GP_cPt_V4 :
 689     case Hexagon::STb_GP_cNotPt_V4 :
 690     case Hexagon::STb_GP_cdnPt_V4 :
 691     case Hexagon::STb_GP_cdnNotPt_V4 :
 692     case Hexagon::STh_GP_cPt_V4 :
 693     case Hexagon::STh_GP_cNotPt_V4 :
 694     case Hexagon::STh_GP_cdnPt_V4 :
 695     case Hexagon::STh_GP_cdnNotPt_V4 :
 696     case Hexagon::STw_GP_cPt_V4 :
 697     case Hexagon::STw_GP_cNotPt_V4 :
 698     case Hexagon::STw_GP_cdnPt_V4 :
 699     case Hexagon::STw_GP_cdnNotPt_V4 :
 700
 701     // V4 predicated global address new value store.
 702     case Hexagon::STrib_GP_cPt_nv_V4 :
 703     case Hexagon::STrib_GP_cNotPt_nv_V4 :
 704     case Hexagon::STrib_GP_cdnPt_nv_V4 :
 705     case Hexagon::STrib_GP_cdnNotPt_nv_V4 :
 706     case Hexagon::STrih_GP_cPt_nv_V4 :
 707     case Hexagon::STrih_GP_cNotPt_nv_V4 :
 708     case Hexagon::STrih_GP_cdnPt_nv_V4 :
 709     case Hexagon::STrih_GP_cdnNotPt_nv_V4 :
 710     case Hexagon::STriw_GP_cPt_nv_V4 :
 711     case Hexagon::STriw_GP_cNotPt_nv_V4 :
 712     case Hexagon::STriw_GP_cdnPt_nv_V4 :
 713     case Hexagon::STriw_GP_cdnNotPt_nv_V4 :
 714     case Hexagon::STb_GP_cPt_nv_V4 :
 715     case Hexagon::STb_GP_cNotPt_nv_V4 :
 716     case Hexagon::STb_GP_cdnPt_nv_V4 :
 717     case Hexagon::STb_GP_cdnNotPt_nv_V4 :
 718     case Hexagon::STh_GP_cPt_nv_V4 :
 719     case Hexagon::STh_GP_cNotPt_nv_V4 :
 720     case Hexagon::STh_GP_cdnPt_nv_V4 :
 721     case Hexagon::STh_GP_cdnNotPt_nv_V4 :
 722     case Hexagon::STw_GP_cPt_nv_V4 :
 723     case Hexagon::STw_GP_cNotPt_nv_V4 :
 724     case Hexagon::STw_GP_cdnPt_nv_V4 :
 725     case Hexagon::STw_GP_cdnNotPt_nv_V4 :
 726
 727     // TFR_FI
 728     case Hexagon::TFR_FI_immext_V4:
 729
 730     // TFRI_F
 731     case Hexagon::TFRI_f:
 732     case Hexagon::TFRI_cPt_f:
 733     case Hexagon::TFRI_cNotPt_f:
 734     case Hexagon::CONST64_Float_Real:
 735       return true;
 736
 737     default:
 738       return false;
 739   }
 740   return  false;
 741 }
 742
 743 bool HexagonInstrInfo::isNewValueJump(const MachineInstr *MI) const {
 744   switch (MI->getOpcode()) {
 745     // JMP_EQri
 746     case Hexagon::JMP_EQriPt_nv_V4:
 747     case Hexagon::JMP_EQriPnt_nv_V4:
 748     case Hexagon::JMP_EQriNotPt_nv_V4:
 749     case Hexagon::JMP_EQriNotPnt_nv_V4:
 750     case Hexagon::JMP_EQriPt_ie_nv_V4:
 751     case Hexagon::JMP_EQriPnt_ie_nv_V4:
 752     case Hexagon::JMP_EQriNotPt_ie_nv_V4:
 753     case Hexagon::JMP_EQriNotPnt_ie_nv_V4:
 754
 755     // JMP_EQri - with -1
 756     case Hexagon::JMP_EQriPtneg_nv_V4:
 757     case Hexagon::JMP_EQriPntneg_nv_V4:
 758     case Hexagon::JMP_EQriNotPtneg_nv_V4:
 759     case Hexagon::JMP_EQriNotPntneg_nv_V4:
 760     case Hexagon::JMP_EQriPtneg_ie_nv_V4:
 761     case Hexagon::JMP_EQriPntneg_ie_nv_V4:
 762     case Hexagon::JMP_EQriNotPtneg_ie_nv_V4:
 763     case Hexagon::JMP_EQriNotPntneg_ie_nv_V4:
 764
 765     // JMP_EQrr
 766     case Hexagon::JMP_EQrrPt_nv_V4:
 767     case Hexagon::JMP_EQrrPnt_nv_V4:
 768     case Hexagon::JMP_EQrrNotPt_nv_V4:
 769     case Hexagon::JMP_EQrrNotPnt_nv_V4:
 770     case Hexagon::JMP_EQrrPt_ie_nv_V4:
 771     case Hexagon::JMP_EQrrPnt_ie_nv_V4:
 772     case Hexagon::JMP_EQrrNotPt_ie_nv_V4:
 773     case Hexagon::JMP_EQrrNotPnt_ie_nv_V4:
 774
 775     // JMP_GTri
 776     case Hexagon::JMP_GTriPt_nv_V4:
 777     case Hexagon::JMP_GTriPnt_nv_V4:
 778     case Hexagon::JMP_GTriNotPt_nv_V4:
 779     case Hexagon::JMP_GTriNotPnt_nv_V4:
 780     case Hexagon::JMP_GTriPt_ie_nv_V4:
 781     case Hexagon::JMP_GTriPnt_ie_nv_V4:
 782     case Hexagon::JMP_GTriNotPt_ie_nv_V4:
 783     case Hexagon::JMP_GTriNotPnt_ie_nv_V4:
 784
 785     // JMP_GTri - with -1
 786     case Hexagon::JMP_GTriPtneg_nv_V4:
 787     case Hexagon::JMP_GTriPntneg_nv_V4:
 788     case Hexagon::JMP_GTriNotPtneg_nv_V4:
 789     case Hexagon::JMP_GTriNotPntneg_nv_V4:
 790     case Hexagon::JMP_GTriPtneg_ie_nv_V4:
 791     case Hexagon::JMP_GTriPntneg_ie_nv_V4:
 792     case Hexagon::JMP_GTriNotPtneg_ie_nv_V4:
 793     case Hexagon::JMP_GTriNotPntneg_ie_nv_V4:
 794
 795     // JMP_GTrr
 796     case Hexagon::JMP_GTrrPt_nv_V4:
 797     case Hexagon::JMP_GTrrPnt_nv_V4:
 798     case Hexagon::JMP_GTrrNotPt_nv_V4:
 799     case Hexagon::JMP_GTrrNotPnt_nv_V4:
 800     case Hexagon::JMP_GTrrPt_ie_nv_V4:
 801     case Hexagon::JMP_GTrrPnt_ie_nv_V4:
 802     case Hexagon::JMP_GTrrNotPt_ie_nv_V4:
 803     case Hexagon::JMP_GTrrNotPnt_ie_nv_V4:
 804
 805     // JMP_GTrrdn
 806     case Hexagon::JMP_GTrrdnPt_nv_V4:
 807     case Hexagon::JMP_GTrrdnPnt_nv_V4:
 808     case Hexagon::JMP_GTrrdnNotPt_nv_V4:
 809     case Hexagon::JMP_GTrrdnNotPnt_nv_V4:
 810     case Hexagon::JMP_GTrrdnPt_ie_nv_V4:
 811     case Hexagon::JMP_GTrrdnPnt_ie_nv_V4:
 812     case Hexagon::JMP_GTrrdnNotPt_ie_nv_V4:
 813     case Hexagon::JMP_GTrrdnNotPnt_ie_nv_V4:
 814
 815     // JMP_GTUri
 816     case Hexagon::JMP_GTUriPt_nv_V4:
 817     case Hexagon::JMP_GTUriPnt_nv_V4:
 818     case Hexagon::JMP_GTUriNotPt_nv_V4:
 819     case Hexagon::JMP_GTUriNotPnt_nv_V4:
 820     case Hexagon::JMP_GTUriPt_ie_nv_V4:
 821     case Hexagon::JMP_GTUriPnt_ie_nv_V4:
 822     case Hexagon::JMP_GTUriNotPt_ie_nv_V4:
 823     case Hexagon::JMP_GTUriNotPnt_ie_nv_V4:
 824
 825     // JMP_GTUrr
 826     case Hexagon::JMP_GTUrrPt_nv_V4:
 827     case Hexagon::JMP_GTUrrPnt_nv_V4:
 828     case Hexagon::JMP_GTUrrNotPt_nv_V4:
 829     case Hexagon::JMP_GTUrrNotPnt_nv_V4:
 830     case Hexagon::JMP_GTUrrPt_ie_nv_V4:
 831     case Hexagon::JMP_GTUrrPnt_ie_nv_V4:
 832     case Hexagon::JMP_GTUrrNotPt_ie_nv_V4:
 833     case Hexagon::JMP_GTUrrNotPnt_ie_nv_V4:
 834
 835     // JMP_GTUrrdn
 836     case Hexagon::JMP_GTUrrdnPt_nv_V4:
 837     case Hexagon::JMP_GTUrrdnPnt_nv_V4:
 838     case Hexagon::JMP_GTUrrdnNotPt_nv_V4:
 839     case Hexagon::JMP_GTUrrdnNotPnt_nv_V4:
 840     case Hexagon::JMP_GTUrrdnPt_ie_nv_V4:
 841     case Hexagon::JMP_GTUrrdnPnt_ie_nv_V4:
 842     case Hexagon::JMP_GTUrrdnNotPt_ie_nv_V4:
 843     case Hexagon::JMP_GTUrrdnNotPnt_ie_nv_V4:
 844       return true;
 845
 846     default:
 847       return false;
 848   }
 849   return false;
 850 }
 851
 852 unsigned HexagonInstrInfo::getImmExtForm(const MachineInstr* MI) const {
 853   switch(MI->getOpcode()) {
 854   default: llvm_unreachable("Unknown type of instruction");
 855
 856   // JMP_EQri
 857   case Hexagon::JMP_EQriPt_nv_V4:
 858     return Hexagon::JMP_EQriPt_ie_nv_V4;
 859   case Hexagon::JMP_EQriNotPt_nv_V4:
 860     return Hexagon::JMP_EQriNotPt_ie_nv_V4;
 861   case Hexagon::JMP_EQriPnt_nv_V4:
 862     return Hexagon::JMP_EQriPnt_ie_nv_V4;
 863   case Hexagon::JMP_EQriNotPnt_nv_V4:
 864     return Hexagon::JMP_EQriNotPnt_ie_nv_V4;
 865
 866   // JMP_EQri -- with -1
 867   case Hexagon::JMP_EQriPtneg_nv_V4:
 868     return Hexagon::JMP_EQriPtneg_ie_nv_V4;
 869   case Hexagon::JMP_EQriNotPtneg_nv_V4:
 870     return Hexagon::JMP_EQriNotPtneg_ie_nv_V4;
 871   case Hexagon::JMP_EQriPntneg_nv_V4:
 872     return Hexagon::JMP_EQriPntneg_ie_nv_V4;
 873   case Hexagon::JMP_EQriNotPntneg_nv_V4:
 874     return Hexagon::JMP_EQriNotPntneg_ie_nv_V4;
 875
 876   // JMP_EQrr
 877   case Hexagon::JMP_EQrrPt_nv_V4:
 878     return Hexagon::JMP_EQrrPt_ie_nv_V4;
 879   case Hexagon::JMP_EQrrNotPt_nv_V4:
 880     return Hexagon::JMP_EQrrNotPt_ie_nv_V4;
 881   case Hexagon::JMP_EQrrPnt_nv_V4:
 882     return Hexagon::JMP_EQrrPnt_ie_nv_V4;
 883   case Hexagon::JMP_EQrrNotPnt_nv_V4:
 884     return Hexagon::JMP_EQrrNotPnt_ie_nv_V4;
 885
 886   // JMP_GTri
 887   case Hexagon::JMP_GTriPt_nv_V4:
 888     return Hexagon::JMP_GTriPt_ie_nv_V4;
 889   case Hexagon::JMP_GTriNotPt_nv_V4:
 890     return Hexagon::JMP_GTriNotPt_ie_nv_V4;
 891   case Hexagon::JMP_GTriPnt_nv_V4:
 892     return Hexagon::JMP_GTriPnt_ie_nv_V4;
 893   case Hexagon::JMP_GTriNotPnt_nv_V4:
 894     return Hexagon::JMP_GTriNotPnt_ie_nv_V4;
 895
 896   // JMP_GTri -- with -1
 897   case Hexagon::JMP_GTriPtneg_nv_V4:
 898     return Hexagon::JMP_GTriPtneg_ie_nv_V4;
 899   case Hexagon::JMP_GTriNotPtneg_nv_V4:
 900     return Hexagon::JMP_GTriNotPtneg_ie_nv_V4;
 901   case Hexagon::JMP_GTriPntneg_nv_V4:
 902     return Hexagon::JMP_GTriPntneg_ie_nv_V4;
 903   case Hexagon::JMP_GTriNotPntneg_nv_V4:
 904     return Hexagon::JMP_GTriNotPntneg_ie_nv_V4;
 905
 906   // JMP_GTrr
 907   case Hexagon::JMP_GTrrPt_nv_V4:
 908     return Hexagon::JMP_GTrrPt_ie_nv_V4;
 909   case Hexagon::JMP_GTrrNotPt_nv_V4:
 910     return Hexagon::JMP_GTrrNotPt_ie_nv_V4;
 911   case Hexagon::JMP_GTrrPnt_nv_V4:
 912     return Hexagon::JMP_GTrrPnt_ie_nv_V4;
 913   case Hexagon::JMP_GTrrNotPnt_nv_V4:
 914     return Hexagon::JMP_GTrrNotPnt_ie_nv_V4;
 915
 916   // JMP_GTrrdn
 917   case Hexagon::JMP_GTrrdnPt_nv_V4:
 918     return Hexagon::JMP_GTrrdnPt_ie_nv_V4;
 919   case Hexagon::JMP_GTrrdnNotPt_nv_V4:
 920     return Hexagon::JMP_GTrrdnNotPt_ie_nv_V4;
 921   case Hexagon::JMP_GTrrdnPnt_nv_V4:
 922     return Hexagon::JMP_GTrrdnPnt_ie_nv_V4;
 923   case Hexagon::JMP_GTrrdnNotPnt_nv_V4:
 924     return Hexagon::JMP_GTrrdnNotPnt_ie_nv_V4;
 925
 926   // JMP_GTUri
 927   case Hexagon::JMP_GTUriPt_nv_V4:
 928     return Hexagon::JMP_GTUriPt_ie_nv_V4;
 929   case Hexagon::JMP_GTUriNotPt_nv_V4:
 930     return Hexagon::JMP_GTUriNotPt_ie_nv_V4;
 931   case Hexagon::JMP_GTUriPnt_nv_V4:
 932     return Hexagon::JMP_GTUriPnt_ie_nv_V4;
 933   case Hexagon::JMP_GTUriNotPnt_nv_V4:
 934     return Hexagon::JMP_GTUriNotPnt_ie_nv_V4;
 935
 936   // JMP_GTUrr
 937   case Hexagon::JMP_GTUrrPt_nv_V4:
 938     return Hexagon::JMP_GTUrrPt_ie_nv_V4;
 939   case Hexagon::JMP_GTUrrNotPt_nv_V4:
 940     return Hexagon::JMP_GTUrrNotPt_ie_nv_V4;
 941   case Hexagon::JMP_GTUrrPnt_nv_V4:
 942     return Hexagon::JMP_GTUrrPnt_ie_nv_V4;
 943   case Hexagon::JMP_GTUrrNotPnt_nv_V4:
 944     return Hexagon::JMP_GTUrrNotPnt_ie_nv_V4;
 945
 946   // JMP_GTUrrdn
 947   case Hexagon::JMP_GTUrrdnPt_nv_V4:
 948     return Hexagon::JMP_GTUrrdnPt_ie_nv_V4;
 949   case Hexagon::JMP_GTUrrdnNotPt_nv_V4:
 950     return Hexagon::JMP_GTUrrdnNotPt_ie_nv_V4;
 951   case Hexagon::JMP_GTUrrdnPnt_nv_V4:
 952     return Hexagon::JMP_GTUrrdnPnt_ie_nv_V4;
 953   case Hexagon::JMP_GTUrrdnNotPnt_nv_V4:
 954     return Hexagon::JMP_GTUrrdnNotPnt_ie_nv_V4;
 955
 956   case Hexagon::TFR_FI:
 957       return Hexagon::TFR_FI_immext_V4;
 958
 959   case Hexagon::MEMw_ADDSUBi_indexed_MEM_V4 :
 960   case Hexagon::MEMw_ADDi_indexed_MEM_V4 :
 961   case Hexagon::MEMw_SUBi_indexed_MEM_V4 :
 962   case Hexagon::MEMw_ADDr_indexed_MEM_V4 :
 963   case Hexagon::MEMw_SUBr_indexed_MEM_V4 :
 964   case Hexagon::MEMw_ANDr_indexed_MEM_V4 :
 965   case Hexagon::MEMw_ORr_indexed_MEM_V4 :
 966   case Hexagon::MEMw_ADDSUBi_MEM_V4 :
 967   case Hexagon::MEMw_ADDi_MEM_V4 :
 968   case Hexagon::MEMw_SUBi_MEM_V4 :
 969   case Hexagon::MEMw_ADDr_MEM_V4 :
 970   case Hexagon::MEMw_SUBr_MEM_V4 :
 971   case Hexagon::MEMw_ANDr_MEM_V4 :
 972   case Hexagon::MEMw_ORr_MEM_V4 :
 973   case Hexagon::MEMh_ADDSUBi_indexed_MEM_V4 :
 974   case Hexagon::MEMh_ADDi_indexed_MEM_V4 :
 975   case Hexagon::MEMh_SUBi_indexed_MEM_V4 :
 976   case Hexagon::MEMh_ADDr_indexed_MEM_V4 :
 977   case Hexagon::MEMh_SUBr_indexed_MEM_V4 :
 978   case Hexagon::MEMh_ANDr_indexed_MEM_V4 :
 979   case Hexagon::MEMh_ORr_indexed_MEM_V4 :
 980   case Hexagon::MEMh_ADDSUBi_MEM_V4 :
 981   case Hexagon::MEMh_ADDi_MEM_V4 :
 982   case Hexagon::MEMh_SUBi_MEM_V4 :
 983   case Hexagon::MEMh_ADDr_MEM_V4 :
 984   case Hexagon::MEMh_SUBr_MEM_V4 :
 985   case Hexagon::MEMh_ANDr_MEM_V4 :
 986   case Hexagon::MEMh_ORr_MEM_V4 :
 987   case Hexagon::MEMb_ADDSUBi_indexed_MEM_V4 :
 988   case Hexagon::MEMb_ADDi_indexed_MEM_V4 :
 989   case Hexagon::MEMb_SUBi_indexed_MEM_V4 :
 990   case Hexagon::MEMb_ADDr_indexed_MEM_V4 :
 991   case Hexagon::MEMb_SUBr_indexed_MEM_V4 :
 992   case Hexagon::MEMb_ANDr_indexed_MEM_V4 :
 993   case Hexagon::MEMb_ORr_indexed_MEM_V4 :
 994   case Hexagon::MEMb_ADDSUBi_MEM_V4 :
 995   case Hexagon::MEMb_ADDi_MEM_V4 :
 996   case Hexagon::MEMb_SUBi_MEM_V4 :
 997   case Hexagon::MEMb_ADDr_MEM_V4 :
 998   case Hexagon::MEMb_SUBr_MEM_V4 :
 999   case Hexagon::MEMb_ANDr_MEM_V4 :
1000   case Hexagon::MEMb_ORr_MEM_V4 :
1001     llvm_unreachable("Needs implementing");
1002   }
1003 }
1004
1005 unsigned HexagonInstrInfo::getNormalBranchForm(const MachineInstr* MI) const {
1006   switch(MI->getOpcode()) {
1007   default: llvm_unreachable("Unknown type of jump instruction");
1008
1009   // JMP_EQri
1010   case Hexagon::JMP_EQriPt_ie_nv_V4:
1011     return Hexagon::JMP_EQriPt_nv_V4;
1012   case Hexagon::JMP_EQriNotPt_ie_nv_V4:
1013     return Hexagon::JMP_EQriNotPt_nv_V4;
1014   case Hexagon::JMP_EQriPnt_ie_nv_V4:
1015     return Hexagon::JMP_EQriPnt_nv_V4;
1016   case Hexagon::JMP_EQriNotPnt_ie_nv_V4:
1017     return Hexagon::JMP_EQriNotPnt_nv_V4;
1018
1019   // JMP_EQri -- with -1
1020   case Hexagon::JMP_EQriPtneg_ie_nv_V4:
1021     return Hexagon::JMP_EQriPtneg_nv_V4;
1022   case Hexagon::JMP_EQriNotPtneg_ie_nv_V4:
1023     return Hexagon::JMP_EQriNotPtneg_nv_V4;
1024   case Hexagon::JMP_EQriPntneg_ie_nv_V4:
1025     return Hexagon::JMP_EQriPntneg_nv_V4;
1026   case Hexagon::JMP_EQriNotPntneg_ie_nv_V4:
1027     return Hexagon::JMP_EQriNotPntneg_nv_V4;
1028
1029   // JMP_EQrr
1030   case Hexagon::JMP_EQrrPt_ie_nv_V4:
1031     return Hexagon::JMP_EQrrPt_nv_V4;
1032   case Hexagon::JMP_EQrrNotPt_ie_nv_V4:
1033     return Hexagon::JMP_EQrrNotPt_nv_V4;
1034   case Hexagon::JMP_EQrrPnt_ie_nv_V4:
1035     return Hexagon::JMP_EQrrPnt_nv_V4;
1036   case Hexagon::JMP_EQrrNotPnt_ie_nv_V4:
1037     return Hexagon::JMP_EQrrNotPnt_nv_V4;
1038
1039   // JMP_GTri
1040   case Hexagon::JMP_GTriPt_ie_nv_V4:
1041     return Hexagon::JMP_GTriPt_nv_V4;
1042   case Hexagon::JMP_GTriNotPt_ie_nv_V4:
1043     return Hexagon::JMP_GTriNotPt_nv_V4;
1044   case Hexagon::JMP_GTriPnt_ie_nv_V4:
1045     return Hexagon::JMP_GTriPnt_nv_V4;
1046   case Hexagon::JMP_GTriNotPnt_ie_nv_V4:
1047     return Hexagon::JMP_GTriNotPnt_nv_V4;
1048
1049   // JMP_GTri -- with -1
1050   case Hexagon::JMP_GTriPtneg_ie_nv_V4:
1051     return Hexagon::JMP_GTriPtneg_nv_V4;
1052   case Hexagon::JMP_GTriNotPtneg_ie_nv_V4:
1053     return Hexagon::JMP_GTriNotPtneg_nv_V4;
1054   case Hexagon::JMP_GTriPntneg_ie_nv_V4:
1055     return Hexagon::JMP_GTriPntneg_nv_V4;
1056   case Hexagon::JMP_GTriNotPntneg_ie_nv_V4:
1057     return Hexagon::JMP_GTriNotPntneg_nv_V4;
1058
1059   // JMP_GTrr
1060   case Hexagon::JMP_GTrrPt_ie_nv_V4:
1061     return Hexagon::JMP_GTrrPt_nv_V4;
1062   case Hexagon::JMP_GTrrNotPt_ie_nv_V4:
1063     return Hexagon::JMP_GTrrNotPt_nv_V4;
1064   case Hexagon::JMP_GTrrPnt_ie_nv_V4:
1065     return Hexagon::JMP_GTrrPnt_nv_V4;
1066   case Hexagon::JMP_GTrrNotPnt_ie_nv_V4:
1067     return Hexagon::JMP_GTrrNotPnt_nv_V4;
1068
1069   // JMP_GTrrdn
1070   case Hexagon::JMP_GTrrdnPt_ie_nv_V4:
1071     return Hexagon::JMP_GTrrdnPt_nv_V4;
1072   case Hexagon::JMP_GTrrdnNotPt_ie_nv_V4:
1073     return Hexagon::JMP_GTrrdnNotPt_nv_V4;
1074   case Hexagon::JMP_GTrrdnPnt_ie_nv_V4:
1075     return Hexagon::JMP_GTrrdnPnt_nv_V4;
1076   case Hexagon::JMP_GTrrdnNotPnt_ie_nv_V4:
1077     return Hexagon::JMP_GTrrdnNotPnt_nv_V4;
1078
1079   // JMP_GTUri
1080   case Hexagon::JMP_GTUriPt_ie_nv_V4:
1081     return Hexagon::JMP_GTUriPt_nv_V4;
1082   case Hexagon::JMP_GTUriNotPt_ie_nv_V4:
1083     return Hexagon::JMP_GTUriNotPt_nv_V4;
1084   case Hexagon::JMP_GTUriPnt_ie_nv_V4:
1085     return Hexagon::JMP_GTUriPnt_nv_V4;
1086   case Hexagon::JMP_GTUriNotPnt_ie_nv_V4:
1087     return Hexagon::JMP_GTUriNotPnt_nv_V4;
1088
1089   // JMP_GTUrr
1090   case Hexagon::JMP_GTUrrPt_ie_nv_V4:
1091     return Hexagon::JMP_GTUrrPt_nv_V4;
1092   case Hexagon::JMP_GTUrrNotPt_ie_nv_V4:
1093     return Hexagon::JMP_GTUrrNotPt_nv_V4;
1094   case Hexagon::JMP_GTUrrPnt_ie_nv_V4:
1095     return Hexagon::JMP_GTUrrPnt_nv_V4;
1096   case Hexagon::JMP_GTUrrNotPnt_ie_nv_V4:
1097     return Hexagon::JMP_GTUrrNotPnt_nv_V4;
1098
1099   // JMP_GTUrrdn
1100   case Hexagon::JMP_GTUrrdnPt_ie_nv_V4:
1101     return Hexagon::JMP_GTUrrdnPt_nv_V4;
1102   case Hexagon::JMP_GTUrrdnNotPt_ie_nv_V4:
1103     return Hexagon::JMP_GTUrrdnNotPt_nv_V4;
1104   case Hexagon::JMP_GTUrrdnPnt_ie_nv_V4:
1105     return Hexagon::JMP_GTUrrdnPnt_nv_V4;
1106   case Hexagon::JMP_GTUrrdnNotPnt_ie_nv_V4:
1107     return Hexagon::JMP_GTUrrdnNotPnt_nv_V4;
1108   }
1109 }
1110
1111
1112 bool HexagonInstrInfo::isNewValueStore(const MachineInstr *MI) const {
1113   switch (MI->getOpcode()) {
1114
1115     // Store Byte
1116     case Hexagon::STrib_nv_V4:
1117     case Hexagon::STrib_indexed_nv_V4:
1118     case Hexagon::STrib_indexed_shl_nv_V4:
1119     case Hexagon::STrib_shl_nv_V4:
1120     case Hexagon::STrib_GP_nv_V4:
1121     case Hexagon::STb_GP_nv_V4:
1122     case Hexagon::POST_STbri_nv_V4:
1123     case Hexagon::STrib_cPt_nv_V4:
1124     case Hexagon::STrib_cdnPt_nv_V4:
1125     case Hexagon::STrib_cNotPt_nv_V4:
1126     case Hexagon::STrib_cdnNotPt_nv_V4:
1127     case Hexagon::STrib_indexed_cPt_nv_V4:
1128     case Hexagon::STrib_indexed_cdnPt_nv_V4:
1129     case Hexagon::STrib_indexed_cNotPt_nv_V4:
1130     case Hexagon::STrib_indexed_cdnNotPt_nv_V4:
1131     case Hexagon::STrib_indexed_shl_cPt_nv_V4:
1132     case Hexagon::STrib_indexed_shl_cdnPt_nv_V4:
1133     case Hexagon::STrib_indexed_shl_cNotPt_nv_V4:
1134     case Hexagon::STrib_indexed_shl_cdnNotPt_nv_V4:
1135     case Hexagon::POST_STbri_cPt_nv_V4:
1136     case Hexagon::POST_STbri_cdnPt_nv_V4:
1137     case Hexagon::POST_STbri_cNotPt_nv_V4:
1138     case Hexagon::POST_STbri_cdnNotPt_nv_V4:
1139     case Hexagon::STb_GP_cPt_nv_V4:
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1200
1201     // Store Word
1202     case Hexagon::STriw_nv_V4:
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1239     case Hexagon::STriw_imm_abs_cPt_nv_V4:
1240     case Hexagon::STriw_imm_abs_cdnPt_nv_V4:
1241     case Hexagon::STriw_imm_abs_cNotPt_nv_V4:
1242     case Hexagon::STriw_imm_abs_cdnNotPt_nv_V4:
1243       return true;
1244
1245     default:
1246       return false;
1247   }
1248   return false;
1249 }
1250
1251 bool HexagonInstrInfo::isPostIncrement (const MachineInstr* MI) const {
1252   switch (MI->getOpcode())
1253   {
1254     // Load Byte
1255     case Hexagon::POST_LDrib:
1256     case Hexagon::POST_LDrib_cPt:
1257     case Hexagon::POST_LDrib_cNotPt:
1258     case Hexagon::POST_LDrib_cdnPt_V4:
1259     case Hexagon::POST_LDrib_cdnNotPt_V4:
1260
1261     // Load unsigned byte
1262     case Hexagon::POST_LDriub:
1263     case Hexagon::POST_LDriub_cPt:
1264     case Hexagon::POST_LDriub_cNotPt:
1265     case Hexagon::POST_LDriub_cdnPt_V4:
1266     case Hexagon::POST_LDriub_cdnNotPt_V4:
1267
1268     // Load halfword
1269     case Hexagon::POST_LDrih:
1270     case Hexagon::POST_LDrih_cPt:
1271     case Hexagon::POST_LDrih_cNotPt:
1272     case Hexagon::POST_LDrih_cdnPt_V4:
1273     case Hexagon::POST_LDrih_cdnNotPt_V4:
1274
1275     // Load unsigned halfword
1276     case Hexagon::POST_LDriuh:
1277     case Hexagon::POST_LDriuh_cPt:
1278     case Hexagon::POST_LDriuh_cNotPt:
1279     case Hexagon::POST_LDriuh_cdnPt_V4:
1280     case Hexagon::POST_LDriuh_cdnNotPt_V4:
1281
1282     // Load word
1283     case Hexagon::POST_LDriw:
1284     case Hexagon::POST_LDriw_cPt:
1285     case Hexagon::POST_LDriw_cNotPt:
1286     case Hexagon::POST_LDriw_cdnPt_V4:
1287     case Hexagon::POST_LDriw_cdnNotPt_V4:
1288
1289     // Load double word
1290     case Hexagon::POST_LDrid:
1291     case Hexagon::POST_LDrid_cPt:
1292     case Hexagon::POST_LDrid_cNotPt:
1293     case Hexagon::POST_LDrid_cdnPt_V4:
1294     case Hexagon::POST_LDrid_cdnNotPt_V4:
1295
1296     // Store byte
1297     case Hexagon::POST_STbri:
1298     case Hexagon::POST_STbri_cPt:
1299     case Hexagon::POST_STbri_cNotPt:
1300     case Hexagon::POST_STbri_cdnPt_V4:
1301     case Hexagon::POST_STbri_cdnNotPt_V4:
1302
1303     // Store halfword
1304     case Hexagon::POST_SThri:
1305     case Hexagon::POST_SThri_cPt:
1306     case Hexagon::POST_SThri_cNotPt:
1307     case Hexagon::POST_SThri_cdnPt_V4:
1308     case Hexagon::POST_SThri_cdnNotPt_V4:
1309
1310     // Store word
1311     case Hexagon::POST_STwri:
1312     case Hexagon::POST_STwri_cPt:
1313     case Hexagon::POST_STwri_cNotPt:
1314     case Hexagon::POST_STwri_cdnPt_V4:
1315     case Hexagon::POST_STwri_cdnNotPt_V4:
1316
1317     // Store double word
1318     case Hexagon::POST_STdri:
1319     case Hexagon::POST_STdri_cPt:
1320     case Hexagon::POST_STdri_cNotPt:
1321     case Hexagon::POST_STdri_cdnPt_V4:
1322     case Hexagon::POST_STdri_cdnNotPt_V4:
1323       return true;
1324
1325     default:
1326       return false;
1327   }
1328 }
1329
1330 bool HexagonInstrInfo::isSaveCalleeSavedRegsCall(const MachineInstr *MI) const {
1331   return MI->getOpcode() == Hexagon::SAVE_REGISTERS_CALL_V4;
1332 }
1333
1334 bool HexagonInstrInfo::isPredicable(MachineInstr *MI) const {
1335   bool isPred = MI->getDesc().isPredicable();
1336
1337   if (!isPred)
1338     return false;
1339
1340   const int Opc = MI->getOpcode();
1341
1342   switch(Opc) {
1343   case Hexagon::TFRI:
1344     return isInt<12>(MI->getOperand(1).getImm());
1345
1346   case Hexagon::STrid:
1347   case Hexagon::STrid_indexed:
1348     return isShiftedUInt<6,3>(MI->getOperand(1).getImm());
1349
1350   case Hexagon::STriw:
1351   case Hexagon::STriw_indexed:
1352   case Hexagon::STriw_nv_V4:
1353     return isShiftedUInt<6,2>(MI->getOperand(1).getImm());
1354
1355   case Hexagon::STrih:
1356   case Hexagon::STrih_indexed:
1357   case Hexagon::STrih_nv_V4:
1358     return isShiftedUInt<6,1>(MI->getOperand(1).getImm());
1359
1360   case Hexagon::STrib:
1361   case Hexagon::STrib_indexed:
1362   case Hexagon::STrib_nv_V4:
1363     return isUInt<6>(MI->getOperand(1).getImm());
1364
1365   case Hexagon::LDrid:
1366   case Hexagon::LDrid_indexed:
1367     return isShiftedUInt<6,3>(MI->getOperand(2).getImm());
1368
1369   case Hexagon::LDriw:
1370   case Hexagon::LDriw_indexed:
1371     return isShiftedUInt<6,2>(MI->getOperand(2).getImm());
1372
1373   case Hexagon::LDrih:
1374   case Hexagon::LDriuh:
1375   case Hexagon::LDrih_indexed:
1376   case Hexagon::LDriuh_indexed:
1377     return isShiftedUInt<6,1>(MI->getOperand(2).getImm());
1378
1379   case Hexagon::LDrib:
1380   case Hexagon::LDriub:
1381   case Hexagon::LDrib_indexed:
1382   case Hexagon::LDriub_indexed:
1383     return isUInt<6>(MI->getOperand(2).getImm());
1384
1385   case Hexagon::POST_LDrid:
1386     return isShiftedInt<4,3>(MI->getOperand(3).getImm());
1387
1388   case Hexagon::POST_LDriw:
1389     return isShiftedInt<4,2>(MI->getOperand(3).getImm());
1390
1391   case Hexagon::POST_LDrih:
1392   case Hexagon::POST_LDriuh:
1393     return isShiftedInt<4,1>(MI->getOperand(3).getImm());
1394
1395   case Hexagon::POST_LDrib:
1396   case Hexagon::POST_LDriub:
1397     return isInt<4>(MI->getOperand(3).getImm());
1398
1399   case Hexagon::STrib_imm_V4:
1400   case Hexagon::STrih_imm_V4:
1401   case Hexagon::STriw_imm_V4:
1402     return (isUInt<6>(MI->getOperand(1).getImm()) &&
1403             isInt<6>(MI->getOperand(2).getImm()));
1404
1405   case Hexagon::ADD_ri:
1406     return isInt<8>(MI->getOperand(2).getImm());
1407
1408   case Hexagon::ASLH:
1409   case Hexagon::ASRH:
1410   case Hexagon::SXTB:
1411   case Hexagon::SXTH:
1412   case Hexagon::ZXTB:
1413   case Hexagon::ZXTH:
1414     return Subtarget.getHexagonArchVersion() == HexagonSubtarget::V4;
1415
1416   case Hexagon::JMPR:
1417     return false;
1418   }
1419
1420   return true;
1421 }
1422
1423 unsigned HexagonInstrInfo::getInvertedPredicatedOpcode(const int Opc) const {
1424   switch(Opc) {
1425     case Hexagon::TFR_cPt:
1426       return Hexagon::TFR_cNotPt;
1427     case Hexagon::TFR_cNotPt:
1428       return Hexagon::TFR_cPt;
1429
1430     case Hexagon::TFRI_cPt:
1431       return Hexagon::TFRI_cNotPt;
1432     case Hexagon::TFRI_cNotPt:
1433       return Hexagon::TFRI_cPt;
1434
1435     case Hexagon::JMP_c:
1436       return Hexagon::JMP_cNot;
1437     case Hexagon::JMP_cNot:
1438       return Hexagon::JMP_c;
1439
1440     case Hexagon::ADD_ri_cPt:
1441       return Hexagon::ADD_ri_cNotPt;
1442     case Hexagon::ADD_ri_cNotPt:
1443       return Hexagon::ADD_ri_cPt;
1444
1445     case Hexagon::ADD_rr_cPt:
1446       return Hexagon::ADD_rr_cNotPt;
1447     case Hexagon::ADD_rr_cNotPt:
1448       return Hexagon::ADD_rr_cPt;
1449
1450     case Hexagon::XOR_rr_cPt:
1451       return Hexagon::XOR_rr_cNotPt;
1452     case Hexagon::XOR_rr_cNotPt:
1453       return Hexagon::XOR_rr_cPt;
1454
1455     case Hexagon::AND_rr_cPt:
1456       return Hexagon::AND_rr_cNotPt;
1457     case Hexagon::AND_rr_cNotPt:
1458       return Hexagon::AND_rr_cPt;
1459
1460     case Hexagon::OR_rr_cPt:
1461       return Hexagon::OR_rr_cNotPt;
1462     case Hexagon::OR_rr_cNotPt:
1463       return Hexagon::OR_rr_cPt;
1464
1465     case Hexagon::SUB_rr_cPt:
1466       return Hexagon::SUB_rr_cNotPt;
1467     case Hexagon::SUB_rr_cNotPt:
1468       return Hexagon::SUB_rr_cPt;
1469
1470     case Hexagon::COMBINE_rr_cPt:
1471       return Hexagon::COMBINE_rr_cNotPt;
1472     case Hexagon::COMBINE_rr_cNotPt:
1473       return Hexagon::COMBINE_rr_cPt;
1474
1475     case Hexagon::ASLH_cPt_V4:
1476       return Hexagon::ASLH_cNotPt_V4;
1477     case Hexagon::ASLH_cNotPt_V4:
1478       return Hexagon::ASLH_cPt_V4;
1479
1480     case Hexagon::ASRH_cPt_V4:
1481       return Hexagon::ASRH_cNotPt_V4;
1482     case Hexagon::ASRH_cNotPt_V4:
1483       return Hexagon::ASRH_cPt_V4;
1484
1485     case Hexagon::SXTB_cPt_V4:
1486       return Hexagon::SXTB_cNotPt_V4;
1487     case Hexagon::SXTB_cNotPt_V4:
1488       return Hexagon::SXTB_cPt_V4;
1489
1490     case Hexagon::SXTH_cPt_V4:
1491       return Hexagon::SXTH_cNotPt_V4;
1492     case Hexagon::SXTH_cNotPt_V4:
1493       return Hexagon::SXTH_cPt_V4;
1494
1495     case Hexagon::ZXTB_cPt_V4:
1496       return Hexagon::ZXTB_cNotPt_V4;
1497     case Hexagon::ZXTB_cNotPt_V4:
1498       return Hexagon::ZXTB_cPt_V4;
1499
1500     case Hexagon::ZXTH_cPt_V4:
1501       return Hexagon::ZXTH_cNotPt_V4;
1502     case Hexagon::ZXTH_cNotPt_V4:
1503       return Hexagon::ZXTH_cPt_V4;
1504
1505
1506     case Hexagon::JMPR_cPt:
1507       return Hexagon::JMPR_cNotPt;
1508     case Hexagon::JMPR_cNotPt:
1509       return Hexagon::JMPR_cPt;
1510
1511   // V4 indexed+scaled load.
1512     case Hexagon::LDrid_indexed_cPt_V4:
1513       return Hexagon::LDrid_indexed_cNotPt_V4;
1514     case Hexagon::LDrid_indexed_cNotPt_V4:
1515       return Hexagon::LDrid_indexed_cPt_V4;
1516
1517     case Hexagon::LDrid_indexed_shl_cPt_V4:
1518       return Hexagon::LDrid_indexed_shl_cNotPt_V4;
1519     case Hexagon::LDrid_indexed_shl_cNotPt_V4:
1520       return Hexagon::LDrid_indexed_shl_cPt_V4;
1521
1522     case Hexagon::LDrib_indexed_cPt_V4:
1523       return Hexagon::LDrib_indexed_cNotPt_V4;
1524     case Hexagon::LDrib_indexed_cNotPt_V4:
1525       return Hexagon::LDrib_indexed_cPt_V4;
1526
1527     case Hexagon::LDriub_indexed_cPt_V4:
1528       return Hexagon::LDriub_indexed_cNotPt_V4;
1529     case Hexagon::LDriub_indexed_cNotPt_V4:
1530       return Hexagon::LDriub_indexed_cPt_V4;
1531
1532     case Hexagon::LDrib_indexed_shl_cPt_V4:
1533       return Hexagon::LDrib_indexed_shl_cNotPt_V4;
1534     case Hexagon::LDrib_indexed_shl_cNotPt_V4:
1535       return Hexagon::LDrib_indexed_shl_cPt_V4;
1536
1537     case Hexagon::LDriub_indexed_shl_cPt_V4:
1538       return Hexagon::LDriub_indexed_shl_cNotPt_V4;
1539     case Hexagon::LDriub_indexed_shl_cNotPt_V4:
1540       return Hexagon::LDriub_indexed_shl_cPt_V4;
1541
1542     case Hexagon::LDrih_indexed_cPt_V4:
1543       return Hexagon::LDrih_indexed_cNotPt_V4;
1544     case Hexagon::LDrih_indexed_cNotPt_V4:
1545       return Hexagon::LDrih_indexed_cPt_V4;
1546
1547     case Hexagon::LDriuh_indexed_cPt_V4:
1548       return Hexagon::LDriuh_indexed_cNotPt_V4;
1549     case Hexagon::LDriuh_indexed_cNotPt_V4:
1550       return Hexagon::LDriuh_indexed_cPt_V4;
1551
1552     case Hexagon::LDrih_indexed_shl_cPt_V4:
1553       return Hexagon::LDrih_indexed_shl_cNotPt_V4;
1554     case Hexagon::LDrih_indexed_shl_cNotPt_V4:
1555       return Hexagon::LDrih_indexed_shl_cPt_V4;
1556
1557     case Hexagon::LDriuh_indexed_shl_cPt_V4:
1558       return Hexagon::LDriuh_indexed_shl_cNotPt_V4;
1559     case Hexagon::LDriuh_indexed_shl_cNotPt_V4:
1560       return Hexagon::LDriuh_indexed_shl_cPt_V4;
1561
1562     case Hexagon::LDriw_indexed_cPt_V4:
1563       return Hexagon::LDriw_indexed_cNotPt_V4;
1564     case Hexagon::LDriw_indexed_cNotPt_V4:
1565       return Hexagon::LDriw_indexed_cPt_V4;
1566
1567     case Hexagon::LDriw_indexed_shl_cPt_V4:
1568       return Hexagon::LDriw_indexed_shl_cNotPt_V4;
1569     case Hexagon::LDriw_indexed_shl_cNotPt_V4:
1570       return Hexagon::LDriw_indexed_shl_cPt_V4;
1571
1572     // Byte.
1573     case Hexagon::POST_STbri_cPt:
1574       return Hexagon::POST_STbri_cNotPt;
1575     case Hexagon::POST_STbri_cNotPt:
1576       return Hexagon::POST_STbri_cPt;
1577
1578     case Hexagon::STrib_cPt:
1579       return Hexagon::STrib_cNotPt;
1580     case Hexagon::STrib_cNotPt:
1581       return Hexagon::STrib_cPt;
1582
1583     case Hexagon::STrib_indexed_cPt:
1584       return Hexagon::STrib_indexed_cNotPt;
1585     case Hexagon::STrib_indexed_cNotPt:
1586       return Hexagon::STrib_indexed_cPt;
1587
1588     case Hexagon::STrib_imm_cPt_V4:
1589       return Hexagon::STrib_imm_cNotPt_V4;
1590     case Hexagon::STrib_imm_cNotPt_V4:
1591       return Hexagon::STrib_imm_cPt_V4;
1592
1593     case Hexagon::STrib_indexed_shl_cPt_V4:
1594       return Hexagon::STrib_indexed_shl_cNotPt_V4;
1595     case Hexagon::STrib_indexed_shl_cNotPt_V4:
1596       return Hexagon::STrib_indexed_shl_cPt_V4;
1597
1598   // Halfword.
1599     case Hexagon::POST_SThri_cPt:
1600       return Hexagon::POST_SThri_cNotPt;
1601     case Hexagon::POST_SThri_cNotPt:
1602       return Hexagon::POST_SThri_cPt;
1603
1604     case Hexagon::STrih_cPt:
1605       return Hexagon::STrih_cNotPt;
1606     case Hexagon::STrih_cNotPt:
1607       return Hexagon::STrih_cPt;
1608
1609     case Hexagon::STrih_indexed_cPt:
1610       return Hexagon::STrih_indexed_cNotPt;
1611     case Hexagon::STrih_indexed_cNotPt:
1612       return Hexagon::STrih_indexed_cPt;
1613
1614     case Hexagon::STrih_imm_cPt_V4:
1615       return Hexagon::STrih_imm_cNotPt_V4;
1616     case Hexagon::STrih_imm_cNotPt_V4:
1617       return Hexagon::STrih_imm_cPt_V4;
1618
1619     case Hexagon::STrih_indexed_shl_cPt_V4:
1620       return Hexagon::STrih_indexed_shl_cNotPt_V4;
1621     case Hexagon::STrih_indexed_shl_cNotPt_V4:
1622       return Hexagon::STrih_indexed_shl_cPt_V4;
1623
1624   // Word.
1625     case Hexagon::POST_STwri_cPt:
1626       return Hexagon::POST_STwri_cNotPt;
1627     case Hexagon::POST_STwri_cNotPt:
1628       return Hexagon::POST_STwri_cPt;
1629
1630     case Hexagon::STriw_cPt:
1631       return Hexagon::STriw_cNotPt;
1632     case Hexagon::STriw_cNotPt:
1633       return Hexagon::STriw_cPt;
1634
1635     case Hexagon::STriw_indexed_cPt:
1636       return Hexagon::STriw_indexed_cNotPt;
1637     case Hexagon::STriw_indexed_cNotPt:
1638       return Hexagon::STriw_indexed_cPt;
1639
1640     case Hexagon::STriw_indexed_shl_cPt_V4:
1641       return Hexagon::STriw_indexed_shl_cNotPt_V4;
1642     case Hexagon::STriw_indexed_shl_cNotPt_V4:
1643       return Hexagon::STriw_indexed_shl_cPt_V4;
1644
1645     case Hexagon::STriw_imm_cPt_V4:
1646       return Hexagon::STriw_imm_cNotPt_V4;
1647     case Hexagon::STriw_imm_cNotPt_V4:
1648       return Hexagon::STriw_imm_cPt_V4;
1649
1650   // Double word.
1651     case Hexagon::POST_STdri_cPt:
1652       return Hexagon::POST_STdri_cNotPt;
1653     case Hexagon::POST_STdri_cNotPt:
1654       return Hexagon::POST_STdri_cPt;
1655
1656     case Hexagon::STrid_cPt:
1657       return Hexagon::STrid_cNotPt;
1658     case Hexagon::STrid_cNotPt:
1659       return Hexagon::STrid_cPt;
1660
1661     case Hexagon::STrid_indexed_cPt:
1662       return Hexagon::STrid_indexed_cNotPt;
1663     case Hexagon::STrid_indexed_cNotPt:
1664       return Hexagon::STrid_indexed_cPt;
1665
1666     case Hexagon::STrid_indexed_shl_cPt_V4:
1667       return Hexagon::STrid_indexed_shl_cNotPt_V4;
1668     case Hexagon::STrid_indexed_shl_cNotPt_V4:
1669       return Hexagon::STrid_indexed_shl_cPt_V4;
1670
1671   // Load.
1672     case Hexagon::LDrid_cPt:
1673       return Hexagon::LDrid_cNotPt;
1674     case Hexagon::LDrid_cNotPt:
1675       return Hexagon::LDrid_cPt;
1676
1677     case Hexagon::LDriw_cPt:
1678       return Hexagon::LDriw_cNotPt;
1679     case Hexagon::LDriw_cNotPt:
1680       return Hexagon::LDriw_cPt;
1681
1682     case Hexagon::LDrih_cPt:
1683       return Hexagon::LDrih_cNotPt;
1684     case Hexagon::LDrih_cNotPt:
1685       return Hexagon::LDrih_cPt;
1686
1687     case Hexagon::LDriuh_cPt:
1688       return Hexagon::LDriuh_cNotPt;
1689     case Hexagon::LDriuh_cNotPt:
1690       return Hexagon::LDriuh_cPt;
1691
1692     case Hexagon::LDrib_cPt:
1693       return Hexagon::LDrib_cNotPt;
1694     case Hexagon::LDrib_cNotPt:
1695       return Hexagon::LDrib_cPt;
1696
1697     case Hexagon::LDriub_cPt:
1698       return Hexagon::LDriub_cNotPt;
1699     case Hexagon::LDriub_cNotPt:
1700       return Hexagon::LDriub_cPt;
1701
1702  // Load Indexed.
1703     case Hexagon::LDrid_indexed_cPt:
1704       return Hexagon::LDrid_indexed_cNotPt;
1705     case Hexagon::LDrid_indexed_cNotPt:
1706       return Hexagon::LDrid_indexed_cPt;
1707
1708     case Hexagon::LDriw_indexed_cPt:
1709       return Hexagon::LDriw_indexed_cNotPt;
1710     case Hexagon::LDriw_indexed_cNotPt:
1711       return Hexagon::LDriw_indexed_cPt;
1712
1713     case Hexagon::LDrih_indexed_cPt:
1714       return Hexagon::LDrih_indexed_cNotPt;
1715     case Hexagon::LDrih_indexed_cNotPt:
1716       return Hexagon::LDrih_indexed_cPt;
1717
1718     case Hexagon::LDriuh_indexed_cPt:
1719       return Hexagon::LDriuh_indexed_cNotPt;
1720     case Hexagon::LDriuh_indexed_cNotPt:
1721       return Hexagon::LDriuh_indexed_cPt;
1722
1723     case Hexagon::LDrib_indexed_cPt:
1724       return Hexagon::LDrib_indexed_cNotPt;
1725     case Hexagon::LDrib_indexed_cNotPt:
1726       return Hexagon::LDrib_indexed_cPt;
1727
1728     case Hexagon::LDriub_indexed_cPt:
1729       return Hexagon::LDriub_indexed_cNotPt;
1730     case Hexagon::LDriub_indexed_cNotPt:
1731       return Hexagon::LDriub_indexed_cPt;
1732
1733   // Post Inc Load.
1734     case Hexagon::POST_LDrid_cPt:
1735       return Hexagon::POST_LDrid_cNotPt;
1736     case Hexagon::POST_LDriw_cNotPt:
1737       return Hexagon::POST_LDriw_cPt;
1738
1739     case Hexagon::POST_LDrih_cPt:
1740       return Hexagon::POST_LDrih_cNotPt;
1741     case Hexagon::POST_LDrih_cNotPt:
1742       return Hexagon::POST_LDrih_cPt;
1743
1744     case Hexagon::POST_LDriuh_cPt:
1745       return Hexagon::POST_LDriuh_cNotPt;
1746     case Hexagon::POST_LDriuh_cNotPt:
1747       return Hexagon::POST_LDriuh_cPt;
1748
1749     case Hexagon::POST_LDrib_cPt:
1750       return Hexagon::POST_LDrib_cNotPt;
1751     case Hexagon::POST_LDrib_cNotPt:
1752       return Hexagon::POST_LDrib_cPt;
1753
1754     case Hexagon::POST_LDriub_cPt:
1755       return Hexagon::POST_LDriub_cNotPt;
1756     case Hexagon::POST_LDriub_cNotPt:
1757       return Hexagon::POST_LDriub_cPt;
1758
1759   // Dealloc_return.
1760     case Hexagon::DEALLOC_RET_cPt_V4:
1761       return Hexagon::DEALLOC_RET_cNotPt_V4;
1762     case Hexagon::DEALLOC_RET_cNotPt_V4:
1763       return Hexagon::DEALLOC_RET_cPt_V4;
1764
1765    // New Value Jump.
1766    // JMPEQ_ri - with -1.
1767     case Hexagon::JMP_EQriPtneg_nv_V4:
1768       return Hexagon::JMP_EQriNotPtneg_nv_V4;
1769     case Hexagon::JMP_EQriNotPtneg_nv_V4:
1770       return Hexagon::JMP_EQriPtneg_nv_V4;
1771
1772     case Hexagon::JMP_EQriPntneg_nv_V4:
1773       return Hexagon::JMP_EQriNotPntneg_nv_V4;
1774     case Hexagon::JMP_EQriNotPntneg_nv_V4:
1775       return Hexagon::JMP_EQriPntneg_nv_V4;
1776
1777    // JMPEQ_ri.
1778      case Hexagon::JMP_EQriPt_nv_V4:
1779       return Hexagon::JMP_EQriNotPt_nv_V4;
1780     case Hexagon::JMP_EQriNotPt_nv_V4:
1781       return Hexagon::JMP_EQriPt_nv_V4;
1782
1783      case Hexagon::JMP_EQriPnt_nv_V4:
1784       return Hexagon::JMP_EQriNotPnt_nv_V4;
1785     case Hexagon::JMP_EQriNotPnt_nv_V4:
1786       return Hexagon::JMP_EQriPnt_nv_V4;
1787
1788    // JMPEQ_rr.
1789      case Hexagon::JMP_EQrrPt_nv_V4:
1790       return Hexagon::JMP_EQrrNotPt_nv_V4;
1791     case Hexagon::JMP_EQrrNotPt_nv_V4:
1792       return Hexagon::JMP_EQrrPt_nv_V4;
1793
1794      case Hexagon::JMP_EQrrPnt_nv_V4:
1795       return Hexagon::JMP_EQrrNotPnt_nv_V4;
1796     case Hexagon::JMP_EQrrNotPnt_nv_V4:
1797       return Hexagon::JMP_EQrrPnt_nv_V4;
1798
1799    // JMPGT_ri - with -1.
1800     case Hexagon::JMP_GTriPtneg_nv_V4:
1801       return Hexagon::JMP_GTriNotPtneg_nv_V4;
1802     case Hexagon::JMP_GTriNotPtneg_nv_V4:
1803       return Hexagon::JMP_GTriPtneg_nv_V4;
1804
1805     case Hexagon::JMP_GTriPntneg_nv_V4:
1806       return Hexagon::JMP_GTriNotPntneg_nv_V4;
1807     case Hexagon::JMP_GTriNotPntneg_nv_V4:
1808       return Hexagon::JMP_GTriPntneg_nv_V4;
1809
1810    // JMPGT_ri.
1811      case Hexagon::JMP_GTriPt_nv_V4:
1812       return Hexagon::JMP_GTriNotPt_nv_V4;
1813     case Hexagon::JMP_GTriNotPt_nv_V4:
1814       return Hexagon::JMP_GTriPt_nv_V4;
1815
1816      case Hexagon::JMP_GTriPnt_nv_V4:
1817       return Hexagon::JMP_GTriNotPnt_nv_V4;
1818     case Hexagon::JMP_GTriNotPnt_nv_V4:
1819       return Hexagon::JMP_GTriPnt_nv_V4;
1820
1821    // JMPGT_rr.
1822      case Hexagon::JMP_GTrrPt_nv_V4:
1823       return Hexagon::JMP_GTrrNotPt_nv_V4;
1824     case Hexagon::JMP_GTrrNotPt_nv_V4:
1825       return Hexagon::JMP_GTrrPt_nv_V4;
1826
1827      case Hexagon::JMP_GTrrPnt_nv_V4:
1828       return Hexagon::JMP_GTrrNotPnt_nv_V4;
1829     case Hexagon::JMP_GTrrNotPnt_nv_V4:
1830       return Hexagon::JMP_GTrrPnt_nv_V4;
1831
1832    // JMPGT_rrdn.
1833      case Hexagon::JMP_GTrrdnPt_nv_V4:
1834       return Hexagon::JMP_GTrrdnNotPt_nv_V4;
1835     case Hexagon::JMP_GTrrdnNotPt_nv_V4:
1836       return Hexagon::JMP_GTrrdnPt_nv_V4;
1837
1838      case Hexagon::JMP_GTrrdnPnt_nv_V4:
1839       return Hexagon::JMP_GTrrdnNotPnt_nv_V4;
1840     case Hexagon::JMP_GTrrdnNotPnt_nv_V4:
1841       return Hexagon::JMP_GTrrdnPnt_nv_V4;
1842
1843    // JMPGTU_ri.
1844      case Hexagon::JMP_GTUriPt_nv_V4:
1845       return Hexagon::JMP_GTUriNotPt_nv_V4;
1846     case Hexagon::JMP_GTUriNotPt_nv_V4:
1847       return Hexagon::JMP_GTUriPt_nv_V4;
1848
1849      case Hexagon::JMP_GTUriPnt_nv_V4:
1850       return Hexagon::JMP_GTUriNotPnt_nv_V4;
1851     case Hexagon::JMP_GTUriNotPnt_nv_V4:
1852       return Hexagon::JMP_GTUriPnt_nv_V4;
1853
1854    // JMPGTU_rr.
1855      case Hexagon::JMP_GTUrrPt_nv_V4:
1856       return Hexagon::JMP_GTUrrNotPt_nv_V4;
1857     case Hexagon::JMP_GTUrrNotPt_nv_V4:
1858       return Hexagon::JMP_GTUrrPt_nv_V4;
1859
1860      case Hexagon::JMP_GTUrrPnt_nv_V4:
1861       return Hexagon::JMP_GTUrrNotPnt_nv_V4;
1862     case Hexagon::JMP_GTUrrNotPnt_nv_V4:
1863       return Hexagon::JMP_GTUrrPnt_nv_V4;
1864
1865    // JMPGTU_rrdn.
1866      case Hexagon::JMP_GTUrrdnPt_nv_V4:
1867       return Hexagon::JMP_GTUrrdnNotPt_nv_V4;
1868     case Hexagon::JMP_GTUrrdnNotPt_nv_V4:
1869       return Hexagon::JMP_GTUrrdnPt_nv_V4;
1870
1871      case Hexagon::JMP_GTUrrdnPnt_nv_V4:
1872       return Hexagon::JMP_GTUrrdnNotPnt_nv_V4;
1873     case Hexagon::JMP_GTUrrdnNotPnt_nv_V4:
1874       return Hexagon::JMP_GTUrrdnPnt_nv_V4;
1875
1876   default:
1877     llvm_unreachable("Unexpected predicated instruction");
1878   }
1879 }
1880
1881
1882 int HexagonInstrInfo::
1883 getMatchingCondBranchOpcode(int Opc, bool invertPredicate) const {
1884   switch(Opc) {
1885   case Hexagon::TFR:
1886     return !invertPredicate ? Hexagon::TFR_cPt :
1887                               Hexagon::TFR_cNotPt;
1888   case Hexagon::TFRI:
1889     return !invertPredicate ? Hexagon::TFRI_cPt :
1890                               Hexagon::TFRI_cNotPt;
1891   case Hexagon::JMP:
1892     return !invertPredicate ? Hexagon::JMP_c :
1893                               Hexagon::JMP_cNot;
1894   case Hexagon::ADD_ri:
1895     return !invertPredicate ? Hexagon::ADD_ri_cPt :
1896                               Hexagon::ADD_ri_cNotPt;
1897   case Hexagon::ADD_rr:
1898     return !invertPredicate ? Hexagon::ADD_rr_cPt :
1899                               Hexagon::ADD_rr_cNotPt;
1900   case Hexagon::XOR_rr:
1901     return !invertPredicate ? Hexagon::XOR_rr_cPt :
1902                               Hexagon::XOR_rr_cNotPt;
1903   case Hexagon::AND_rr:
1904     return !invertPredicate ? Hexagon::AND_rr_cPt :
1905                               Hexagon::AND_rr_cNotPt;
1906   case Hexagon::OR_rr:
1907     return !invertPredicate ? Hexagon::OR_rr_cPt :
1908                               Hexagon::OR_rr_cNotPt;
1909   case Hexagon::SUB_rr:
1910     return !invertPredicate ? Hexagon::SUB_rr_cPt :
1911                               Hexagon::SUB_rr_cNotPt;
1912   case Hexagon::COMBINE_rr:
1913     return !invertPredicate ? Hexagon::COMBINE_rr_cPt :
1914                               Hexagon::COMBINE_rr_cNotPt;
1915   case Hexagon::ASLH:
1916     return !invertPredicate ? Hexagon::ASLH_cPt_V4 :
1917                               Hexagon::ASLH_cNotPt_V4;
1918   case Hexagon::ASRH:
1919     return !invertPredicate ? Hexagon::ASRH_cPt_V4 :
1920                               Hexagon::ASRH_cNotPt_V4;
1921   case Hexagon::SXTB:
1922     return !invertPredicate ? Hexagon::SXTB_cPt_V4 :
1923                               Hexagon::SXTB_cNotPt_V4;
1924   case Hexagon::SXTH:
1925     return !invertPredicate ? Hexagon::SXTH_cPt_V4 :
1926                               Hexagon::SXTH_cNotPt_V4;
1927   case Hexagon::ZXTB:
1928     return !invertPredicate ? Hexagon::ZXTB_cPt_V4 :
1929                               Hexagon::ZXTB_cNotPt_V4;
1930   case Hexagon::ZXTH:
1931     return !invertPredicate ? Hexagon::ZXTH_cPt_V4 :
1932                               Hexagon::ZXTH_cNotPt_V4;
1933
1934   case Hexagon::JMPR:
1935     return !invertPredicate ? Hexagon::JMPR_cPt :
1936                               Hexagon::JMPR_cNotPt;
1937
1938   // V4 indexed+scaled load.
1939   case Hexagon::LDrid_indexed_V4:
1940     return !invertPredicate ? Hexagon::LDrid_indexed_cPt_V4 :
1941                               Hexagon::LDrid_indexed_cNotPt_V4;
1942   case Hexagon::LDrid_indexed_shl_V4:
1943     return !invertPredicate ? Hexagon::LDrid_indexed_shl_cPt_V4 :
1944                               Hexagon::LDrid_indexed_shl_cNotPt_V4;
1945   case Hexagon::LDrib_indexed_V4:
1946     return !invertPredicate ? Hexagon::LDrib_indexed_cPt_V4 :
1947                               Hexagon::LDrib_indexed_cNotPt_V4;
1948   case Hexagon::LDriub_indexed_V4:
1949     return !invertPredicate ? Hexagon::LDriub_indexed_cPt_V4 :
1950                               Hexagon::LDriub_indexed_cNotPt_V4;
1951   case Hexagon::LDriub_ae_indexed_V4:
1952     return !invertPredicate ? Hexagon::LDriub_indexed_cPt_V4 :
1953                               Hexagon::LDriub_indexed_cNotPt_V4;
1954   case Hexagon::LDrib_indexed_shl_V4:
1955     return !invertPredicate ? Hexagon::LDrib_indexed_shl_cPt_V4 :
1956                               Hexagon::LDrib_indexed_shl_cNotPt_V4;
1957   case Hexagon::LDriub_indexed_shl_V4:
1958     return !invertPredicate ? Hexagon::LDriub_indexed_shl_cPt_V4 :
1959                               Hexagon::LDriub_indexed_shl_cNotPt_V4;
1960   case Hexagon::LDriub_ae_indexed_shl_V4:
1961     return !invertPredicate ? Hexagon::LDriub_indexed_shl_cPt_V4 :
1962                               Hexagon::LDriub_indexed_shl_cNotPt_V4;
1963   case Hexagon::LDrih_indexed_V4:
1964     return !invertPredicate ? Hexagon::LDrih_indexed_cPt_V4 :
1965                               Hexagon::LDrih_indexed_cNotPt_V4;
1966   case Hexagon::LDriuh_indexed_V4:
1967     return !invertPredicate ? Hexagon::LDriuh_indexed_cPt_V4 :
1968                               Hexagon::LDriuh_indexed_cNotPt_V4;
1969   case Hexagon::LDriuh_ae_indexed_V4:
1970     return !invertPredicate ? Hexagon::LDriuh_indexed_cPt_V4 :
1971                               Hexagon::LDriuh_indexed_cNotPt_V4;
1972   case Hexagon::LDrih_indexed_shl_V4:
1973     return !invertPredicate ? Hexagon::LDrih_indexed_shl_cPt_V4 :
1974                               Hexagon::LDrih_indexed_shl_cNotPt_V4;
1975   case Hexagon::LDriuh_indexed_shl_V4:
1976     return !invertPredicate ? Hexagon::LDriuh_indexed_shl_cPt_V4 :
1977                               Hexagon::LDriuh_indexed_shl_cNotPt_V4;
1978   case Hexagon::LDriuh_ae_indexed_shl_V4:
1979     return !invertPredicate ? Hexagon::LDriuh_indexed_shl_cPt_V4 :
1980                               Hexagon::LDriuh_indexed_shl_cNotPt_V4;
1981   case Hexagon::LDriw_indexed_V4:
1982     return !invertPredicate ? Hexagon::LDriw_indexed_cPt_V4 :
1983                               Hexagon::LDriw_indexed_cNotPt_V4;
1984   case Hexagon::LDriw_indexed_shl_V4:
1985     return !invertPredicate ? Hexagon::LDriw_indexed_shl_cPt_V4 :
1986                               Hexagon::LDriw_indexed_shl_cNotPt_V4;
1987     // Byte.
1988   case Hexagon::POST_STbri:
1989     return !invertPredicate ? Hexagon::POST_STbri_cPt :
1990                               Hexagon::POST_STbri_cNotPt;
1991   case Hexagon::STrib:
1992     return !invertPredicate ? Hexagon::STrib_cPt :
1993                               Hexagon::STrib_cNotPt;
1994   case Hexagon::STrib_indexed:
1995     return !invertPredicate ? Hexagon::STrib_indexed_cPt :
1996                               Hexagon::STrib_indexed_cNotPt;
1997   case Hexagon::STrib_imm_V4:
1998     return !invertPredicate ? Hexagon::STrib_imm_cPt_V4 :
1999                               Hexagon::STrib_imm_cNotPt_V4;
2000   case Hexagon::STrib_indexed_shl_V4:
2001     return !invertPredicate ? Hexagon::STrib_indexed_shl_cPt_V4 :
2002                               Hexagon::STrib_indexed_shl_cNotPt_V4;
2003   // Halfword.
2004   case Hexagon::POST_SThri:
2005     return !invertPredicate ? Hexagon::POST_SThri_cPt :
2006                               Hexagon::POST_SThri_cNotPt;
2007   case Hexagon::STrih:
2008     return !invertPredicate ? Hexagon::STrih_cPt :
2009                               Hexagon::STrih_cNotPt;
2010   case Hexagon::STrih_indexed:
2011     return !invertPredicate ? Hexagon::STrih_indexed_cPt :
2012                               Hexagon::STrih_indexed_cNotPt;
2013   case Hexagon::STrih_imm_V4:
2014     return !invertPredicate ? Hexagon::STrih_imm_cPt_V4 :
2015                               Hexagon::STrih_imm_cNotPt_V4;
2016   case Hexagon::STrih_indexed_shl_V4:
2017     return !invertPredicate ? Hexagon::STrih_indexed_shl_cPt_V4 :
2018                               Hexagon::STrih_indexed_shl_cNotPt_V4;
2019   // Word.
2020   case Hexagon::POST_STwri:
2021     return !invertPredicate ? Hexagon::POST_STwri_cPt :
2022                               Hexagon::POST_STwri_cNotPt;
2023   case Hexagon::STriw:
2024     return !invertPredicate ? Hexagon::STriw_cPt :
2025                               Hexagon::STriw_cNotPt;
2026   case Hexagon::STriw_indexed:
2027     return !invertPredicate ? Hexagon::STriw_indexed_cPt :
2028                               Hexagon::STriw_indexed_cNotPt;
2029   case Hexagon::STriw_indexed_shl_V4:
2030     return !invertPredicate ? Hexagon::STriw_indexed_shl_cPt_V4 :
2031                               Hexagon::STriw_indexed_shl_cNotPt_V4;
2032   case Hexagon::STriw_imm_V4:
2033     return !invertPredicate ? Hexagon::STriw_imm_cPt_V4 :
2034                               Hexagon::STriw_imm_cNotPt_V4;
2035   // Double word.
2036   case Hexagon::POST_STdri:
2037     return !invertPredicate ? Hexagon::POST_STdri_cPt :
2038                               Hexagon::POST_STdri_cNotPt;
2039   case Hexagon::STrid:
2040     return !invertPredicate ? Hexagon::STrid_cPt :
2041                               Hexagon::STrid_cNotPt;
2042   case Hexagon::STrid_indexed:
2043     return !invertPredicate ? Hexagon::STrid_indexed_cPt :
2044                               Hexagon::STrid_indexed_cNotPt;
2045   case Hexagon::STrid_indexed_shl_V4:
2046     return !invertPredicate ? Hexagon::STrid_indexed_shl_cPt_V4 :
2047                               Hexagon::STrid_indexed_shl_cNotPt_V4;
2048   // Load.
2049   case Hexagon::LDrid:
2050     return !invertPredicate ? Hexagon::LDrid_cPt :
2051                               Hexagon::LDrid_cNotPt;
2052   case Hexagon::LDriw:
2053     return !invertPredicate ? Hexagon::LDriw_cPt :
2054                               Hexagon::LDriw_cNotPt;
2055   case Hexagon::LDrih:
2056     return !invertPredicate ? Hexagon::LDrih_cPt :
2057                               Hexagon::LDrih_cNotPt;
2058   case Hexagon::LDriuh:
2059     return !invertPredicate ? Hexagon::LDriuh_cPt :
2060                               Hexagon::LDriuh_cNotPt;
2061   case Hexagon::LDrib:
2062     return !invertPredicate ? Hexagon::LDrib_cPt :
2063                               Hexagon::LDrib_cNotPt;
2064   case Hexagon::LDriub:
2065     return !invertPredicate ? Hexagon::LDriub_cPt :
2066                               Hexagon::LDriub_cNotPt;
2067  // Load Indexed.
2068   case Hexagon::LDrid_indexed:
2069     return !invertPredicate ? Hexagon::LDrid_indexed_cPt :
2070                               Hexagon::LDrid_indexed_cNotPt;
2071   case Hexagon::LDriw_indexed:
2072     return !invertPredicate ? Hexagon::LDriw_indexed_cPt :
2073                               Hexagon::LDriw_indexed_cNotPt;
2074   case Hexagon::LDrih_indexed:
2075     return !invertPredicate ? Hexagon::LDrih_indexed_cPt :
2076                               Hexagon::LDrih_indexed_cNotPt;
2077   case Hexagon::LDriuh_indexed:
2078     return !invertPredicate ? Hexagon::LDriuh_indexed_cPt :
2079                               Hexagon::LDriuh_indexed_cNotPt;
2080   case Hexagon::LDrib_indexed:
2081     return !invertPredicate ? Hexagon::LDrib_indexed_cPt :
2082                               Hexagon::LDrib_indexed_cNotPt;
2083   case Hexagon::LDriub_indexed:
2084     return !invertPredicate ? Hexagon::LDriub_indexed_cPt :
2085                               Hexagon::LDriub_indexed_cNotPt;
2086   // Post Increment Load.
2087   case Hexagon::POST_LDrid:
2088     return !invertPredicate ? Hexagon::POST_LDrid_cPt :
2089                               Hexagon::POST_LDrid_cNotPt;
2090   case Hexagon::POST_LDriw:
2091     return !invertPredicate ? Hexagon::POST_LDriw_cPt :
2092                               Hexagon::POST_LDriw_cNotPt;
2093   case Hexagon::POST_LDrih:
2094     return !invertPredicate ? Hexagon::POST_LDrih_cPt :
2095                               Hexagon::POST_LDrih_cNotPt;
2096   case Hexagon::POST_LDriuh:
2097     return !invertPredicate ? Hexagon::POST_LDriuh_cPt :
2098                               Hexagon::POST_LDriuh_cNotPt;
2099   case Hexagon::POST_LDrib:
2100     return !invertPredicate ? Hexagon::POST_LDrib_cPt :
2101                               Hexagon::POST_LDrib_cNotPt;
2102   case Hexagon::POST_LDriub:
2103     return !invertPredicate ? Hexagon::POST_LDriub_cPt :
2104                               Hexagon::POST_LDriub_cNotPt;
2105   // DEALLOC_RETURN.
2106   case Hexagon::DEALLOC_RET_V4:
2107     return !invertPredicate ? Hexagon::DEALLOC_RET_cPt_V4 :
2108                               Hexagon::DEALLOC_RET_cNotPt_V4;
2109   }
2110   llvm_unreachable("Unexpected predicable instruction");
2111 }
2112
2113
2114 bool HexagonInstrInfo::
2115 PredicateInstruction(MachineInstr *MI,
2116                      const SmallVectorImpl<MachineOperand> &Cond) const {
2117   int Opc = MI->getOpcode();
2118   assert (isPredicable(MI) && "Expected predicable instruction");
2119   bool invertJump = (!Cond.empty() && Cond[0].isImm() &&
2120                      (Cond[0].getImm() == 0));
2121   MI->setDesc(get(getMatchingCondBranchOpcode(Opc, invertJump)));
2122   //
2123   // This assumes that the predicate is always the first operand
2124   // in the set of inputs.
2125   //
2126   MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
2127   int oper;
2128   for (oper = MI->getNumOperands() - 3; oper >= 0; --oper) {
2129     MachineOperand MO = MI->getOperand(oper);
2130     if ((MO.isReg() && !MO.isUse() && !MO.isImplicit())) {
2131       break;
2132     }
2133
2134     if (MO.isReg()) {
2135       MI->getOperand(oper+1).ChangeToRegister(MO.getReg(), MO.isDef(),
2136                                               MO.isImplicit(), MO.isKill(),
2137                                               MO.isDead(), MO.isUndef(),
2138                                               MO.isDebug());
2139     } else if (MO.isImm()) {
2140       MI->getOperand(oper+1).ChangeToImmediate(MO.getImm());
2141     } else {
2142       llvm_unreachable("Unexpected operand type");
2143     }
2144   }
2145
2146   int regPos = invertJump ? 1 : 0;
2147   MachineOperand PredMO = Cond[regPos];
2148   MI->getOperand(oper+1).ChangeToRegister(PredMO.getReg(), PredMO.isDef(),
2149                                           PredMO.isImplicit(), PredMO.isKill(),
2150                                           PredMO.isDead(), PredMO.isUndef(),
2151                                           PredMO.isDebug());
2152
2153   return true;
2154 }
2155
2156
2157 bool
2158 HexagonInstrInfo::
2159 isProfitableToIfCvt(MachineBasicBlock &MBB,
2160                     unsigned NumCyles,
2161                     unsigned ExtraPredCycles,
2162                     const BranchProbability &Probability) const {
2163   return true;
2164 }
2165
2166
2167 bool
2168 HexagonInstrInfo::
2169 isProfitableToIfCvt(MachineBasicBlock &TMBB,
2170                     unsigned NumTCycles,
2171                     unsigned ExtraTCycles,
2172                     MachineBasicBlock &FMBB,
2173                     unsigned NumFCycles,
2174                     unsigned ExtraFCycles,
2175                     const BranchProbability &Probability) const {
2176   return true;
2177 }
2178
2179
2180 bool HexagonInstrInfo::isPredicated(const MachineInstr *MI) const {
2181   const uint64_t F = MI->getDesc().TSFlags;
2182
2183   return ((F >> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
2184 }
2185
2186
2187 bool
2188 HexagonInstrInfo::DefinesPredicate(MachineInstr *MI,
2189                                    std::vector<MachineOperand> &Pred) const {
2190   for (unsigned oper = 0; oper < MI->getNumOperands(); ++oper) {
2191     MachineOperand MO = MI->getOperand(oper);
2192     if (MO.isReg() && MO.isDef()) {
2193       const TargetRegisterClass* RC = RI.getMinimalPhysRegClass(MO.getReg());
2194       if (RC == Hexagon::PredRegsRegisterClass) {
2195         Pred.push_back(MO);
2196         return true;
2197       }
2198     }
2199   }
2200   return false;
2201 }
2202
2203
2204 bool
2205 HexagonInstrInfo::
2206 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
2207                   const SmallVectorImpl<MachineOperand> &Pred2) const {
2208   // TODO: Fix this
2209   return false;
2210 }
2211
2212
2213 //
2214 // We indicate that we want to reverse the branch by
2215 // inserting a 0 at the beginning of the Cond vector.
2216 //
2217 bool HexagonInstrInfo::
2218 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2219   if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
2220     Cond.erase(Cond.begin());
2221   } else {
2222     Cond.insert(Cond.begin(), MachineOperand::CreateImm(0));
2223   }
2224   return false;
2225 }
2226
2227
2228 bool HexagonInstrInfo::
2229 isProfitableToDupForIfCvt(MachineBasicBlock &MBB,unsigned NumInstrs,
2230                           const BranchProbability &Probability) const {
2231   return (NumInstrs <= 4);
2232 }
2233
2234 bool HexagonInstrInfo::isDeallocRet(const MachineInstr *MI) const {
2235   switch (MI->getOpcode()) {
2236   case Hexagon::DEALLOC_RET_V4 :
2237   case Hexagon::DEALLOC_RET_cPt_V4 :
2238   case Hexagon::DEALLOC_RET_cNotPt_V4 :
2239   case Hexagon::DEALLOC_RET_cdnPnt_V4 :
2240   case Hexagon::DEALLOC_RET_cNotdnPnt_V4 :
2241   case Hexagon::DEALLOC_RET_cdnPt_V4 :
2242   case Hexagon::DEALLOC_RET_cNotdnPt_V4 :
2243    return true;
2244   }
2245   return false;
2246 }
2247
2248
2249 bool HexagonInstrInfo::
2250 isValidOffset(const int Opcode, const int Offset) const {
2251   // This function is to check whether the "Offset" is in the correct range of
2252   // the given "Opcode". If "Offset" is not in the correct range, "ADD_ri" is
2253   // inserted to calculate the final address. Due to this reason, the function
2254   // assumes that the "Offset" has correct alignment.
2255
2256   switch(Opcode) {
2257
2258   case Hexagon::LDriw:
2259   case Hexagon::LDriw_f:
2260   case Hexagon::STriw:
2261   case Hexagon::STriw_f:
2262     assert((Offset % 4 == 0) && "Offset has incorrect alignment");
2263     return (Offset >= Hexagon_MEMW_OFFSET_MIN) &&
2264       (Offset <= Hexagon_MEMW_OFFSET_MAX);
2265
2266   case Hexagon::LDrid:
2267   case Hexagon::LDrid_f:
2268   case Hexagon::STrid:
2269   case Hexagon::STrid_f:
2270     assert((Offset % 8 == 0) && "Offset has incorrect alignment");
2271     return (Offset >= Hexagon_MEMD_OFFSET_MIN) &&
2272       (Offset <= Hexagon_MEMD_OFFSET_MAX);
2273
2274   case Hexagon::LDrih:
2275   case Hexagon::LDriuh:
2276   case Hexagon::STrih:
2277     assert((Offset % 2 == 0) && "Offset has incorrect alignment");
2278     return (Offset >= Hexagon_MEMH_OFFSET_MIN) &&
2279       (Offset <= Hexagon_MEMH_OFFSET_MAX);
2280
2281   case Hexagon::LDrib:
2282   case Hexagon::STrib:
2283   case Hexagon::LDriub:
2284     return (Offset >= Hexagon_MEMB_OFFSET_MIN) &&
2285       (Offset <= Hexagon_MEMB_OFFSET_MAX);
2286
2287   case Hexagon::ADD_ri:
2288   case Hexagon::TFR_FI:
2289     return (Offset >= Hexagon_ADDI_OFFSET_MIN) &&
2290       (Offset <= Hexagon_ADDI_OFFSET_MAX);
2291
2292   case Hexagon::MEMw_ADDSUBi_indexed_MEM_V4 :
2293   case Hexagon::MEMw_ADDi_indexed_MEM_V4 :
2294   case Hexagon::MEMw_SUBi_indexed_MEM_V4 :
2295   case Hexagon::MEMw_ADDr_indexed_MEM_V4 :
2296   case Hexagon::MEMw_SUBr_indexed_MEM_V4 :
2297   case Hexagon::MEMw_ANDr_indexed_MEM_V4 :
2298   case Hexagon::MEMw_ORr_indexed_MEM_V4 :
2299   case Hexagon::MEMw_ADDSUBi_MEM_V4 :
2300   case Hexagon::MEMw_ADDi_MEM_V4 :
2301   case Hexagon::MEMw_SUBi_MEM_V4 :
2302   case Hexagon::MEMw_ADDr_MEM_V4 :
2303   case Hexagon::MEMw_SUBr_MEM_V4 :
2304   case Hexagon::MEMw_ANDr_MEM_V4 :
2305   case Hexagon::MEMw_ORr_MEM_V4 :
2306     assert ((Offset % 4) == 0 && "MEMOPw offset is not aligned correctly." );
2307     return (0 <= Offset && Offset <= 255);
2308
2309   case Hexagon::MEMh_ADDSUBi_indexed_MEM_V4 :
2310   case Hexagon::MEMh_ADDi_indexed_MEM_V4 :
2311   case Hexagon::MEMh_SUBi_indexed_MEM_V4 :
2312   case Hexagon::MEMh_ADDr_indexed_MEM_V4 :
2313   case Hexagon::MEMh_SUBr_indexed_MEM_V4 :
2314   case Hexagon::MEMh_ANDr_indexed_MEM_V4 :
2315   case Hexagon::MEMh_ORr_indexed_MEM_V4 :
2316   case Hexagon::MEMh_ADDSUBi_MEM_V4 :
2317   case Hexagon::MEMh_ADDi_MEM_V4 :
2318   case Hexagon::MEMh_SUBi_MEM_V4 :
2319   case Hexagon::MEMh_ADDr_MEM_V4 :
2320   case Hexagon::MEMh_SUBr_MEM_V4 :
2321   case Hexagon::MEMh_ANDr_MEM_V4 :
2322   case Hexagon::MEMh_ORr_MEM_V4 :
2323     assert ((Offset % 2) == 0 && "MEMOPh offset is not aligned correctly." );
2324     return (0 <= Offset && Offset <= 127);
2325
2326   case Hexagon::MEMb_ADDSUBi_indexed_MEM_V4 :
2327   case Hexagon::MEMb_ADDi_indexed_MEM_V4 :
2328   case Hexagon::MEMb_SUBi_indexed_MEM_V4 :
2329   case Hexagon::MEMb_ADDr_indexed_MEM_V4 :
2330   case Hexagon::MEMb_SUBr_indexed_MEM_V4 :
2331   case Hexagon::MEMb_ANDr_indexed_MEM_V4 :
2332   case Hexagon::MEMb_ORr_indexed_MEM_V4 :
2333   case Hexagon::MEMb_ADDSUBi_MEM_V4 :
2334   case Hexagon::MEMb_ADDi_MEM_V4 :
2335   case Hexagon::MEMb_SUBi_MEM_V4 :
2336   case Hexagon::MEMb_ADDr_MEM_V4 :
2337   case Hexagon::MEMb_SUBr_MEM_V4 :
2338   case Hexagon::MEMb_ANDr_MEM_V4 :
2339   case Hexagon::MEMb_ORr_MEM_V4 :
2340     return (0 <= Offset && Offset <= 63);
2341
2342   // LDri_pred and STriw_pred are pseudo operations, so it has to take offset of
2343   // any size. Later pass knows how to handle it.
2344   case Hexagon::STriw_pred:
2345   case Hexagon::LDriw_pred:
2346     return true;
2347
2348   // INLINEASM is very special.
2349   case Hexagon::INLINEASM:
2350     return true;
2351   }
2352
2353   llvm_unreachable("No offset range is defined for this opcode. "
2354                    "Please define it in the above switch statement!");
2355 }
2356
2357
2358 //
2359 // Check if the Offset is a valid auto-inc imm by Load/Store Type.
2360 //
2361 bool HexagonInstrInfo::
2362 isValidAutoIncImm(const EVT VT, const int Offset) const {
2363
2364   if (VT == MVT::i64) {
2365       return (Offset >= Hexagon_MEMD_AUTOINC_MIN &&
2366               Offset <= Hexagon_MEMD_AUTOINC_MAX &&
2367               (Offset & 0x7) == 0);
2368   }
2369   if (VT == MVT::i32) {
2370       return (Offset >= Hexagon_MEMW_AUTOINC_MIN &&
2371               Offset <= Hexagon_MEMW_AUTOINC_MAX &&
2372               (Offset & 0x3) == 0);
2373   }
2374   if (VT == MVT::i16) {
2375       return (Offset >= Hexagon_MEMH_AUTOINC_MIN &&
2376               Offset <= Hexagon_MEMH_AUTOINC_MAX &&
2377               (Offset & 0x1) == 0);
2378   }
2379   if (VT == MVT::i8) {
2380       return (Offset >= Hexagon_MEMB_AUTOINC_MIN &&
2381               Offset <= Hexagon_MEMB_AUTOINC_MAX);
2382   }
2383   llvm_unreachable("Not an auto-inc opc!");
2384 }
2385
2386
2387 bool HexagonInstrInfo::
2388 isMemOp(const MachineInstr *MI) const {
2389   switch (MI->getOpcode())
2390   {
2391     case Hexagon::MEMw_ADDSUBi_indexed_MEM_V4 :
2392     case Hexagon::MEMw_ADDi_indexed_MEM_V4 :
2393     case Hexagon::MEMw_SUBi_indexed_MEM_V4 :
2394     case Hexagon::MEMw_ADDr_indexed_MEM_V4 :
2395     case Hexagon::MEMw_SUBr_indexed_MEM_V4 :
2396     case Hexagon::MEMw_ANDr_indexed_MEM_V4 :
2397     case Hexagon::MEMw_ORr_indexed_MEM_V4 :
2398     case Hexagon::MEMw_ADDSUBi_MEM_V4 :
2399     case Hexagon::MEMw_ADDi_MEM_V4 :
2400     case Hexagon::MEMw_SUBi_MEM_V4 :
2401     case Hexagon::MEMw_ADDr_MEM_V4 :
2402     case Hexagon::MEMw_SUBr_MEM_V4 :
2403     case Hexagon::MEMw_ANDr_MEM_V4 :
2404     case Hexagon::MEMw_ORr_MEM_V4 :
2405     case Hexagon::MEMh_ADDSUBi_indexed_MEM_V4 :
2406     case Hexagon::MEMh_ADDi_indexed_MEM_V4 :
2407     case Hexagon::MEMh_SUBi_indexed_MEM_V4 :
2408     case Hexagon::MEMh_ADDr_indexed_MEM_V4 :
2409     case Hexagon::MEMh_SUBr_indexed_MEM_V4 :
2410     case Hexagon::MEMh_ANDr_indexed_MEM_V4 :
2411     case Hexagon::MEMh_ORr_indexed_MEM_V4 :
2412     case Hexagon::MEMh_ADDSUBi_MEM_V4 :
2413     case Hexagon::MEMh_ADDi_MEM_V4 :
2414     case Hexagon::MEMh_SUBi_MEM_V4 :
2415     case Hexagon::MEMh_ADDr_MEM_V4 :
2416     case Hexagon::MEMh_SUBr_MEM_V4 :
2417     case Hexagon::MEMh_ANDr_MEM_V4 :
2418     case Hexagon::MEMh_ORr_MEM_V4 :
2419     case Hexagon::MEMb_ADDSUBi_indexed_MEM_V4 :
2420     case Hexagon::MEMb_ADDi_indexed_MEM_V4 :
2421     case Hexagon::MEMb_SUBi_indexed_MEM_V4 :
2422     case Hexagon::MEMb_ADDr_indexed_MEM_V4 :
2423     case Hexagon::MEMb_SUBr_indexed_MEM_V4 :
2424     case Hexagon::MEMb_ANDr_indexed_MEM_V4 :
2425     case Hexagon::MEMb_ORr_indexed_MEM_V4 :
2426     case Hexagon::MEMb_ADDSUBi_MEM_V4 :
2427     case Hexagon::MEMb_ADDi_MEM_V4 :
2428     case Hexagon::MEMb_SUBi_MEM_V4 :
2429     case Hexagon::MEMb_ADDr_MEM_V4 :
2430     case Hexagon::MEMb_SUBr_MEM_V4 :
2431     case Hexagon::MEMb_ANDr_MEM_V4 :
2432     case Hexagon::MEMb_ORr_MEM_V4 :
2433     return true;
2434   }
2435   return false;
2436 }
2437
2438
2439 bool HexagonInstrInfo::
2440 isSpillPredRegOp(const MachineInstr *MI) const {
2441   switch (MI->getOpcode())
2442   {
2443     case Hexagon::STriw_pred :
2444     case Hexagon::LDriw_pred :
2445     return true;
2446   }
2447   return false;
2448 }
2449
2450 bool HexagonInstrInfo::isNewValueJumpCandidate(const MachineInstr *MI) const {
2451   switch (MI->getOpcode()) {
2452     case Hexagon::CMPEQrr:
2453     case Hexagon::CMPEQri:
2454     case Hexagon::CMPLTrr:
2455     case Hexagon::CMPGTrr:
2456     case Hexagon::CMPGTri:
2457     case Hexagon::CMPLTUrr:
2458     case Hexagon::CMPGTUrr:
2459     case Hexagon::CMPGTUri:
2460     case Hexagon::CMPGEri:
2461     case Hexagon::CMPGEUri:
2462       return true;
2463
2464     default:
2465       return false;
2466   }
2467   return false;
2468 }
2469
2470 bool HexagonInstrInfo::
2471 isConditionalTransfer (const MachineInstr *MI) const {
2472   switch (MI->getOpcode()) {
2473     case Hexagon::TFR_cPt:
2474     case Hexagon::TFR_cNotPt:
2475     case Hexagon::TFRI_cPt:
2476     case Hexagon::TFRI_cNotPt:
2477     case Hexagon::TFR_cdnPt:
2478     case Hexagon::TFR_cdnNotPt:
2479     case Hexagon::TFRI_cdnPt:
2480     case Hexagon::TFRI_cdnNotPt:
2481       return true;
2482
2483     default:
2484       return false;
2485   }
2486   return false;
2487 }
2488
2489 bool HexagonInstrInfo::isConditionalALU32 (const MachineInstr* MI) const {
2490   const HexagonRegisterInfo& QRI = getRegisterInfo();
2491   switch (MI->getOpcode())
2492   {
2493     case Hexagon::ADD_ri_cPt:
2494     case Hexagon::ADD_ri_cNotPt:
2495     case Hexagon::ADD_rr_cPt:
2496     case Hexagon::ADD_rr_cNotPt:
2497     case Hexagon::XOR_rr_cPt:
2498     case Hexagon::XOR_rr_cNotPt:
2499     case Hexagon::AND_rr_cPt:
2500     case Hexagon::AND_rr_cNotPt:
2501     case Hexagon::OR_rr_cPt:
2502     case Hexagon::OR_rr_cNotPt:
2503     case Hexagon::SUB_rr_cPt:
2504     case Hexagon::SUB_rr_cNotPt:
2505     case Hexagon::COMBINE_rr_cPt:
2506     case Hexagon::COMBINE_rr_cNotPt:
2507       return true;
2508     case Hexagon::ASLH_cPt_V4:
2509     case Hexagon::ASLH_cNotPt_V4:
2510     case Hexagon::ASRH_cPt_V4:
2511     case Hexagon::ASRH_cNotPt_V4:
2512     case Hexagon::SXTB_cPt_V4:
2513     case Hexagon::SXTB_cNotPt_V4:
2514     case Hexagon::SXTH_cPt_V4:
2515     case Hexagon::SXTH_cNotPt_V4:
2516     case Hexagon::ZXTB_cPt_V4:
2517     case Hexagon::ZXTB_cNotPt_V4:
2518     case Hexagon::ZXTH_cPt_V4:
2519     case Hexagon::ZXTH_cNotPt_V4:
2520       return QRI.Subtarget.hasV4TOps();
2521
2522     default:
2523       return false;
2524   }
2525 }
2526
2527 bool HexagonInstrInfo::
2528 isConditionalLoad (const MachineInstr* MI) const {
2529   const HexagonRegisterInfo& QRI = getRegisterInfo();
2530   switch (MI->getOpcode())
2531   {
2532     case Hexagon::LDrid_cPt :
2533     case Hexagon::LDrid_cNotPt :
2534     case Hexagon::LDrid_indexed_cPt :
2535     case Hexagon::LDrid_indexed_cNotPt :
2536     case Hexagon::LDriw_cPt :
2537     case Hexagon::LDriw_cNotPt :
2538     case Hexagon::LDriw_indexed_cPt :
2539     case Hexagon::LDriw_indexed_cNotPt :
2540     case Hexagon::LDrih_cPt :
2541     case Hexagon::LDrih_cNotPt :
2542     case Hexagon::LDrih_indexed_cPt :
2543     case Hexagon::LDrih_indexed_cNotPt :
2544     case Hexagon::LDrib_cPt :
2545     case Hexagon::LDrib_cNotPt :
2546     case Hexagon::LDrib_indexed_cPt :
2547     case Hexagon::LDrib_indexed_cNotPt :
2548     case Hexagon::LDriuh_cPt :
2549     case Hexagon::LDriuh_cNotPt :
2550     case Hexagon::LDriuh_indexed_cPt :
2551     case Hexagon::LDriuh_indexed_cNotPt :
2552     case Hexagon::LDriub_cPt :
2553     case Hexagon::LDriub_cNotPt :
2554     case Hexagon::LDriub_indexed_cPt :
2555     case Hexagon::LDriub_indexed_cNotPt :
2556       return true;
2557     case Hexagon::POST_LDrid_cPt :
2558     case Hexagon::POST_LDrid_cNotPt :
2559     case Hexagon::POST_LDriw_cPt :
2560     case Hexagon::POST_LDriw_cNotPt :
2561     case Hexagon::POST_LDrih_cPt :
2562     case Hexagon::POST_LDrih_cNotPt :
2563     case Hexagon::POST_LDrib_cPt :
2564     case Hexagon::POST_LDrib_cNotPt :
2565     case Hexagon::POST_LDriuh_cPt :
2566     case Hexagon::POST_LDriuh_cNotPt :
2567     case Hexagon::POST_LDriub_cPt :
2568     case Hexagon::POST_LDriub_cNotPt :
2569       return QRI.Subtarget.hasV4TOps();
2570     case Hexagon::LDrid_indexed_cPt_V4 :
2571     case Hexagon::LDrid_indexed_cNotPt_V4 :
2572     case Hexagon::LDrid_indexed_shl_cPt_V4 :
2573     case Hexagon::LDrid_indexed_shl_cNotPt_V4 :
2574     case Hexagon::LDrib_indexed_cPt_V4 :
2575     case Hexagon::LDrib_indexed_cNotPt_V4 :
2576     case Hexagon::LDrib_indexed_shl_cPt_V4 :
2577     case Hexagon::LDrib_indexed_shl_cNotPt_V4 :
2578     case Hexagon::LDriub_indexed_cPt_V4 :
2579     case Hexagon::LDriub_indexed_cNotPt_V4 :
2580     case Hexagon::LDriub_indexed_shl_cPt_V4 :
2581     case Hexagon::LDriub_indexed_shl_cNotPt_V4 :
2582     case Hexagon::LDrih_indexed_cPt_V4 :
2583     case Hexagon::LDrih_indexed_cNotPt_V4 :
2584     case Hexagon::LDrih_indexed_shl_cPt_V4 :
2585     case Hexagon::LDrih_indexed_shl_cNotPt_V4 :
2586     case Hexagon::LDriuh_indexed_cPt_V4 :
2587     case Hexagon::LDriuh_indexed_cNotPt_V4 :
2588     case Hexagon::LDriuh_indexed_shl_cPt_V4 :
2589     case Hexagon::LDriuh_indexed_shl_cNotPt_V4 :
2590     case Hexagon::LDriw_indexed_cPt_V4 :
2591     case Hexagon::LDriw_indexed_cNotPt_V4 :
2592     case Hexagon::LDriw_indexed_shl_cPt_V4 :
2593     case Hexagon::LDriw_indexed_shl_cNotPt_V4 :
2594       return QRI.Subtarget.hasV4TOps();
2595     default:
2596       return false;
2597   }
2598 }
2599
2600 // Returns true if an instruction is a conditional store.
2601 //
2602 // Note: It doesn't include conditional new-value stores as they can't be
2603 // converted to .new predicate.
2604 //
2605 //               p.new NV store [ if(p0.new)memw(R0+#0)=R2.new ]
2606 //                ^           ^
2607 //               /             \ (not OK. it will cause new-value store to be
2608 //              /               X conditional on p0.new while R2 producer is
2609 //             /                 \ on p0)
2610 //            /                   \.
2611 //     p.new store                 p.old NV store
2612 // [if(p0.new)memw(R0+#0)=R2]    [if(p0)memw(R0+#0)=R2.new]
2613 //            ^                  ^
2614 //             \                /
2615 //              \              /
2616 //               \            /
2617 //                 p.old store
2618 //             [if (p0)memw(R0+#0)=R2]
2619 //
2620 // The above diagram shows the steps involoved in the conversion of a predicated
2621 // store instruction to its .new predicated new-value form.
2622 //
2623 // The following set of instructions further explains the scenario where
2624 // conditional new-value store becomes invalid when promoted to .new predicate
2625 // form.
2626 //
2627 // { 1) if (p0) r0 = add(r1, r2)
2628 //   2) p0 = cmp.eq(r3, #0) }
2629 //
2630 //   3) if (p0) memb(r1+#0) = r0  --> this instruction can't be grouped with
2631 // the first two instructions because in instr 1, r0 is conditional on old value
2632 // of p0 but its use in instr 3 is conditional on p0 modified by instr 2 which
2633 // is not valid for new-value stores.
2634 bool HexagonInstrInfo::
2635 isConditionalStore (const MachineInstr* MI) const {
2636   const HexagonRegisterInfo& QRI = getRegisterInfo();
2637   switch (MI->getOpcode())
2638   {
2639     case Hexagon::STrib_imm_cPt_V4 :
2640     case Hexagon::STrib_imm_cNotPt_V4 :
2641     case Hexagon::STrib_indexed_shl_cPt_V4 :
2642     case Hexagon::STrib_indexed_shl_cNotPt_V4 :
2643     case Hexagon::STrib_cPt :
2644     case Hexagon::STrib_cNotPt :
2645     case Hexagon::POST_STbri_cPt :
2646     case Hexagon::POST_STbri_cNotPt :
2647     case Hexagon::STrid_indexed_cPt :
2648     case Hexagon::STrid_indexed_cNotPt :
2649     case Hexagon::STrid_indexed_shl_cPt_V4 :
2650     case Hexagon::POST_STdri_cPt :
2651     case Hexagon::POST_STdri_cNotPt :
2652     case Hexagon::STrih_cPt :
2653     case Hexagon::STrih_cNotPt :
2654     case Hexagon::STrih_indexed_cPt :
2655     case Hexagon::STrih_indexed_cNotPt :
2656     case Hexagon::STrih_imm_cPt_V4 :
2657     case Hexagon::STrih_imm_cNotPt_V4 :
2658     case Hexagon::STrih_indexed_shl_cPt_V4 :
2659     case Hexagon::STrih_indexed_shl_cNotPt_V4 :
2660     case Hexagon::POST_SThri_cPt :
2661     case Hexagon::POST_SThri_cNotPt :
2662     case Hexagon::STriw_cPt :
2663     case Hexagon::STriw_cNotPt :
2664     case Hexagon::STriw_indexed_cPt :
2665     case Hexagon::STriw_indexed_cNotPt :
2666     case Hexagon::STriw_imm_cPt_V4 :
2667     case Hexagon::STriw_imm_cNotPt_V4 :
2668     case Hexagon::STriw_indexed_shl_cPt_V4 :
2669     case Hexagon::STriw_indexed_shl_cNotPt_V4 :
2670     case Hexagon::POST_STwri_cPt :
2671     case Hexagon::POST_STwri_cNotPt :
2672       return QRI.Subtarget.hasV4TOps();
2673
2674     // V4 global address store before promoting to dot new.
2675     case Hexagon::STrid_GP_cPt_V4 :
2676     case Hexagon::STrid_GP_cNotPt_V4 :
2677     case Hexagon::STrib_GP_cPt_V4 :
2678     case Hexagon::STrib_GP_cNotPt_V4 :
2679     case Hexagon::STrih_GP_cPt_V4 :
2680     case Hexagon::STrih_GP_cNotPt_V4 :
2681     case Hexagon::STriw_GP_cPt_V4 :
2682     case Hexagon::STriw_GP_cNotPt_V4 :
2683     case Hexagon::STd_GP_cPt_V4 :
2684     case Hexagon::STd_GP_cNotPt_V4 :
2685     case Hexagon::STb_GP_cPt_V4 :
2686     case Hexagon::STb_GP_cNotPt_V4 :
2687     case Hexagon::STh_GP_cPt_V4 :
2688     case Hexagon::STh_GP_cNotPt_V4 :
2689     case Hexagon::STw_GP_cPt_V4 :
2690     case Hexagon::STw_GP_cNotPt_V4 :
2691       return QRI.Subtarget.hasV4TOps();
2692
2693     // Predicated new value stores (i.e. if (p0) memw(..)=r0.new) are excluded
2694     // from the "Conditional Store" list. Because a predicated new value store
2695     // would NOT be promoted to a double dot new store. See diagram below:
2696     // This function returns yes for those stores that are predicated but not
2697     // yet promoted to predicate dot new instructions.
2698     //
2699     //                          +---------------------+
2700     //                    /-----| if (p0) memw(..)=r0 |---------\~
2701     //                   ||     +---------------------+         ||
2702     //          promote  ||       /\       /\                   ||  promote
2703     //                   ||      /||\     /||\                  ||
2704     //                  \||/    demote     ||                  \||/
2705     //                   \/       ||       ||                   \/
2706     //       +-------------------------+   ||   +-------------------------+
2707     //       | if (p0.new) memw(..)=r0 |   ||   | if (p0) memw(..)=r0.new |
2708     //       +-------------------------+   ||   +-------------------------+
2709     //                        ||           ||         ||
2710     //                        ||         demote      \||/
2711     //                      promote        ||         \/ NOT possible
2712     //                        ||           ||         /\~
2713     //                       \||/          ||        /||\~
2714     //                        \/           ||         ||
2715     //                      +-----------------------------+
2716     //                      | if (p0.new) memw(..)=r0.new |
2717     //                      +-----------------------------+
2718     //                           Double Dot New Store
2719     //
2720
2721     default:
2722       return false;
2723
2724   }
2725   return false;
2726 }
2727
2728
2729
2730 DFAPacketizer *HexagonInstrInfo::
2731 CreateTargetScheduleState(const TargetMachine *TM,
2732                            const ScheduleDAG *DAG) const {
2733   const InstrItineraryData *II = TM->getInstrItineraryData();
2734   return TM->getSubtarget<HexagonGenSubtargetInfo>().createDFAPacketizer(II);
2735 }
2736
2737 bool HexagonInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
2738                                             const MachineBasicBlock *MBB,
2739                                             const MachineFunction &MF) const {
2740   // Debug info is never a scheduling boundary. It's necessary to be explicit
2741   // due to the special treatment of IT instructions below, otherwise a
2742   // dbg_value followed by an IT will result in the IT instruction being
2743   // considered a scheduling hazard, which is wrong. It should be the actual
2744   // instruction preceding the dbg_value instruction(s), just like it is
2745   // when debug info is not present.
2746   if (MI->isDebugValue())
2747     return false;
2748
2749   // Terminators and labels can't be scheduled around.
2750   if (MI->getDesc().isTerminator() || MI->isLabel() || MI->isInlineAsm())
2751     return true;
2752
2753   return false;
2754 }