lib/Target/Hexagon/HexagonInstrInfo.cpp

   1 //===-- HexagonInstrInfo.cpp - Hexagon Instruction Information ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Hexagon implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "HexagonInstrInfo.h"
  15 #include "Hexagon.h"
  16 #include "HexagonRegisterInfo.h"
  17 #include "HexagonSubtarget.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/ADT/SmallVector.h"
  20 #include "llvm/CodeGen/DFAPacketizer.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineMemOperand.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/PseudoSourceValue.h"
  26 #include "llvm/Support/Debug.h"
  27 #include "llvm/Support/MathExtras.h"
  28 #include "llvm/Support/raw_ostream.h"
  29
  30 using namespace llvm;
  31
  32 #define DEBUG_TYPE "hexagon-instrinfo"
  33
  34 #define GET_INSTRINFO_CTOR_DTOR
  35 #define GET_INSTRMAP_INFO
  36 #include "HexagonGenInstrInfo.inc"
  37 #include "HexagonGenDFAPacketizer.inc"
  38
  39 ///
  40 /// Constants for Hexagon instructions.
  41 ///
  42 const int Hexagon_MEMW_OFFSET_MAX = 4095;
  43 const int Hexagon_MEMW_OFFSET_MIN = -4096;
  44 const int Hexagon_MEMD_OFFSET_MAX = 8191;
  45 const int Hexagon_MEMD_OFFSET_MIN = -8192;
  46 const int Hexagon_MEMH_OFFSET_MAX = 2047;
  47 const int Hexagon_MEMH_OFFSET_MIN = -2048;
  48 const int Hexagon_MEMB_OFFSET_MAX = 1023;
  49 const int Hexagon_MEMB_OFFSET_MIN = -1024;
  50 const int Hexagon_ADDI_OFFSET_MAX = 32767;
  51 const int Hexagon_ADDI_OFFSET_MIN = -32768;
  52 const int Hexagon_MEMD_AUTOINC_MAX = 56;
  53 const int Hexagon_MEMD_AUTOINC_MIN = -64;
  54 const int Hexagon_MEMW_AUTOINC_MAX = 28;
  55 const int Hexagon_MEMW_AUTOINC_MIN = -32;
  56 const int Hexagon_MEMH_AUTOINC_MAX = 14;
  57 const int Hexagon_MEMH_AUTOINC_MIN = -16;
  58 const int Hexagon_MEMB_AUTOINC_MAX = 7;
  59 const int Hexagon_MEMB_AUTOINC_MIN = -8;
  60
  61 // Pin the vtable to this file.
  62 void HexagonInstrInfo::anchor() {}
  63
  64 HexagonInstrInfo::HexagonInstrInfo(HexagonSubtarget &ST)
  65   : HexagonGenInstrInfo(Hexagon::ADJCALLSTACKDOWN, Hexagon::ADJCALLSTACKUP),
  66     RI(ST), Subtarget(ST) {
  67 }
  68
  69
  70 /// isLoadFromStackSlot - If the specified machine instruction is a direct
  71 /// load from a stack slot, return the virtual or physical register number of
  72 /// the destination along with the FrameIndex of the loaded stack slot.  If
  73 /// not, return 0.  This predicate must return 0 if the instruction has
  74 /// any side effects other than loading from the stack slot.
  75 unsigned HexagonInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
  76                                              int &FrameIndex) const {
  77
  78
  79   switch (MI->getOpcode()) {
  80   default: break;
  81   case Hexagon::LDriw:
  82   case Hexagon::LDrid:
  83   case Hexagon::L2_loadrh_io:
  84   case Hexagon::L2_loadrb_io:
  85   case Hexagon::L2_loadrub_io:
  86     if (MI->getOperand(2).isFI() &&
  87         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
  88       FrameIndex = MI->getOperand(2).getIndex();
  89       return MI->getOperand(0).getReg();
  90     }
  91     break;
  92   }
  93   return 0;
  94 }
  95
  96
  97 /// isStoreToStackSlot - If the specified machine instruction is a direct
  98 /// store to a stack slot, return the virtual or physical register number of
  99 /// the source reg along with the FrameIndex of the loaded stack slot.  If
 100 /// not, return 0.  This predicate must return 0 if the instruction has
 101 /// any side effects other than storing to the stack slot.
 102 unsigned HexagonInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 103                                             int &FrameIndex) const {
 104   switch (MI->getOpcode()) {
 105   default: break;
 106   case Hexagon::STriw:
 107   case Hexagon::STrid:
 108   case Hexagon::STrih:
 109   case Hexagon::STrib:
 110     if (MI->getOperand(2).isFI() &&
 111         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
 112       FrameIndex = MI->getOperand(0).getIndex();
 113       return MI->getOperand(2).getReg();
 114     }
 115     break;
 116   }
 117   return 0;
 118 }
 119
 120
 121 unsigned
 122 HexagonInstrInfo::InsertBranch(MachineBasicBlock &MBB,MachineBasicBlock *TBB,
 123                              MachineBasicBlock *FBB,
 124                              const SmallVectorImpl<MachineOperand> &Cond,
 125                              DebugLoc DL) const{
 126
 127     int BOpc   = Hexagon::J2_jump;
 128     int BccOpc = Hexagon::J2_jumpt;
 129
 130     assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 131
 132     int regPos = 0;
 133     // Check if ReverseBranchCondition has asked to reverse this branch
 134     // If we want to reverse the branch an odd number of times, we want
 135     // JMP_f.
 136     if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
 137       BccOpc = Hexagon::J2_jumpf;
 138       regPos = 1;
 139     }
 140
 141     if (!FBB) {
 142       if (Cond.empty()) {
 143         // Due to a bug in TailMerging/CFG Optimization, we need to add a
 144         // special case handling of a predicated jump followed by an
 145         // unconditional jump. If not, Tail Merging and CFG Optimization go
 146         // into an infinite loop.
 147         MachineBasicBlock *NewTBB, *NewFBB;
 148         SmallVector<MachineOperand, 4> Cond;
 149         MachineInstr *Term = MBB.getFirstTerminator();
 150         if (isPredicated(Term) && !AnalyzeBranch(MBB, NewTBB, NewFBB, Cond,
 151                                                  false)) {
 152           MachineBasicBlock *NextBB =
 153             std::next(MachineFunction::iterator(&MBB));
 154           if (NewTBB == NextBB) {
 155             ReverseBranchCondition(Cond);
 156             RemoveBranch(MBB);
 157             return InsertBranch(MBB, TBB, nullptr, Cond, DL);
 158           }
 159         }
 160         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 161       } else {
 162         BuildMI(&MBB, DL,
 163                 get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 164       }
 165       return 1;
 166     }
 167
 168     BuildMI(&MBB, DL, get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 169     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 170
 171     return 2;
 172 }
 173
 174
 175 bool HexagonInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 176                                      MachineBasicBlock *&TBB,
 177                                  MachineBasicBlock *&FBB,
 178                                  SmallVectorImpl<MachineOperand> &Cond,
 179                                  bool AllowModify) const {
 180   TBB = nullptr;
 181   FBB = nullptr;
 182
 183   // If the block has no terminators, it just falls into the block after it.
 184   MachineBasicBlock::instr_iterator I = MBB.instr_end();
 185   if (I == MBB.instr_begin())
 186     return false;
 187
 188   // A basic block may looks like this:
 189   //
 190   //  [   insn
 191   //     EH_LABEL
 192   //      insn
 193   //      insn
 194   //      insn
 195   //     EH_LABEL
 196   //      insn     ]
 197   //
 198   // It has two succs but does not have a terminator
 199   // Don't know how to handle it.
 200   do {
 201     --I;
 202     if (I->isEHLabel())
 203       return true;
 204   } while (I != MBB.instr_begin());
 205
 206   I = MBB.instr_end();
 207   --I;
 208
 209   while (I->isDebugValue()) {
 210     if (I == MBB.instr_begin())
 211       return false;
 212     --I;
 213   }
 214
 215   // Delete the JMP if it's equivalent to a fall-through.
 216   if (AllowModify && I->getOpcode() == Hexagon::J2_jump &&
 217       MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
 218     DEBUG(dbgs()<< "\nErasing the jump to successor block\n";);
 219     I->eraseFromParent();
 220     I = MBB.instr_end();
 221     if (I == MBB.instr_begin())
 222       return false;
 223     --I;
 224   }
 225   if (!isUnpredicatedTerminator(I))
 226     return false;
 227
 228   // Get the last instruction in the block.
 229   MachineInstr *LastInst = I;
 230   MachineInstr *SecondLastInst = nullptr;
 231   // Find one more terminator if present.
 232   do {
 233     if (&*I != LastInst && !I->isBundle() && isUnpredicatedTerminator(I)) {
 234       if (!SecondLastInst)
 235         SecondLastInst = I;
 236       else
 237         // This is a third branch.
 238         return true;
 239     }
 240     if (I == MBB.instr_begin())
 241       break;
 242     --I;
 243   } while(I);
 244
 245   int LastOpcode = LastInst->getOpcode();
 246
 247   bool LastOpcodeHasJMP_c = PredOpcodeHasJMP_c(LastOpcode);
 248   bool LastOpcodeHasNot = PredOpcodeHasNot(LastOpcode);
 249
 250   // If there is only one terminator instruction, process it.
 251   if (LastInst && !SecondLastInst) {
 252     if (LastOpcode == Hexagon::J2_jump) {
 253       TBB = LastInst->getOperand(0).getMBB();
 254       return false;
 255     }
 256     if (LastOpcode == Hexagon::ENDLOOP0) {
 257       TBB = LastInst->getOperand(0).getMBB();
 258       Cond.push_back(LastInst->getOperand(0));
 259       return false;
 260     }
 261     if (LastOpcodeHasJMP_c) {
 262       TBB = LastInst->getOperand(1).getMBB();
 263       if (LastOpcodeHasNot) {
 264         Cond.push_back(MachineOperand::CreateImm(0));
 265       }
 266       Cond.push_back(LastInst->getOperand(0));
 267       return false;
 268     }
 269     // Otherwise, don't know what this is.
 270     return true;
 271   }
 272
 273   int SecLastOpcode = SecondLastInst->getOpcode();
 274
 275   bool SecLastOpcodeHasJMP_c = PredOpcodeHasJMP_c(SecLastOpcode);
 276   bool SecLastOpcodeHasNot = PredOpcodeHasNot(SecLastOpcode);
 277   if (SecLastOpcodeHasJMP_c && (LastOpcode == Hexagon::J2_jump)) {
 278     TBB =  SecondLastInst->getOperand(1).getMBB();
 279     if (SecLastOpcodeHasNot)
 280       Cond.push_back(MachineOperand::CreateImm(0));
 281     Cond.push_back(SecondLastInst->getOperand(0));
 282     FBB = LastInst->getOperand(0).getMBB();
 283     return false;
 284   }
 285
 286   // If the block ends with two Hexagon:JMPs, handle it.  The second one is not
 287   // executed, so remove it.
 288   if (SecLastOpcode == Hexagon::J2_jump && LastOpcode == Hexagon::J2_jump) {
 289     TBB = SecondLastInst->getOperand(0).getMBB();
 290     I = LastInst;
 291     if (AllowModify)
 292       I->eraseFromParent();
 293     return false;
 294   }
 295
 296   // If the block ends with an ENDLOOP, and JMP, handle it.
 297   if (SecLastOpcode == Hexagon::ENDLOOP0 &&
 298       LastOpcode == Hexagon::J2_jump) {
 299     TBB = SecondLastInst->getOperand(0).getMBB();
 300     Cond.push_back(SecondLastInst->getOperand(0));
 301     FBB = LastInst->getOperand(0).getMBB();
 302     return false;
 303   }
 304
 305   // Otherwise, can't handle this.
 306   return true;
 307 }
 308
 309
 310 unsigned HexagonInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 311   int BOpc   = Hexagon::J2_jump;
 312   int BccOpc = Hexagon::J2_jumpt;
 313   int BccOpcNot = Hexagon::J2_jumpf;
 314
 315   MachineBasicBlock::iterator I = MBB.end();
 316   if (I == MBB.begin()) return 0;
 317   --I;
 318   if (I->getOpcode() != BOpc && I->getOpcode() != BccOpc &&
 319       I->getOpcode() != BccOpcNot)
 320     return 0;
 321
 322   // Remove the branch.
 323   I->eraseFromParent();
 324
 325   I = MBB.end();
 326
 327   if (I == MBB.begin()) return 1;
 328   --I;
 329   if (I->getOpcode() != BccOpc && I->getOpcode() != BccOpcNot)
 330     return 1;
 331
 332   // Remove the branch.
 333   I->eraseFromParent();
 334   return 2;
 335 }
 336
 337
 338 /// \brief For a comparison instruction, return the source registers in
 339 /// \p SrcReg and \p SrcReg2 if having two register operands, and the value it
 340 /// compares against in CmpValue. Return true if the comparison instruction
 341 /// can be analyzed.
 342 bool HexagonInstrInfo::analyzeCompare(const MachineInstr *MI,
 343                                       unsigned &SrcReg, unsigned &SrcReg2,
 344                                       int &Mask, int &Value) const {
 345   unsigned Opc = MI->getOpcode();
 346
 347   // Set mask and the first source register.
 348   switch (Opc) {
 349     case Hexagon::C2_cmpeqp:
 350     case Hexagon::C2_cmpeqi:
 351     case Hexagon::C2_cmpeq:
 352     case Hexagon::C2_cmpgtp:
 353     case Hexagon::C2_cmpgtup:
 354     case Hexagon::C2_cmpgtui:
 355     case Hexagon::C2_cmpgtu:
 356     case Hexagon::C2_cmpgti:
 357     case Hexagon::C2_cmpgt:
 358       SrcReg = MI->getOperand(1).getReg();
 359       Mask = ~0;
 360       break;
 361     case Hexagon::CMPbEQri_V4:
 362     case Hexagon::CMPbEQrr_sbsb_V4:
 363     case Hexagon::CMPbEQrr_ubub_V4:
 364     case Hexagon::CMPbGTUri_V4:
 365     case Hexagon::CMPbGTUrr_V4:
 366     case Hexagon::CMPbGTrr_V4:
 367       SrcReg = MI->getOperand(1).getReg();
 368       Mask = 0xFF;
 369       break;
 370     case Hexagon::CMPhEQri_V4:
 371     case Hexagon::CMPhEQrr_shl_V4:
 372     case Hexagon::CMPhEQrr_xor_V4:
 373     case Hexagon::CMPhGTUri_V4:
 374     case Hexagon::CMPhGTUrr_V4:
 375     case Hexagon::CMPhGTrr_shl_V4:
 376       SrcReg = MI->getOperand(1).getReg();
 377       Mask = 0xFFFF;
 378       break;
 379   }
 380
 381   // Set the value/second source register.
 382   switch (Opc) {
 383     case Hexagon::C2_cmpeqp:
 384     case Hexagon::C2_cmpeq:
 385     case Hexagon::C2_cmpgtp:
 386     case Hexagon::C2_cmpgtup:
 387     case Hexagon::C2_cmpgtu:
 388     case Hexagon::C2_cmpgt:
 389     case Hexagon::CMPbEQrr_sbsb_V4:
 390     case Hexagon::CMPbEQrr_ubub_V4:
 391     case Hexagon::CMPbGTUrr_V4:
 392     case Hexagon::CMPbGTrr_V4:
 393     case Hexagon::CMPhEQrr_shl_V4:
 394     case Hexagon::CMPhEQrr_xor_V4:
 395     case Hexagon::CMPhGTUrr_V4:
 396     case Hexagon::CMPhGTrr_shl_V4:
 397       SrcReg2 = MI->getOperand(2).getReg();
 398       return true;
 399
 400     case Hexagon::C2_cmpeqi:
 401     case Hexagon::C2_cmpgtui:
 402     case Hexagon::C2_cmpgti:
 403     case Hexagon::CMPbEQri_V4:
 404     case Hexagon::CMPbGTUri_V4:
 405     case Hexagon::CMPhEQri_V4:
 406     case Hexagon::CMPhGTUri_V4:
 407       SrcReg2 = 0;
 408       Value = MI->getOperand(2).getImm();
 409       return true;
 410   }
 411
 412   return false;
 413 }
 414
 415
 416 void HexagonInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 417                                  MachineBasicBlock::iterator I, DebugLoc DL,
 418                                  unsigned DestReg, unsigned SrcReg,
 419                                  bool KillSrc) const {
 420   if (Hexagon::IntRegsRegClass.contains(SrcReg, DestReg)) {
 421     BuildMI(MBB, I, DL, get(Hexagon::A2_tfr), DestReg).addReg(SrcReg);
 422     return;
 423   }
 424   if (Hexagon::DoubleRegsRegClass.contains(SrcReg, DestReg)) {
 425     BuildMI(MBB, I, DL, get(Hexagon::A2_tfrp), DestReg).addReg(SrcReg);
 426     return;
 427   }
 428   if (Hexagon::PredRegsRegClass.contains(SrcReg, DestReg)) {
 429     // Map Pd = Ps to Pd = or(Ps, Ps).
 430     BuildMI(MBB, I, DL, get(Hexagon::C2_or),
 431             DestReg).addReg(SrcReg).addReg(SrcReg);
 432     return;
 433   }
 434   if (Hexagon::DoubleRegsRegClass.contains(DestReg) &&
 435       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 436     // We can have an overlap between single and double reg: r1:0 = r0.
 437     if(SrcReg == RI.getSubReg(DestReg, Hexagon::subreg_loreg)) {
 438         // r1:0 = r0
 439         BuildMI(MBB, I, DL, get(Hexagon::A2_tfrsi), (RI.getSubReg(DestReg,
 440                 Hexagon::subreg_hireg))).addImm(0);
 441     } else {
 442         // r1:0 = r1 or no overlap.
 443         BuildMI(MBB, I, DL, get(Hexagon::A2_tfr), (RI.getSubReg(DestReg,
 444                 Hexagon::subreg_loreg))).addReg(SrcReg);
 445         BuildMI(MBB, I, DL, get(Hexagon::A2_tfrsi), (RI.getSubReg(DestReg,
 446                 Hexagon::subreg_hireg))).addImm(0);
 447     }
 448     return;
 449   }
 450   if (Hexagon::CtrRegsRegClass.contains(DestReg) &&
 451       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 452     BuildMI(MBB, I, DL, get(Hexagon::A2_tfrrcr), DestReg).addReg(SrcReg);
 453     return;
 454   }
 455   if (Hexagon::PredRegsRegClass.contains(SrcReg) &&
 456       Hexagon::IntRegsRegClass.contains(DestReg)) {
 457     BuildMI(MBB, I, DL, get(Hexagon::C2_tfrpr), DestReg).
 458       addReg(SrcReg, getKillRegState(KillSrc));
 459     return;
 460   }
 461   if (Hexagon::IntRegsRegClass.contains(SrcReg) &&
 462       Hexagon::PredRegsRegClass.contains(DestReg)) {
 463     BuildMI(MBB, I, DL, get(Hexagon::C2_tfrrp), DestReg).
 464       addReg(SrcReg, getKillRegState(KillSrc));
 465     return;
 466   }
 467
 468   llvm_unreachable("Unimplemented");
 469 }
 470
 471
 472 void HexagonInstrInfo::
 473 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 474                     unsigned SrcReg, bool isKill, int FI,
 475                     const TargetRegisterClass *RC,
 476                     const TargetRegisterInfo *TRI) const {
 477
 478   DebugLoc DL = MBB.findDebugLoc(I);
 479   MachineFunction &MF = *MBB.getParent();
 480   MachineFrameInfo &MFI = *MF.getFrameInfo();
 481   unsigned Align = MFI.getObjectAlignment(FI);
 482
 483   MachineMemOperand *MMO =
 484       MF.getMachineMemOperand(
 485                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 486                       MachineMemOperand::MOStore,
 487                       MFI.getObjectSize(FI),
 488                       Align);
 489
 490   if (Hexagon::IntRegsRegClass.hasSubClassEq(RC)) {
 491     BuildMI(MBB, I, DL, get(Hexagon::STriw))
 492           .addFrameIndex(FI).addImm(0)
 493           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 494   } else if (Hexagon::DoubleRegsRegClass.hasSubClassEq(RC)) {
 495     BuildMI(MBB, I, DL, get(Hexagon::STrid))
 496           .addFrameIndex(FI).addImm(0)
 497           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 498   } else if (Hexagon::PredRegsRegClass.hasSubClassEq(RC)) {
 499     BuildMI(MBB, I, DL, get(Hexagon::STriw_pred))
 500           .addFrameIndex(FI).addImm(0)
 501           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 502   } else {
 503     llvm_unreachable("Unimplemented");
 504   }
 505 }
 506
 507
 508 void HexagonInstrInfo::storeRegToAddr(
 509                                  MachineFunction &MF, unsigned SrcReg,
 510                                  bool isKill,
 511                                  SmallVectorImpl<MachineOperand> &Addr,
 512                                  const TargetRegisterClass *RC,
 513                                  SmallVectorImpl<MachineInstr*> &NewMIs) const
 514 {
 515   llvm_unreachable("Unimplemented");
 516 }
 517
 518
 519 void HexagonInstrInfo::
 520 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 521                      unsigned DestReg, int FI,
 522                      const TargetRegisterClass *RC,
 523                      const TargetRegisterInfo *TRI) const {
 524   DebugLoc DL = MBB.findDebugLoc(I);
 525   MachineFunction &MF = *MBB.getParent();
 526   MachineFrameInfo &MFI = *MF.getFrameInfo();
 527   unsigned Align = MFI.getObjectAlignment(FI);
 528
 529   MachineMemOperand *MMO =
 530       MF.getMachineMemOperand(
 531                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 532                       MachineMemOperand::MOLoad,
 533                       MFI.getObjectSize(FI),
 534                       Align);
 535   if (RC == &Hexagon::IntRegsRegClass) {
 536     BuildMI(MBB, I, DL, get(Hexagon::LDriw), DestReg)
 537           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 538   } else if (RC == &Hexagon::DoubleRegsRegClass) {
 539     BuildMI(MBB, I, DL, get(Hexagon::LDrid), DestReg)
 540           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 541   } else if (RC == &Hexagon::PredRegsRegClass) {
 542     BuildMI(MBB, I, DL, get(Hexagon::LDriw_pred), DestReg)
 543           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 544   } else {
 545     llvm_unreachable("Can't store this register to stack slot");
 546   }
 547 }
 548
 549
 550 void HexagonInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 551                                         SmallVectorImpl<MachineOperand> &Addr,
 552                                         const TargetRegisterClass *RC,
 553                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 554   llvm_unreachable("Unimplemented");
 555 }
 556
 557
 558 MachineInstr *HexagonInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 559                                                     MachineInstr* MI,
 560                                           const SmallVectorImpl<unsigned> &Ops,
 561                                                     int FI) const {
 562   // Hexagon_TODO: Implement.
 563   return nullptr;
 564 }
 565
 566 unsigned HexagonInstrInfo::createVR(MachineFunction* MF, MVT VT) const {
 567
 568   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 569   const TargetRegisterClass *TRC;
 570   if (VT == MVT::i1) {
 571     TRC = &Hexagon::PredRegsRegClass;
 572   } else if (VT == MVT::i32 || VT == MVT::f32) {
 573     TRC = &Hexagon::IntRegsRegClass;
 574   } else if (VT == MVT::i64 || VT == MVT::f64) {
 575     TRC = &Hexagon::DoubleRegsRegClass;
 576   } else {
 577     llvm_unreachable("Cannot handle this register class");
 578   }
 579
 580   unsigned NewReg = RegInfo.createVirtualRegister(TRC);
 581   return NewReg;
 582 }
 583
 584 bool HexagonInstrInfo::isExtendable(const MachineInstr *MI) const {
 585   // Constant extenders are allowed only for V4 and above.
 586   if (!Subtarget.hasV4TOps())
 587     return false;
 588
 589   const MCInstrDesc &MID = MI->getDesc();
 590   const uint64_t F = MID.TSFlags;
 591   if ((F >> HexagonII::ExtendablePos) & HexagonII::ExtendableMask)
 592     return true;
 593
 594   // TODO: This is largely obsolete now. Will need to be removed
 595   // in consecutive patches.
 596   switch(MI->getOpcode()) {
 597     // TFR_FI Remains a special case.
 598     case Hexagon::TFR_FI:
 599       return true;
 600     default:
 601       return false;
 602   }
 603   return  false;
 604 }
 605
 606 // This returns true in two cases:
 607 // - The OP code itself indicates that this is an extended instruction.
 608 // - One of MOs has been marked with HMOTF_ConstExtended flag.
 609 bool HexagonInstrInfo::isExtended(const MachineInstr *MI) const {
 610   // First check if this is permanently extended op code.
 611   const uint64_t F = MI->getDesc().TSFlags;
 612   if ((F >> HexagonII::ExtendedPos) & HexagonII::ExtendedMask)
 613     return true;
 614   // Use MO operand flags to determine if one of MI's operands
 615   // has HMOTF_ConstExtended flag set.
 616   for (MachineInstr::const_mop_iterator I = MI->operands_begin(),
 617        E = MI->operands_end(); I != E; ++I) {
 618     if (I->getTargetFlags() && HexagonII::HMOTF_ConstExtended)
 619       return true;
 620   }
 621   return  false;
 622 }
 623
 624 bool HexagonInstrInfo::isBranch (const MachineInstr *MI) const {
 625   return MI->getDesc().isBranch();
 626 }
 627
 628 bool HexagonInstrInfo::isNewValueInst(const MachineInstr *MI) const {
 629   if (isNewValueJump(MI))
 630     return true;
 631
 632   if (isNewValueStore(MI))
 633     return true;
 634
 635   return false;
 636 }
 637
 638 bool HexagonInstrInfo::isSaveCalleeSavedRegsCall(const MachineInstr *MI) const {
 639   return MI->getOpcode() == Hexagon::SAVE_REGISTERS_CALL_V4;
 640 }
 641
 642 bool HexagonInstrInfo::isPredicable(MachineInstr *MI) const {
 643   bool isPred = MI->getDesc().isPredicable();
 644
 645   if (!isPred)
 646     return false;
 647
 648   const int Opc = MI->getOpcode();
 649
 650   switch(Opc) {
 651   case Hexagon::A2_tfrsi:
 652     return isInt<12>(MI->getOperand(1).getImm());
 653
 654   case Hexagon::STrid:
 655   case Hexagon::STrid_indexed:
 656     return isShiftedUInt<6,3>(MI->getOperand(1).getImm());
 657
 658   case Hexagon::STriw:
 659   case Hexagon::STriw_indexed:
 660   case Hexagon::STriw_nv_V4:
 661     return isShiftedUInt<6,2>(MI->getOperand(1).getImm());
 662
 663   case Hexagon::STrih:
 664   case Hexagon::STrih_indexed:
 665   case Hexagon::STrih_nv_V4:
 666     return isShiftedUInt<6,1>(MI->getOperand(1).getImm());
 667
 668   case Hexagon::STrib:
 669   case Hexagon::STrib_indexed:
 670   case Hexagon::STrib_nv_V4:
 671     return isUInt<6>(MI->getOperand(1).getImm());
 672
 673   case Hexagon::LDrid:
 674   case Hexagon::LDrid_indexed:
 675     return isShiftedUInt<6,3>(MI->getOperand(2).getImm());
 676
 677   case Hexagon::LDriw:
 678   case Hexagon::LDriw_indexed:
 679     return isShiftedUInt<6,2>(MI->getOperand(2).getImm());
 680
 681   case Hexagon::L2_loadrh_io:
 682   case Hexagon::L2_loadruh_io:
 683     return isShiftedUInt<6,1>(MI->getOperand(2).getImm());
 684
 685   case Hexagon::L2_loadrb_io:
 686   case Hexagon::L2_loadrub_io:
 687     return isUInt<6>(MI->getOperand(2).getImm());
 688
 689   case Hexagon::POST_LDrid:
 690     return isShiftedInt<4,3>(MI->getOperand(3).getImm());
 691
 692   case Hexagon::POST_LDriw:
 693     return isShiftedInt<4,2>(MI->getOperand(3).getImm());
 694
 695   case Hexagon::POST_LDrih:
 696   case Hexagon::POST_LDriuh:
 697     return isShiftedInt<4,1>(MI->getOperand(3).getImm());
 698
 699   case Hexagon::POST_LDrib:
 700   case Hexagon::POST_LDriub:
 701     return isInt<4>(MI->getOperand(3).getImm());
 702
 703   case Hexagon::STrib_imm_V4:
 704   case Hexagon::STrih_imm_V4:
 705   case Hexagon::STriw_imm_V4:
 706     return (isUInt<6>(MI->getOperand(1).getImm()) &&
 707             isInt<6>(MI->getOperand(2).getImm()));
 708
 709   case Hexagon::ADD_ri:
 710     return isInt<8>(MI->getOperand(2).getImm());
 711
 712   case Hexagon::A2_aslh:
 713   case Hexagon::A2_asrh:
 714   case Hexagon::A2_sxtb:
 715   case Hexagon::A2_sxth:
 716   case Hexagon::A2_zxtb:
 717   case Hexagon::A2_zxth:
 718     return Subtarget.hasV4TOps();
 719   }
 720
 721   return true;
 722 }
 723
 724 // This function performs the following inversiones:
 725 //
 726 //  cPt    ---> cNotPt
 727 //  cNotPt ---> cPt
 728 //
 729 unsigned HexagonInstrInfo::getInvertedPredicatedOpcode(const int Opc) const {
 730   int InvPredOpcode;
 731   InvPredOpcode = isPredicatedTrue(Opc) ? Hexagon::getFalsePredOpcode(Opc)
 732                                         : Hexagon::getTruePredOpcode(Opc);
 733   if (InvPredOpcode >= 0) // Valid instruction with the inverted predicate.
 734     return InvPredOpcode;
 735
 736   switch(Opc) {
 737     default: llvm_unreachable("Unexpected predicated instruction");
 738     case Hexagon::C2_ccombinewt:
 739       return Hexagon::C2_ccombinewf;
 740     case Hexagon::C2_ccombinewf:
 741       return Hexagon::C2_ccombinewt;
 742
 743       // Dealloc_return.
 744     case Hexagon::DEALLOC_RET_cPt_V4:
 745       return Hexagon::DEALLOC_RET_cNotPt_V4;
 746     case Hexagon::DEALLOC_RET_cNotPt_V4:
 747       return Hexagon::DEALLOC_RET_cPt_V4;
 748   }
 749 }
 750
 751 // New Value Store instructions.
 752 bool HexagonInstrInfo::isNewValueStore(const MachineInstr *MI) const {
 753   const uint64_t F = MI->getDesc().TSFlags;
 754
 755   return ((F >> HexagonII::NVStorePos) & HexagonII::NVStoreMask);
 756 }
 757
 758 bool HexagonInstrInfo::isNewValueStore(unsigned Opcode) const {
 759   const uint64_t F = get(Opcode).TSFlags;
 760
 761   return ((F >> HexagonII::NVStorePos) & HexagonII::NVStoreMask);
 762 }
 763
 764 int HexagonInstrInfo::
 765 getMatchingCondBranchOpcode(int Opc, bool invertPredicate) const {
 766   enum Hexagon::PredSense inPredSense;
 767   inPredSense = invertPredicate ? Hexagon::PredSense_false :
 768                                   Hexagon::PredSense_true;
 769   int CondOpcode = Hexagon::getPredOpcode(Opc, inPredSense);
 770   if (CondOpcode >= 0) // Valid Conditional opcode/instruction
 771     return CondOpcode;
 772
 773   // This switch case will be removed once all the instructions have been
 774   // modified to use relation maps.
 775   switch(Opc) {
 776   case Hexagon::TFRI_f:
 777     return !invertPredicate ? Hexagon::TFRI_cPt_f :
 778                               Hexagon::TFRI_cNotPt_f;
 779   case Hexagon::A2_combinew:
 780     return !invertPredicate ? Hexagon::C2_ccombinewt :
 781                               Hexagon::C2_ccombinewf;
 782
 783   // Word.
 784   case Hexagon::STriw_f:
 785     return !invertPredicate ? Hexagon::STriw_cPt :
 786                               Hexagon::STriw_cNotPt;
 787   case Hexagon::STriw_indexed_f:
 788     return !invertPredicate ? Hexagon::STriw_indexed_cPt :
 789                               Hexagon::STriw_indexed_cNotPt;
 790
 791   // DEALLOC_RETURN.
 792   case Hexagon::DEALLOC_RET_V4:
 793     return !invertPredicate ? Hexagon::DEALLOC_RET_cPt_V4 :
 794                               Hexagon::DEALLOC_RET_cNotPt_V4;
 795   }
 796   llvm_unreachable("Unexpected predicable instruction");
 797 }
 798
 799
 800 bool HexagonInstrInfo::
 801 PredicateInstruction(MachineInstr *MI,
 802                      const SmallVectorImpl<MachineOperand> &Cond) const {
 803   int Opc = MI->getOpcode();
 804   assert (isPredicable(MI) && "Expected predicable instruction");
 805   bool invertJump = (!Cond.empty() && Cond[0].isImm() &&
 806                      (Cond[0].getImm() == 0));
 807
 808   // This will change MI's opcode to its predicate version.
 809   // However, its operand list is still the old one, i.e. the
 810   // non-predicate one.
 811   MI->setDesc(get(getMatchingCondBranchOpcode(Opc, invertJump)));
 812
 813   int oper = -1;
 814   unsigned int GAIdx = 0;
 815
 816   // Indicates whether the current MI has a GlobalAddress operand
 817   bool hasGAOpnd = false;
 818   std::vector<MachineOperand> tmpOpnds;
 819
 820   // Indicates whether we need to shift operands to right.
 821   bool needShift = true;
 822
 823   // The predicate is ALWAYS the FIRST input operand !!!
 824   if (MI->getNumOperands() == 0) {
 825     // The non-predicate version of MI does not take any operands,
 826     // i.e. no outs and no ins. In this condition, the predicate
 827     // operand will be directly placed at Operands[0]. No operand
 828     // shift is needed.
 829     // Example: BARRIER
 830     needShift = false;
 831     oper = -1;
 832   }
 833   else if (   MI->getOperand(MI->getNumOperands()-1).isReg()
 834            && MI->getOperand(MI->getNumOperands()-1).isDef()
 835            && !MI->getOperand(MI->getNumOperands()-1).isImplicit()) {
 836     // The non-predicate version of MI does not have any input operands.
 837     // In this condition, we extend the length of Operands[] by one and
 838     // copy the original last operand to the newly allocated slot.
 839     // At this moment, it is just a place holder. Later, we will put
 840     // predicate operand directly into it. No operand shift is needed.
 841     // Example: r0=BARRIER (this is a faked insn used here for illustration)
 842     MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
 843     needShift = false;
 844     oper = MI->getNumOperands() - 2;
 845   }
 846   else {
 847     // We need to right shift all input operands by one. Duplicate the
 848     // last operand into the newly allocated slot.
 849     MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
 850   }
 851
 852   if (needShift)
 853   {
 854     // Operands[ MI->getNumOperands() - 2 ] has been copied into
 855     // Operands[ MI->getNumOperands() - 1 ], so we start from
 856     // Operands[ MI->getNumOperands() - 3 ].
 857     // oper is a signed int.
 858     // It is ok if "MI->getNumOperands()-3" is -3, -2, or -1.
 859     for (oper = MI->getNumOperands() - 3; oper >= 0; --oper)
 860     {
 861       MachineOperand &MO = MI->getOperand(oper);
 862
 863       // Opnd[0] Opnd[1] Opnd[2] Opnd[3] Opnd[4]   Opnd[5]   Opnd[6]   Opnd[7]
 864       // <Def0>  <Def1>  <Use0>  <Use1>  <ImpDef0> <ImpDef1> <ImpUse0> <ImpUse1>
 865       //               /\~
 866       //              /||\~
 867       //               ||
 868       //        Predicate Operand here
 869       if (MO.isReg() && !MO.isUse() && !MO.isImplicit()) {
 870         break;
 871       }
 872       if (MO.isReg()) {
 873         MI->getOperand(oper+1).ChangeToRegister(MO.getReg(), MO.isDef(),
 874                                                 MO.isImplicit(), MO.isKill(),
 875                                                 MO.isDead(), MO.isUndef(),
 876                                                 MO.isDebug());
 877       }
 878       else if (MO.isImm()) {
 879         MI->getOperand(oper+1).ChangeToImmediate(MO.getImm());
 880       }
 881       else if (MO.isGlobal()) {
 882         // MI can not have more than one GlobalAddress operand.
 883         assert(hasGAOpnd == false && "MI can only have one GlobalAddress opnd");
 884
 885         // There is no member function called "ChangeToGlobalAddress" in the
 886         // MachineOperand class (not like "ChangeToRegister" and
 887         // "ChangeToImmediate"). So we have to remove them from Operands[] list
 888         // first, and then add them back after we have inserted the predicate
 889         // operand. tmpOpnds[] is to remember these operands before we remove
 890         // them.
 891         tmpOpnds.push_back(MO);
 892
 893         // Operands[oper] is a GlobalAddress operand;
 894         // Operands[oper+1] has been copied into Operands[oper+2];
 895         hasGAOpnd = true;
 896         GAIdx = oper;
 897         continue;
 898       }
 899       else {
 900         assert(false && "Unexpected operand type");
 901       }
 902     }
 903   }
 904
 905   int regPos = invertJump ? 1 : 0;
 906   MachineOperand PredMO = Cond[regPos];
 907
 908   // [oper] now points to the last explicit Def. Predicate operand must be
 909   // located at [oper+1]. See diagram above.
 910   // This assumes that the predicate is always the first operand,
 911   // i.e. Operands[0+numResults], in the set of inputs
 912   // It is better to have an assert here to check this. But I don't know how
 913   // to write this assert because findFirstPredOperandIdx() would return -1
 914   if (oper < -1) oper = -1;
 915
 916   MI->getOperand(oper+1).ChangeToRegister(PredMO.getReg(), PredMO.isDef(),
 917                                           PredMO.isImplicit(), false,
 918                                           PredMO.isDead(), PredMO.isUndef(),
 919                                           PredMO.isDebug());
 920
 921   MachineRegisterInfo &RegInfo = MI->getParent()->getParent()->getRegInfo();
 922   RegInfo.clearKillFlags(PredMO.getReg());
 923
 924   if (hasGAOpnd)
 925   {
 926     unsigned int i;
 927
 928     // Operands[GAIdx] is the original GlobalAddress operand, which is
 929     // already copied into tmpOpnds[0].
 930     // Operands[GAIdx] now stores a copy of Operands[GAIdx-1]
 931     // Operands[GAIdx+1] has already been copied into Operands[GAIdx+2],
 932     // so we start from [GAIdx+2]
 933     for (i = GAIdx + 2; i < MI->getNumOperands(); ++i)
 934       tmpOpnds.push_back(MI->getOperand(i));
 935
 936     // Remove all operands in range [ (GAIdx+1) ... (MI->getNumOperands()-1) ]
 937     // It is very important that we always remove from the end of Operands[]
 938     // MI->getNumOperands() is at least 2 if program goes to here.
 939     for (i = MI->getNumOperands() - 1; i > GAIdx; --i)
 940       MI->RemoveOperand(i);
 941
 942     for (i = 0; i < tmpOpnds.size(); ++i)
 943       MI->addOperand(tmpOpnds[i]);
 944   }
 945
 946   return true;
 947 }
 948
 949
 950 bool
 951 HexagonInstrInfo::
 952 isProfitableToIfCvt(MachineBasicBlock &MBB,
 953                     unsigned NumCycles,
 954                     unsigned ExtraPredCycles,
 955                     const BranchProbability &Probability) const {
 956   return true;
 957 }
 958
 959
 960 bool
 961 HexagonInstrInfo::
 962 isProfitableToIfCvt(MachineBasicBlock &TMBB,
 963                     unsigned NumTCycles,
 964                     unsigned ExtraTCycles,
 965                     MachineBasicBlock &FMBB,
 966                     unsigned NumFCycles,
 967                     unsigned ExtraFCycles,
 968                     const BranchProbability &Probability) const {
 969   return true;
 970 }
 971
 972 // Returns true if an instruction is predicated irrespective of the predicate
 973 // sense. For example, all of the following will return true.
 974 // if (p0) R1 = add(R2, R3)
 975 // if (!p0) R1 = add(R2, R3)
 976 // if (p0.new) R1 = add(R2, R3)
 977 // if (!p0.new) R1 = add(R2, R3)
 978 bool HexagonInstrInfo::isPredicated(const MachineInstr *MI) const {
 979   const uint64_t F = MI->getDesc().TSFlags;
 980
 981   return ((F >> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
 982 }
 983
 984 bool HexagonInstrInfo::isPredicated(unsigned Opcode) const {
 985   const uint64_t F = get(Opcode).TSFlags;
 986
 987   return ((F >> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
 988 }
 989
 990 bool HexagonInstrInfo::isPredicatedTrue(const MachineInstr *MI) const {
 991   const uint64_t F = MI->getDesc().TSFlags;
 992
 993   assert(isPredicated(MI));
 994   return (!((F >> HexagonII::PredicatedFalsePos) &
 995             HexagonII::PredicatedFalseMask));
 996 }
 997
 998 bool HexagonInstrInfo::isPredicatedTrue(unsigned Opcode) const {
 999   const uint64_t F = get(Opcode).TSFlags;
1000
1001   // Make sure that the instruction is predicated.
1002   assert((F>> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
1003   return (!((F >> HexagonII::PredicatedFalsePos) &
1004             HexagonII::PredicatedFalseMask));
1005 }
1006
1007 bool HexagonInstrInfo::isPredicatedNew(const MachineInstr *MI) const {
1008   const uint64_t F = MI->getDesc().TSFlags;
1009
1010   assert(isPredicated(MI));
1011   return ((F >> HexagonII::PredicatedNewPos) & HexagonII::PredicatedNewMask);
1012 }
1013
1014 bool HexagonInstrInfo::isPredicatedNew(unsigned Opcode) const {
1015   const uint64_t F = get(Opcode).TSFlags;
1016
1017   assert(isPredicated(Opcode));
1018   return ((F >> HexagonII::PredicatedNewPos) & HexagonII::PredicatedNewMask);
1019 }
1020
1021 // Returns true, if a ST insn can be promoted to a new-value store.
1022 bool HexagonInstrInfo::mayBeNewStore(const MachineInstr *MI) const {
1023   const HexagonRegisterInfo& QRI = getRegisterInfo();
1024   const uint64_t F = MI->getDesc().TSFlags;
1025
1026   return ((F >> HexagonII::mayNVStorePos) &
1027            HexagonII::mayNVStoreMask &
1028            QRI.Subtarget.hasV4TOps());
1029 }
1030
1031 bool
1032 HexagonInstrInfo::DefinesPredicate(MachineInstr *MI,
1033                                    std::vector<MachineOperand> &Pred) const {
1034   for (unsigned oper = 0; oper < MI->getNumOperands(); ++oper) {
1035     MachineOperand MO = MI->getOperand(oper);
1036     if (MO.isReg() && MO.isDef()) {
1037       const TargetRegisterClass* RC = RI.getMinimalPhysRegClass(MO.getReg());
1038       if (RC == &Hexagon::PredRegsRegClass) {
1039         Pred.push_back(MO);
1040         return true;
1041       }
1042     }
1043   }
1044   return false;
1045 }
1046
1047
1048 bool
1049 HexagonInstrInfo::
1050 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
1051                   const SmallVectorImpl<MachineOperand> &Pred2) const {
1052   // TODO: Fix this
1053   return false;
1054 }
1055
1056
1057 //
1058 // We indicate that we want to reverse the branch by
1059 // inserting a 0 at the beginning of the Cond vector.
1060 //
1061 bool HexagonInstrInfo::
1062 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
1063   if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
1064     Cond.erase(Cond.begin());
1065   } else {
1066     Cond.insert(Cond.begin(), MachineOperand::CreateImm(0));
1067   }
1068   return false;
1069 }
1070
1071
1072 bool HexagonInstrInfo::
1073 isProfitableToDupForIfCvt(MachineBasicBlock &MBB,unsigned NumInstrs,
1074                           const BranchProbability &Probability) const {
1075   return (NumInstrs <= 4);
1076 }
1077
1078 bool HexagonInstrInfo::isDeallocRet(const MachineInstr *MI) const {
1079   switch (MI->getOpcode()) {
1080   default: return false;
1081   case Hexagon::DEALLOC_RET_V4 :
1082   case Hexagon::DEALLOC_RET_cPt_V4 :
1083   case Hexagon::DEALLOC_RET_cNotPt_V4 :
1084   case Hexagon::DEALLOC_RET_cdnPnt_V4 :
1085   case Hexagon::DEALLOC_RET_cNotdnPnt_V4 :
1086   case Hexagon::DEALLOC_RET_cdnPt_V4 :
1087   case Hexagon::DEALLOC_RET_cNotdnPt_V4 :
1088    return true;
1089   }
1090 }
1091
1092
1093 bool HexagonInstrInfo::
1094 isValidOffset(const int Opcode, const int Offset) const {
1095   // This function is to check whether the "Offset" is in the correct range of
1096   // the given "Opcode". If "Offset" is not in the correct range, "ADD_ri" is
1097   // inserted to calculate the final address. Due to this reason, the function
1098   // assumes that the "Offset" has correct alignment.
1099   // We used to assert if the offset was not properly aligned, however,
1100   // there are cases where a misaligned pointer recast can cause this
1101   // problem, and we need to allow for it. The front end warns of such
1102   // misaligns with respect to load size.
1103
1104   switch(Opcode) {
1105
1106   case Hexagon::LDriw:
1107   case Hexagon::LDriw_indexed:
1108   case Hexagon::LDriw_f:
1109   case Hexagon::STriw_indexed:
1110   case Hexagon::STriw:
1111   case Hexagon::STriw_f:
1112     return (Offset >= Hexagon_MEMW_OFFSET_MIN) &&
1113       (Offset <= Hexagon_MEMW_OFFSET_MAX);
1114
1115   case Hexagon::LDrid:
1116   case Hexagon::LDrid_indexed:
1117   case Hexagon::LDrid_f:
1118   case Hexagon::STrid:
1119   case Hexagon::STrid_indexed:
1120   case Hexagon::STrid_f:
1121     return (Offset >= Hexagon_MEMD_OFFSET_MIN) &&
1122       (Offset <= Hexagon_MEMD_OFFSET_MAX);
1123
1124   case Hexagon::L2_loadrh_io:
1125   case Hexagon::L2_loadruh_io:
1126   case Hexagon::STrih:
1127     return (Offset >= Hexagon_MEMH_OFFSET_MIN) &&
1128       (Offset <= Hexagon_MEMH_OFFSET_MAX);
1129
1130   case Hexagon::L2_loadrb_io:
1131   case Hexagon::STrib:
1132   case Hexagon::L2_loadrub_io:
1133     return (Offset >= Hexagon_MEMB_OFFSET_MIN) &&
1134       (Offset <= Hexagon_MEMB_OFFSET_MAX);
1135
1136   case Hexagon::ADD_ri:
1137   case Hexagon::TFR_FI:
1138     return (Offset >= Hexagon_ADDI_OFFSET_MIN) &&
1139       (Offset <= Hexagon_ADDI_OFFSET_MAX);
1140
1141   case Hexagon::MemOPw_ADDi_V4 :
1142   case Hexagon::MemOPw_SUBi_V4 :
1143   case Hexagon::MemOPw_ADDr_V4 :
1144   case Hexagon::MemOPw_SUBr_V4 :
1145   case Hexagon::MemOPw_ANDr_V4 :
1146   case Hexagon::MemOPw_ORr_V4 :
1147     return (0 <= Offset && Offset <= 255);
1148
1149   case Hexagon::MemOPh_ADDi_V4 :
1150   case Hexagon::MemOPh_SUBi_V4 :
1151   case Hexagon::MemOPh_ADDr_V4 :
1152   case Hexagon::MemOPh_SUBr_V4 :
1153   case Hexagon::MemOPh_ANDr_V4 :
1154   case Hexagon::MemOPh_ORr_V4 :
1155     return (0 <= Offset && Offset <= 127);
1156
1157   case Hexagon::MemOPb_ADDi_V4 :
1158   case Hexagon::MemOPb_SUBi_V4 :
1159   case Hexagon::MemOPb_ADDr_V4 :
1160   case Hexagon::MemOPb_SUBr_V4 :
1161   case Hexagon::MemOPb_ANDr_V4 :
1162   case Hexagon::MemOPb_ORr_V4 :
1163     return (0 <= Offset && Offset <= 63);
1164
1165   // LDri_pred and STriw_pred are pseudo operations, so it has to take offset of
1166   // any size. Later pass knows how to handle it.
1167   case Hexagon::STriw_pred:
1168   case Hexagon::LDriw_pred:
1169     return true;
1170
1171   case Hexagon::J2_loop0i:
1172     return isUInt<10>(Offset);
1173
1174   // INLINEASM is very special.
1175   case Hexagon::INLINEASM:
1176     return true;
1177   }
1178
1179   llvm_unreachable("No offset range is defined for this opcode. "
1180                    "Please define it in the above switch statement!");
1181 }
1182
1183
1184 //
1185 // Check if the Offset is a valid auto-inc imm by Load/Store Type.
1186 //
1187 bool HexagonInstrInfo::
1188 isValidAutoIncImm(const EVT VT, const int Offset) const {
1189
1190   if (VT == MVT::i64) {
1191       return (Offset >= Hexagon_MEMD_AUTOINC_MIN &&
1192               Offset <= Hexagon_MEMD_AUTOINC_MAX &&
1193               (Offset & 0x7) == 0);
1194   }
1195   if (VT == MVT::i32) {
1196       return (Offset >= Hexagon_MEMW_AUTOINC_MIN &&
1197               Offset <= Hexagon_MEMW_AUTOINC_MAX &&
1198               (Offset & 0x3) == 0);
1199   }
1200   if (VT == MVT::i16) {
1201       return (Offset >= Hexagon_MEMH_AUTOINC_MIN &&
1202               Offset <= Hexagon_MEMH_AUTOINC_MAX &&
1203               (Offset & 0x1) == 0);
1204   }
1205   if (VT == MVT::i8) {
1206       return (Offset >= Hexagon_MEMB_AUTOINC_MIN &&
1207               Offset <= Hexagon_MEMB_AUTOINC_MAX);
1208   }
1209   llvm_unreachable("Not an auto-inc opc!");
1210 }
1211
1212
1213 bool HexagonInstrInfo::
1214 isMemOp(const MachineInstr *MI) const {
1215 //  return MI->getDesc().mayLoad() && MI->getDesc().mayStore();
1216
1217   switch (MI->getOpcode())
1218   {
1219     default: return false;
1220     case Hexagon::MemOPw_ADDi_V4 :
1221     case Hexagon::MemOPw_SUBi_V4 :
1222     case Hexagon::MemOPw_ADDr_V4 :
1223     case Hexagon::MemOPw_SUBr_V4 :
1224     case Hexagon::MemOPw_ANDr_V4 :
1225     case Hexagon::MemOPw_ORr_V4 :
1226     case Hexagon::MemOPh_ADDi_V4 :
1227     case Hexagon::MemOPh_SUBi_V4 :
1228     case Hexagon::MemOPh_ADDr_V4 :
1229     case Hexagon::MemOPh_SUBr_V4 :
1230     case Hexagon::MemOPh_ANDr_V4 :
1231     case Hexagon::MemOPh_ORr_V4 :
1232     case Hexagon::MemOPb_ADDi_V4 :
1233     case Hexagon::MemOPb_SUBi_V4 :
1234     case Hexagon::MemOPb_ADDr_V4 :
1235     case Hexagon::MemOPb_SUBr_V4 :
1236     case Hexagon::MemOPb_ANDr_V4 :
1237     case Hexagon::MemOPb_ORr_V4 :
1238     case Hexagon::MemOPb_SETBITi_V4:
1239     case Hexagon::MemOPh_SETBITi_V4:
1240     case Hexagon::MemOPw_SETBITi_V4:
1241     case Hexagon::MemOPb_CLRBITi_V4:
1242     case Hexagon::MemOPh_CLRBITi_V4:
1243     case Hexagon::MemOPw_CLRBITi_V4:
1244     return true;
1245   }
1246   return false;
1247 }
1248
1249
1250 bool HexagonInstrInfo::
1251 isSpillPredRegOp(const MachineInstr *MI) const {
1252   switch (MI->getOpcode()) {
1253     default: return false;
1254     case Hexagon::STriw_pred :
1255     case Hexagon::LDriw_pred :
1256       return true;
1257   }
1258 }
1259
1260 bool HexagonInstrInfo::isNewValueJumpCandidate(const MachineInstr *MI) const {
1261   switch (MI->getOpcode()) {
1262     default: return false;
1263     case Hexagon::C2_cmpeq:
1264     case Hexagon::C2_cmpeqi:
1265     case Hexagon::C2_cmpgt:
1266     case Hexagon::C2_cmpgti:
1267     case Hexagon::C2_cmpgtu:
1268     case Hexagon::C2_cmpgtui:
1269       return true;
1270   }
1271 }
1272
1273 bool HexagonInstrInfo::
1274 isConditionalTransfer (const MachineInstr *MI) const {
1275   switch (MI->getOpcode()) {
1276     default: return false;
1277     case Hexagon::A2_tfrt:
1278     case Hexagon::A2_tfrf:
1279     case Hexagon::C2_cmoveit:
1280     case Hexagon::C2_cmoveif:
1281     case Hexagon::A2_tfrtnew:
1282     case Hexagon::A2_tfrfnew:
1283     case Hexagon::C2_cmovenewit:
1284     case Hexagon::C2_cmovenewif:
1285       return true;
1286   }
1287 }
1288
1289 bool HexagonInstrInfo::isConditionalALU32 (const MachineInstr* MI) const {
1290   switch (MI->getOpcode())
1291   {
1292     default: return false;
1293     case Hexagon::A2_paddf:
1294     case Hexagon::A2_paddfnew:
1295     case Hexagon::A2_paddt:
1296     case Hexagon::A2_paddtnew:
1297     case Hexagon::A2_pandf:
1298     case Hexagon::A2_pandfnew:
1299     case Hexagon::A2_pandt:
1300     case Hexagon::A2_pandtnew:
1301     case Hexagon::A4_paslhf:
1302     case Hexagon::A4_paslhfnew:
1303     case Hexagon::A4_paslht:
1304     case Hexagon::A4_paslhtnew:
1305     case Hexagon::A4_pasrhf:
1306     case Hexagon::A4_pasrhfnew:
1307     case Hexagon::A4_pasrht:
1308     case Hexagon::A4_pasrhtnew:
1309     case Hexagon::A2_porf:
1310     case Hexagon::A2_porfnew:
1311     case Hexagon::A2_port:
1312     case Hexagon::A2_portnew:
1313     case Hexagon::A2_psubf:
1314     case Hexagon::A2_psubfnew:
1315     case Hexagon::A2_psubt:
1316     case Hexagon::A2_psubtnew:
1317     case Hexagon::A2_pxorf:
1318     case Hexagon::A2_pxorfnew:
1319     case Hexagon::A2_pxort:
1320     case Hexagon::A2_pxortnew:
1321     case Hexagon::A4_psxthf:
1322     case Hexagon::A4_psxthfnew:
1323     case Hexagon::A4_psxtht:
1324     case Hexagon::A4_psxthtnew:
1325     case Hexagon::A4_psxtbf:
1326     case Hexagon::A4_psxtbfnew:
1327     case Hexagon::A4_psxtbt:
1328     case Hexagon::A4_psxtbtnew:
1329     case Hexagon::A4_pzxtbf:
1330     case Hexagon::A4_pzxtbfnew:
1331     case Hexagon::A4_pzxtbt:
1332     case Hexagon::A4_pzxtbtnew:
1333     case Hexagon::A4_pzxthf:
1334     case Hexagon::A4_pzxthfnew:
1335     case Hexagon::A4_pzxtht:
1336     case Hexagon::A4_pzxthtnew:
1337     case Hexagon::ADD_ri_cPt:
1338     case Hexagon::ADD_ri_cNotPt:
1339     case Hexagon::C2_ccombinewt:
1340     case Hexagon::C2_ccombinewf:
1341       return true;
1342   }
1343 }
1344
1345 bool HexagonInstrInfo::
1346 isConditionalLoad (const MachineInstr* MI) const {
1347   const HexagonRegisterInfo& QRI = getRegisterInfo();
1348   switch (MI->getOpcode())
1349   {
1350     default: return false;
1351     case Hexagon::LDrid_cPt :
1352     case Hexagon::LDrid_cNotPt :
1353     case Hexagon::LDrid_indexed_cPt :
1354     case Hexagon::LDrid_indexed_cNotPt :
1355     case Hexagon::LDriw_cPt :
1356     case Hexagon::LDriw_cNotPt :
1357     case Hexagon::LDriw_indexed_cPt :
1358     case Hexagon::LDriw_indexed_cNotPt :
1359     case Hexagon::L2_ploadrht_io:
1360     case Hexagon::L2_ploadrhf_io:
1361     case Hexagon::L2_ploadrbt_io:
1362     case Hexagon::L2_ploadrbf_io:
1363     case Hexagon::L2_ploadruht_io:
1364     case Hexagon::L2_ploadruhf_io:
1365     case Hexagon::L2_ploadrubt_io:
1366     case Hexagon::L2_ploadrubf_io:
1367       return true;
1368     case Hexagon::POST_LDrid_cPt :
1369     case Hexagon::POST_LDrid_cNotPt :
1370     case Hexagon::POST_LDriw_cPt :
1371     case Hexagon::POST_LDriw_cNotPt :
1372     case Hexagon::POST_LDrih_cPt :
1373     case Hexagon::POST_LDrih_cNotPt :
1374     case Hexagon::POST_LDrib_cPt :
1375     case Hexagon::POST_LDrib_cNotPt :
1376     case Hexagon::POST_LDriuh_cPt :
1377     case Hexagon::POST_LDriuh_cNotPt :
1378     case Hexagon::POST_LDriub_cPt :
1379     case Hexagon::POST_LDriub_cNotPt :
1380       return QRI.Subtarget.hasV4TOps();
1381     case Hexagon::LDrid_indexed_shl_cPt_V4 :
1382     case Hexagon::LDrid_indexed_shl_cNotPt_V4 :
1383     case Hexagon::LDrib_indexed_shl_cPt_V4 :
1384     case Hexagon::LDrib_indexed_shl_cNotPt_V4 :
1385     case Hexagon::LDriub_indexed_shl_cPt_V4 :
1386     case Hexagon::LDriub_indexed_shl_cNotPt_V4 :
1387     case Hexagon::LDrih_indexed_shl_cPt_V4 :
1388     case Hexagon::LDrih_indexed_shl_cNotPt_V4 :
1389     case Hexagon::LDriuh_indexed_shl_cPt_V4 :
1390     case Hexagon::LDriuh_indexed_shl_cNotPt_V4 :
1391     case Hexagon::LDriw_indexed_shl_cPt_V4 :
1392     case Hexagon::LDriw_indexed_shl_cNotPt_V4 :
1393       return QRI.Subtarget.hasV4TOps();
1394   }
1395 }
1396
1397 // Returns true if an instruction is a conditional store.
1398 //
1399 // Note: It doesn't include conditional new-value stores as they can't be
1400 // converted to .new predicate.
1401 //
1402 //               p.new NV store [ if(p0.new)memw(R0+#0)=R2.new ]
1403 //                ^           ^
1404 //               /             \ (not OK. it will cause new-value store to be
1405 //              /               X conditional on p0.new while R2 producer is
1406 //             /                 \ on p0)
1407 //            /                   \.
1408 //     p.new store                 p.old NV store
1409 // [if(p0.new)memw(R0+#0)=R2]    [if(p0)memw(R0+#0)=R2.new]
1410 //            ^                  ^
1411 //             \                /
1412 //              \              /
1413 //               \            /
1414 //                 p.old store
1415 //             [if (p0)memw(R0+#0)=R2]
1416 //
1417 // The above diagram shows the steps involoved in the conversion of a predicated
1418 // store instruction to its .new predicated new-value form.
1419 //
1420 // The following set of instructions further explains the scenario where
1421 // conditional new-value store becomes invalid when promoted to .new predicate
1422 // form.
1423 //
1424 // { 1) if (p0) r0 = add(r1, r2)
1425 //   2) p0 = cmp.eq(r3, #0) }
1426 //
1427 //   3) if (p0) memb(r1+#0) = r0  --> this instruction can't be grouped with
1428 // the first two instructions because in instr 1, r0 is conditional on old value
1429 // of p0 but its use in instr 3 is conditional on p0 modified by instr 2 which
1430 // is not valid for new-value stores.
1431 bool HexagonInstrInfo::
1432 isConditionalStore (const MachineInstr* MI) const {
1433   const HexagonRegisterInfo& QRI = getRegisterInfo();
1434   switch (MI->getOpcode())
1435   {
1436     default: return false;
1437     case Hexagon::STrib_imm_cPt_V4 :
1438     case Hexagon::STrib_imm_cNotPt_V4 :
1439     case Hexagon::STrib_indexed_shl_cPt_V4 :
1440     case Hexagon::STrib_indexed_shl_cNotPt_V4 :
1441     case Hexagon::STrib_cPt :
1442     case Hexagon::STrib_cNotPt :
1443     case Hexagon::POST_STbri_cPt :
1444     case Hexagon::POST_STbri_cNotPt :
1445     case Hexagon::STrid_indexed_cPt :
1446     case Hexagon::STrid_indexed_cNotPt :
1447     case Hexagon::STrid_indexed_shl_cPt_V4 :
1448     case Hexagon::POST_STdri_cPt :
1449     case Hexagon::POST_STdri_cNotPt :
1450     case Hexagon::STrih_cPt :
1451     case Hexagon::STrih_cNotPt :
1452     case Hexagon::STrih_indexed_cPt :
1453     case Hexagon::STrih_indexed_cNotPt :
1454     case Hexagon::STrih_imm_cPt_V4 :
1455     case Hexagon::STrih_imm_cNotPt_V4 :
1456     case Hexagon::STrih_indexed_shl_cPt_V4 :
1457     case Hexagon::STrih_indexed_shl_cNotPt_V4 :
1458     case Hexagon::POST_SThri_cPt :
1459     case Hexagon::POST_SThri_cNotPt :
1460     case Hexagon::STriw_cPt :
1461     case Hexagon::STriw_cNotPt :
1462     case Hexagon::STriw_indexed_cPt :
1463     case Hexagon::STriw_indexed_cNotPt :
1464     case Hexagon::STriw_imm_cPt_V4 :
1465     case Hexagon::STriw_imm_cNotPt_V4 :
1466     case Hexagon::STriw_indexed_shl_cPt_V4 :
1467     case Hexagon::STriw_indexed_shl_cNotPt_V4 :
1468     case Hexagon::POST_STwri_cPt :
1469     case Hexagon::POST_STwri_cNotPt :
1470       return QRI.Subtarget.hasV4TOps();
1471
1472     // V4 global address store before promoting to dot new.
1473     case Hexagon::STd_GP_cPt_V4 :
1474     case Hexagon::STd_GP_cNotPt_V4 :
1475     case Hexagon::STb_GP_cPt_V4 :
1476     case Hexagon::STb_GP_cNotPt_V4 :
1477     case Hexagon::STh_GP_cPt_V4 :
1478     case Hexagon::STh_GP_cNotPt_V4 :
1479     case Hexagon::STw_GP_cPt_V4 :
1480     case Hexagon::STw_GP_cNotPt_V4 :
1481       return QRI.Subtarget.hasV4TOps();
1482
1483     // Predicated new value stores (i.e. if (p0) memw(..)=r0.new) are excluded
1484     // from the "Conditional Store" list. Because a predicated new value store
1485     // would NOT be promoted to a double dot new store. See diagram below:
1486     // This function returns yes for those stores that are predicated but not
1487     // yet promoted to predicate dot new instructions.
1488     //
1489     //                          +---------------------+
1490     //                    /-----| if (p0) memw(..)=r0 |---------\~
1491     //                   ||     +---------------------+         ||
1492     //          promote  ||       /\       /\                   ||  promote
1493     //                   ||      /||\     /||\                  ||
1494     //                  \||/    demote     ||                  \||/
1495     //                   \/       ||       ||                   \/
1496     //       +-------------------------+   ||   +-------------------------+
1497     //       | if (p0.new) memw(..)=r0 |   ||   | if (p0) memw(..)=r0.new |
1498     //       +-------------------------+   ||   +-------------------------+
1499     //                        ||           ||         ||
1500     //                        ||         demote      \||/
1501     //                      promote        ||         \/ NOT possible
1502     //                        ||           ||         /\~
1503     //                       \||/          ||        /||\~
1504     //                        \/           ||         ||
1505     //                      +-----------------------------+
1506     //                      | if (p0.new) memw(..)=r0.new |
1507     //                      +-----------------------------+
1508     //                           Double Dot New Store
1509     //
1510   }
1511 }
1512
1513
1514 bool HexagonInstrInfo::isNewValueJump(const MachineInstr *MI) const {
1515   if (isNewValue(MI) && isBranch(MI))
1516     return true;
1517   return false;
1518 }
1519
1520 bool HexagonInstrInfo::isPostIncrement (const MachineInstr* MI) const {
1521   return (getAddrMode(MI) == HexagonII::PostInc);
1522 }
1523
1524 bool HexagonInstrInfo::isNewValue(const MachineInstr* MI) const {
1525   const uint64_t F = MI->getDesc().TSFlags;
1526   return ((F >> HexagonII::NewValuePos) & HexagonII::NewValueMask);
1527 }
1528
1529 // Returns true, if any one of the operands is a dot new
1530 // insn, whether it is predicated dot new or register dot new.
1531 bool HexagonInstrInfo::isDotNewInst (const MachineInstr* MI) const {
1532   return (isNewValueInst(MI) ||
1533      (isPredicated(MI) && isPredicatedNew(MI)));
1534 }
1535
1536 // Returns the most basic instruction for the .new predicated instructions and
1537 // new-value stores.
1538 // For example, all of the following instructions will be converted back to the
1539 // same instruction:
1540 // 1) if (p0.new) memw(R0+#0) = R1.new  --->
1541 // 2) if (p0) memw(R0+#0)= R1.new      -------> if (p0) memw(R0+#0) = R1
1542 // 3) if (p0.new) memw(R0+#0) = R1      --->
1543 //
1544
1545 int HexagonInstrInfo::GetDotOldOp(const int opc) const {
1546   int NewOp = opc;
1547   if (isPredicated(NewOp) && isPredicatedNew(NewOp)) { // Get predicate old form
1548     NewOp = Hexagon::getPredOldOpcode(NewOp);
1549     assert(NewOp >= 0 &&
1550            "Couldn't change predicate new instruction to its old form.");
1551   }
1552
1553   if (isNewValueStore(NewOp)) { // Convert into non-new-value format
1554     NewOp = Hexagon::getNonNVStore(NewOp);
1555     assert(NewOp >= 0 && "Couldn't change new-value store to its old form.");
1556   }
1557   return NewOp;
1558 }
1559
1560 // Return the new value instruction for a given store.
1561 int HexagonInstrInfo::GetDotNewOp(const MachineInstr* MI) const {
1562   int NVOpcode = Hexagon::getNewValueOpcode(MI->getOpcode());
1563   if (NVOpcode >= 0) // Valid new-value store instruction.
1564     return NVOpcode;
1565
1566   switch (MI->getOpcode()) {
1567   default: llvm_unreachable("Unknown .new type");
1568   // store new value byte
1569   case Hexagon::STrib_shl_V4:
1570     return Hexagon::STrib_shl_nv_V4;
1571
1572   case Hexagon::STrih_shl_V4:
1573     return Hexagon::STrih_shl_nv_V4;
1574
1575   case Hexagon::STriw_f:
1576     return Hexagon::STriw_nv_V4;
1577
1578   case Hexagon::STriw_indexed_f:
1579     return Hexagon::STriw_indexed_nv_V4;
1580
1581   case Hexagon::STriw_shl_V4:
1582     return Hexagon::STriw_shl_nv_V4;
1583
1584   }
1585   return 0;
1586 }
1587
1588 // Return .new predicate version for an instruction.
1589 int HexagonInstrInfo::GetDotNewPredOp(MachineInstr *MI,
1590                                       const MachineBranchProbabilityInfo
1591                                       *MBPI) const {
1592
1593   int NewOpcode = Hexagon::getPredNewOpcode(MI->getOpcode());
1594   if (NewOpcode >= 0) // Valid predicate new instruction
1595     return NewOpcode;
1596
1597   switch (MI->getOpcode()) {
1598   default: llvm_unreachable("Unknown .new type");
1599   // Condtional Jumps
1600   case Hexagon::J2_jumpt:
1601   case Hexagon::J2_jumpf:
1602     return getDotNewPredJumpOp(MI, MBPI);
1603
1604   case Hexagon::J2_jumprt:
1605     return Hexagon::J2_jumptnewpt;
1606
1607   case Hexagon::J2_jumprf:
1608     return Hexagon::J2_jumprfnewpt;
1609
1610   case Hexagon::JMPrett:
1611     return Hexagon::J2_jumprtnewpt;
1612
1613   case Hexagon::JMPretf:
1614     return Hexagon::J2_jumprfnewpt;
1615
1616
1617   // Conditional combine
1618   case Hexagon::C2_ccombinewt:
1619     return Hexagon::C2_ccombinewnewt;
1620   case Hexagon::C2_ccombinewf:
1621     return Hexagon::C2_ccombinewnewf;
1622   }
1623 }
1624
1625
1626 unsigned HexagonInstrInfo::getAddrMode(const MachineInstr* MI) const {
1627   const uint64_t F = MI->getDesc().TSFlags;
1628
1629   return((F >> HexagonII::AddrModePos) & HexagonII::AddrModeMask);
1630 }
1631
1632 /// immediateExtend - Changes the instruction in place to one using an immediate
1633 /// extender.
1634 void HexagonInstrInfo::immediateExtend(MachineInstr *MI) const {
1635   assert((isExtendable(MI)||isConstExtended(MI)) &&
1636                                "Instruction must be extendable");
1637   // Find which operand is extendable.
1638   short ExtOpNum = getCExtOpNum(MI);
1639   MachineOperand &MO = MI->getOperand(ExtOpNum);
1640   // This needs to be something we understand.
1641   assert((MO.isMBB() || MO.isImm()) &&
1642          "Branch with unknown extendable field type");
1643   // Mark given operand as extended.
1644   MO.addTargetFlag(HexagonII::HMOTF_ConstExtended);
1645 }
1646
1647 DFAPacketizer *HexagonInstrInfo::CreateTargetScheduleState(
1648     const TargetSubtargetInfo &STI) const {
1649   const InstrItineraryData *II = STI.getInstrItineraryData();
1650   return static_cast<const HexagonSubtarget &>(STI).createDFAPacketizer(II);
1651 }
1652
1653 bool HexagonInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1654                                             const MachineBasicBlock *MBB,
1655                                             const MachineFunction &MF) const {
1656   // Debug info is never a scheduling boundary. It's necessary to be explicit
1657   // due to the special treatment of IT instructions below, otherwise a
1658   // dbg_value followed by an IT will result in the IT instruction being
1659   // considered a scheduling hazard, which is wrong. It should be the actual
1660   // instruction preceding the dbg_value instruction(s), just like it is
1661   // when debug info is not present.
1662   if (MI->isDebugValue())
1663     return false;
1664
1665   // Terminators and labels can't be scheduled around.
1666   if (MI->getDesc().isTerminator() || MI->isPosition() || MI->isInlineAsm())
1667     return true;
1668
1669   return false;
1670 }
1671
1672 bool HexagonInstrInfo::isConstExtended(MachineInstr *MI) const {
1673
1674   // Constant extenders are allowed only for V4 and above.
1675   if (!Subtarget.hasV4TOps())
1676     return false;
1677
1678   const uint64_t F = MI->getDesc().TSFlags;
1679   unsigned isExtended = (F >> HexagonII::ExtendedPos) & HexagonII::ExtendedMask;
1680   if (isExtended) // Instruction must be extended.
1681     return true;
1682
1683   unsigned isExtendable = (F >> HexagonII::ExtendablePos)
1684                           & HexagonII::ExtendableMask;
1685   if (!isExtendable)
1686     return false;
1687
1688   short ExtOpNum = getCExtOpNum(MI);
1689   const MachineOperand &MO = MI->getOperand(ExtOpNum);
1690   // Use MO operand flags to determine if MO
1691   // has the HMOTF_ConstExtended flag set.
1692   if (MO.getTargetFlags() && HexagonII::HMOTF_ConstExtended)
1693     return true;
1694   // If this is a Machine BB address we are talking about, and it is
1695   // not marked as extended, say so.
1696   if (MO.isMBB())
1697     return false;
1698
1699   // We could be using an instruction with an extendable immediate and shoehorn
1700   // a global address into it. If it is a global address it will be constant
1701   // extended. We do this for COMBINE.
1702   // We currently only handle isGlobal() because it is the only kind of
1703   // object we are going to end up with here for now.
1704   // In the future we probably should add isSymbol(), etc.
1705   if (MO.isGlobal() || MO.isSymbol())
1706     return true;
1707
1708   // If the extendable operand is not 'Immediate' type, the instruction should
1709   // have 'isExtended' flag set.
1710   assert(MO.isImm() && "Extendable operand must be Immediate type");
1711
1712   int MinValue = getMinValue(MI);
1713   int MaxValue = getMaxValue(MI);
1714   int ImmValue = MO.getImm();
1715
1716   return (ImmValue < MinValue || ImmValue > MaxValue);
1717 }
1718
1719 // Returns the opcode to use when converting MI, which is a conditional jump,
1720 // into a conditional instruction which uses the .new value of the predicate.
1721 // We also use branch probabilities to add a hint to the jump.
1722 int
1723 HexagonInstrInfo::getDotNewPredJumpOp(MachineInstr *MI,
1724                                   const
1725                                   MachineBranchProbabilityInfo *MBPI) const {
1726
1727   // We assume that block can have at most two successors.
1728   bool taken = false;
1729   MachineBasicBlock *Src = MI->getParent();
1730   MachineOperand *BrTarget = &MI->getOperand(1);
1731   MachineBasicBlock *Dst = BrTarget->getMBB();
1732
1733   const BranchProbability Prediction = MBPI->getEdgeProbability(Src, Dst);
1734   if (Prediction >= BranchProbability(1,2))
1735     taken = true;
1736
1737   switch (MI->getOpcode()) {
1738   case Hexagon::J2_jumpt:
1739     return taken ? Hexagon::J2_jumptnewpt : Hexagon::J2_jumptnew;
1740   case Hexagon::J2_jumpf:
1741     return taken ? Hexagon::J2_jumpfnewpt : Hexagon::J2_jumpfnew;
1742
1743   default:
1744     llvm_unreachable("Unexpected jump instruction.");
1745   }
1746 }
1747 // Returns true if a particular operand is extendable for an instruction.
1748 bool HexagonInstrInfo::isOperandExtended(const MachineInstr *MI,
1749                                          unsigned short OperandNum) const {
1750   // Constant extenders are allowed only for V4 and above.
1751   if (!Subtarget.hasV4TOps())
1752     return false;
1753
1754   const uint64_t F = MI->getDesc().TSFlags;
1755
1756   return ((F >> HexagonII::ExtendableOpPos) & HexagonII::ExtendableOpMask)
1757           == OperandNum;
1758 }
1759
1760 // Returns Operand Index for the constant extended instruction.
1761 unsigned short HexagonInstrInfo::getCExtOpNum(const MachineInstr *MI) const {
1762   const uint64_t F = MI->getDesc().TSFlags;
1763   return ((F >> HexagonII::ExtendableOpPos) & HexagonII::ExtendableOpMask);
1764 }
1765
1766 // Returns the min value that doesn't need to be extended.
1767 int HexagonInstrInfo::getMinValue(const MachineInstr *MI) const {
1768   const uint64_t F = MI->getDesc().TSFlags;
1769   unsigned isSigned = (F >> HexagonII::ExtentSignedPos)
1770                     & HexagonII::ExtentSignedMask;
1771   unsigned bits =  (F >> HexagonII::ExtentBitsPos)
1772                     & HexagonII::ExtentBitsMask;
1773
1774   if (isSigned) // if value is signed
1775     return -1U << (bits - 1);
1776   else
1777     return 0;
1778 }
1779
1780 // Returns the max value that doesn't need to be extended.
1781 int HexagonInstrInfo::getMaxValue(const MachineInstr *MI) const {
1782   const uint64_t F = MI->getDesc().TSFlags;
1783   unsigned isSigned = (F >> HexagonII::ExtentSignedPos)
1784                     & HexagonII::ExtentSignedMask;
1785   unsigned bits =  (F >> HexagonII::ExtentBitsPos)
1786                     & HexagonII::ExtentBitsMask;
1787
1788   if (isSigned) // if value is signed
1789     return ~(-1U << (bits - 1));
1790   else
1791     return ~(-1U << bits);
1792 }
1793
1794 // Returns true if an instruction can be converted into a non-extended
1795 // equivalent instruction.
1796 bool HexagonInstrInfo::NonExtEquivalentExists (const MachineInstr *MI) const {
1797
1798   short NonExtOpcode;
1799   // Check if the instruction has a register form that uses register in place
1800   // of the extended operand, if so return that as the non-extended form.
1801   if (Hexagon::getRegForm(MI->getOpcode()) >= 0)
1802     return true;
1803
1804   if (MI->getDesc().mayLoad() || MI->getDesc().mayStore()) {
1805     // Check addressing mode and retrieve non-ext equivalent instruction.
1806
1807     switch (getAddrMode(MI)) {
1808     case HexagonII::Absolute :
1809       // Load/store with absolute addressing mode can be converted into
1810       // base+offset mode.
1811       NonExtOpcode = Hexagon::getBasedWithImmOffset(MI->getOpcode());
1812       break;
1813     case HexagonII::BaseImmOffset :
1814       // Load/store with base+offset addressing mode can be converted into
1815       // base+register offset addressing mode. However left shift operand should
1816       // be set to 0.
1817       NonExtOpcode = Hexagon::getBaseWithRegOffset(MI->getOpcode());
1818       break;
1819     default:
1820       return false;
1821     }
1822     if (NonExtOpcode < 0)
1823       return false;
1824     return true;
1825   }
1826   return false;
1827 }
1828
1829 // Returns opcode of the non-extended equivalent instruction.
1830 short HexagonInstrInfo::getNonExtOpcode (const MachineInstr *MI) const {
1831
1832   // Check if the instruction has a register form that uses register in place
1833   // of the extended operand, if so return that as the non-extended form.
1834   short NonExtOpcode = Hexagon::getRegForm(MI->getOpcode());
1835     if (NonExtOpcode >= 0)
1836       return NonExtOpcode;
1837
1838   if (MI->getDesc().mayLoad() || MI->getDesc().mayStore()) {
1839     // Check addressing mode and retrieve non-ext equivalent instruction.
1840     switch (getAddrMode(MI)) {
1841     case HexagonII::Absolute :
1842       return Hexagon::getBasedWithImmOffset(MI->getOpcode());
1843     case HexagonII::BaseImmOffset :
1844       return Hexagon::getBaseWithRegOffset(MI->getOpcode());
1845     default:
1846       return -1;
1847     }
1848   }
1849   return -1;
1850 }
1851
1852 bool HexagonInstrInfo::PredOpcodeHasJMP_c(Opcode_t Opcode) const {
1853   return (Opcode == Hexagon::J2_jumpt) ||
1854          (Opcode == Hexagon::J2_jumpf) ||
1855          (Opcode == Hexagon::J2_jumptnewpt) ||
1856          (Opcode == Hexagon::J2_jumpfnewpt) ||
1857          (Opcode == Hexagon::J2_jumpt) ||
1858          (Opcode == Hexagon::J2_jumpf);
1859 }
1860
1861 bool HexagonInstrInfo::PredOpcodeHasNot(Opcode_t Opcode) const {
1862   return (Opcode == Hexagon::J2_jumpf) ||
1863          (Opcode == Hexagon::J2_jumpfnewpt) ||
1864          (Opcode == Hexagon::J2_jumpfnew);
1865 }