lib/Target/Hexagon/HexagonInstrInfo.cpp

   1 //===-- HexagonInstrInfo.cpp - Hexagon Instruction Information ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Hexagon implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "HexagonInstrInfo.h"
  15 #include "Hexagon.h"
  16 #include "HexagonRegisterInfo.h"
  17 #include "HexagonSubtarget.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/ADT/SmallVector.h"
  20 #include "llvm/CodeGen/DFAPacketizer.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineMemOperand.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/PseudoSourceValue.h"
  26 #include "llvm/Support/Debug.h"
  27 #include "llvm/Support/MathExtras.h"
  28 #include "llvm/Support/raw_ostream.h"
  29
  30 using namespace llvm;
  31
  32 #define DEBUG_TYPE "hexagon-instrinfo"
  33
  34 #define GET_INSTRINFO_CTOR_DTOR
  35 #define GET_INSTRMAP_INFO
  36 #include "HexagonGenInstrInfo.inc"
  37 #include "HexagonGenDFAPacketizer.inc"
  38
  39 ///
  40 /// Constants for Hexagon instructions.
  41 ///
  42 const int Hexagon_MEMW_OFFSET_MAX = 4095;
  43 const int Hexagon_MEMW_OFFSET_MIN = -4096;
  44 const int Hexagon_MEMD_OFFSET_MAX = 8191;
  45 const int Hexagon_MEMD_OFFSET_MIN = -8192;
  46 const int Hexagon_MEMH_OFFSET_MAX = 2047;
  47 const int Hexagon_MEMH_OFFSET_MIN = -2048;
  48 const int Hexagon_MEMB_OFFSET_MAX = 1023;
  49 const int Hexagon_MEMB_OFFSET_MIN = -1024;
  50 const int Hexagon_ADDI_OFFSET_MAX = 32767;
  51 const int Hexagon_ADDI_OFFSET_MIN = -32768;
  52 const int Hexagon_MEMD_AUTOINC_MAX = 56;
  53 const int Hexagon_MEMD_AUTOINC_MIN = -64;
  54 const int Hexagon_MEMW_AUTOINC_MAX = 28;
  55 const int Hexagon_MEMW_AUTOINC_MIN = -32;
  56 const int Hexagon_MEMH_AUTOINC_MAX = 14;
  57 const int Hexagon_MEMH_AUTOINC_MIN = -16;
  58 const int Hexagon_MEMB_AUTOINC_MAX = 7;
  59 const int Hexagon_MEMB_AUTOINC_MIN = -8;
  60
  61 // Pin the vtable to this file.
  62 void HexagonInstrInfo::anchor() {}
  63
  64 HexagonInstrInfo::HexagonInstrInfo(HexagonSubtarget &ST)
  65   : HexagonGenInstrInfo(Hexagon::ADJCALLSTACKDOWN, Hexagon::ADJCALLSTACKUP),
  66     RI(ST), Subtarget(ST) {
  67 }
  68
  69
  70 /// isLoadFromStackSlot - If the specified machine instruction is a direct
  71 /// load from a stack slot, return the virtual or physical register number of
  72 /// the destination along with the FrameIndex of the loaded stack slot.  If
  73 /// not, return 0.  This predicate must return 0 if the instruction has
  74 /// any side effects other than loading from the stack slot.
  75 unsigned HexagonInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
  76                                              int &FrameIndex) const {
  77
  78
  79   switch (MI->getOpcode()) {
  80   default: break;
  81   case Hexagon::L2_loadri_io:
  82   case Hexagon::L2_loadrd_io:
  83   case Hexagon::L2_loadrh_io:
  84   case Hexagon::L2_loadrb_io:
  85   case Hexagon::L2_loadrub_io:
  86     if (MI->getOperand(2).isFI() &&
  87         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
  88       FrameIndex = MI->getOperand(2).getIndex();
  89       return MI->getOperand(0).getReg();
  90     }
  91     break;
  92   }
  93   return 0;
  94 }
  95
  96
  97 /// isStoreToStackSlot - If the specified machine instruction is a direct
  98 /// store to a stack slot, return the virtual or physical register number of
  99 /// the source reg along with the FrameIndex of the loaded stack slot.  If
 100 /// not, return 0.  This predicate must return 0 if the instruction has
 101 /// any side effects other than storing to the stack slot.
 102 unsigned HexagonInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 103                                             int &FrameIndex) const {
 104   switch (MI->getOpcode()) {
 105   default: break;
 106   case Hexagon::S2_storeri_io:
 107   case Hexagon::S2_storerd_io:
 108   case Hexagon::S2_storerh_io:
 109   case Hexagon::S2_storerb_io:
 110     if (MI->getOperand(2).isFI() &&
 111         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
 112       FrameIndex = MI->getOperand(0).getIndex();
 113       return MI->getOperand(2).getReg();
 114     }
 115     break;
 116   }
 117   return 0;
 118 }
 119
 120
 121 unsigned
 122 HexagonInstrInfo::InsertBranch(MachineBasicBlock &MBB,MachineBasicBlock *TBB,
 123                              MachineBasicBlock *FBB,
 124                              const SmallVectorImpl<MachineOperand> &Cond,
 125                              DebugLoc DL) const{
 126
 127     int BOpc   = Hexagon::J2_jump;
 128     int BccOpc = Hexagon::J2_jumpt;
 129
 130     assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 131
 132     int regPos = 0;
 133     // Check if ReverseBranchCondition has asked to reverse this branch
 134     // If we want to reverse the branch an odd number of times, we want
 135     // JMP_f.
 136     if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
 137       BccOpc = Hexagon::J2_jumpf;
 138       regPos = 1;
 139     }
 140
 141     if (!FBB) {
 142       if (Cond.empty()) {
 143         // Due to a bug in TailMerging/CFG Optimization, we need to add a
 144         // special case handling of a predicated jump followed by an
 145         // unconditional jump. If not, Tail Merging and CFG Optimization go
 146         // into an infinite loop.
 147         MachineBasicBlock *NewTBB, *NewFBB;
 148         SmallVector<MachineOperand, 4> Cond;
 149         MachineInstr *Term = MBB.getFirstTerminator();
 150         if (isPredicated(Term) && !AnalyzeBranch(MBB, NewTBB, NewFBB, Cond,
 151                                                  false)) {
 152           MachineBasicBlock *NextBB =
 153             std::next(MachineFunction::iterator(&MBB));
 154           if (NewTBB == NextBB) {
 155             ReverseBranchCondition(Cond);
 156             RemoveBranch(MBB);
 157             return InsertBranch(MBB, TBB, nullptr, Cond, DL);
 158           }
 159         }
 160         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 161       } else {
 162         BuildMI(&MBB, DL,
 163                 get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 164       }
 165       return 1;
 166     }
 167
 168     BuildMI(&MBB, DL, get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 169     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 170
 171     return 2;
 172 }
 173
 174
 175 bool HexagonInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 176                                      MachineBasicBlock *&TBB,
 177                                  MachineBasicBlock *&FBB,
 178                                  SmallVectorImpl<MachineOperand> &Cond,
 179                                  bool AllowModify) const {
 180   TBB = nullptr;
 181   FBB = nullptr;
 182
 183   // If the block has no terminators, it just falls into the block after it.
 184   MachineBasicBlock::instr_iterator I = MBB.instr_end();
 185   if (I == MBB.instr_begin())
 186     return false;
 187
 188   // A basic block may looks like this:
 189   //
 190   //  [   insn
 191   //     EH_LABEL
 192   //      insn
 193   //      insn
 194   //      insn
 195   //     EH_LABEL
 196   //      insn     ]
 197   //
 198   // It has two succs but does not have a terminator
 199   // Don't know how to handle it.
 200   do {
 201     --I;
 202     if (I->isEHLabel())
 203       return true;
 204   } while (I != MBB.instr_begin());
 205
 206   I = MBB.instr_end();
 207   --I;
 208
 209   while (I->isDebugValue()) {
 210     if (I == MBB.instr_begin())
 211       return false;
 212     --I;
 213   }
 214
 215   // Delete the JMP if it's equivalent to a fall-through.
 216   if (AllowModify && I->getOpcode() == Hexagon::J2_jump &&
 217       MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
 218     DEBUG(dbgs()<< "\nErasing the jump to successor block\n";);
 219     I->eraseFromParent();
 220     I = MBB.instr_end();
 221     if (I == MBB.instr_begin())
 222       return false;
 223     --I;
 224   }
 225   if (!isUnpredicatedTerminator(I))
 226     return false;
 227
 228   // Get the last instruction in the block.
 229   MachineInstr *LastInst = I;
 230   MachineInstr *SecondLastInst = nullptr;
 231   // Find one more terminator if present.
 232   do {
 233     if (&*I != LastInst && !I->isBundle() && isUnpredicatedTerminator(I)) {
 234       if (!SecondLastInst)
 235         SecondLastInst = I;
 236       else
 237         // This is a third branch.
 238         return true;
 239     }
 240     if (I == MBB.instr_begin())
 241       break;
 242     --I;
 243   } while(I);
 244
 245   int LastOpcode = LastInst->getOpcode();
 246
 247   bool LastOpcodeHasJMP_c = PredOpcodeHasJMP_c(LastOpcode);
 248   bool LastOpcodeHasNot = PredOpcodeHasNot(LastOpcode);
 249
 250   // If there is only one terminator instruction, process it.
 251   if (LastInst && !SecondLastInst) {
 252     if (LastOpcode == Hexagon::J2_jump) {
 253       TBB = LastInst->getOperand(0).getMBB();
 254       return false;
 255     }
 256     if (LastOpcode == Hexagon::ENDLOOP0) {
 257       TBB = LastInst->getOperand(0).getMBB();
 258       Cond.push_back(LastInst->getOperand(0));
 259       return false;
 260     }
 261     if (LastOpcodeHasJMP_c) {
 262       TBB = LastInst->getOperand(1).getMBB();
 263       if (LastOpcodeHasNot) {
 264         Cond.push_back(MachineOperand::CreateImm(0));
 265       }
 266       Cond.push_back(LastInst->getOperand(0));
 267       return false;
 268     }
 269     // Otherwise, don't know what this is.
 270     return true;
 271   }
 272
 273   int SecLastOpcode = SecondLastInst->getOpcode();
 274
 275   bool SecLastOpcodeHasJMP_c = PredOpcodeHasJMP_c(SecLastOpcode);
 276   bool SecLastOpcodeHasNot = PredOpcodeHasNot(SecLastOpcode);
 277   if (SecLastOpcodeHasJMP_c && (LastOpcode == Hexagon::J2_jump)) {
 278     TBB =  SecondLastInst->getOperand(1).getMBB();
 279     if (SecLastOpcodeHasNot)
 280       Cond.push_back(MachineOperand::CreateImm(0));
 281     Cond.push_back(SecondLastInst->getOperand(0));
 282     FBB = LastInst->getOperand(0).getMBB();
 283     return false;
 284   }
 285
 286   // If the block ends with two Hexagon:JMPs, handle it.  The second one is not
 287   // executed, so remove it.
 288   if (SecLastOpcode == Hexagon::J2_jump && LastOpcode == Hexagon::J2_jump) {
 289     TBB = SecondLastInst->getOperand(0).getMBB();
 290     I = LastInst;
 291     if (AllowModify)
 292       I->eraseFromParent();
 293     return false;
 294   }
 295
 296   // If the block ends with an ENDLOOP, and JMP, handle it.
 297   if (SecLastOpcode == Hexagon::ENDLOOP0 &&
 298       LastOpcode == Hexagon::J2_jump) {
 299     TBB = SecondLastInst->getOperand(0).getMBB();
 300     Cond.push_back(SecondLastInst->getOperand(0));
 301     FBB = LastInst->getOperand(0).getMBB();
 302     return false;
 303   }
 304
 305   // Otherwise, can't handle this.
 306   return true;
 307 }
 308
 309
 310 unsigned HexagonInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 311   int BOpc   = Hexagon::J2_jump;
 312   int BccOpc = Hexagon::J2_jumpt;
 313   int BccOpcNot = Hexagon::J2_jumpf;
 314
 315   MachineBasicBlock::iterator I = MBB.end();
 316   if (I == MBB.begin()) return 0;
 317   --I;
 318   if (I->getOpcode() != BOpc && I->getOpcode() != BccOpc &&
 319       I->getOpcode() != BccOpcNot)
 320     return 0;
 321
 322   // Remove the branch.
 323   I->eraseFromParent();
 324
 325   I = MBB.end();
 326
 327   if (I == MBB.begin()) return 1;
 328   --I;
 329   if (I->getOpcode() != BccOpc && I->getOpcode() != BccOpcNot)
 330     return 1;
 331
 332   // Remove the branch.
 333   I->eraseFromParent();
 334   return 2;
 335 }
 336
 337
 338 /// \brief For a comparison instruction, return the source registers in
 339 /// \p SrcReg and \p SrcReg2 if having two register operands, and the value it
 340 /// compares against in CmpValue. Return true if the comparison instruction
 341 /// can be analyzed.
 342 bool HexagonInstrInfo::analyzeCompare(const MachineInstr *MI,
 343                                       unsigned &SrcReg, unsigned &SrcReg2,
 344                                       int &Mask, int &Value) const {
 345   unsigned Opc = MI->getOpcode();
 346
 347   // Set mask and the first source register.
 348   switch (Opc) {
 349     case Hexagon::C2_cmpeqp:
 350     case Hexagon::C2_cmpeqi:
 351     case Hexagon::C2_cmpeq:
 352     case Hexagon::C2_cmpgtp:
 353     case Hexagon::C2_cmpgtup:
 354     case Hexagon::C2_cmpgtui:
 355     case Hexagon::C2_cmpgtu:
 356     case Hexagon::C2_cmpgti:
 357     case Hexagon::C2_cmpgt:
 358       SrcReg = MI->getOperand(1).getReg();
 359       Mask = ~0;
 360       break;
 361     case Hexagon::A4_cmpbeqi:
 362     case Hexagon::A4_cmpbeq:
 363     case Hexagon::A4_cmpbgtui:
 364     case Hexagon::A4_cmpbgtu:
 365     case Hexagon::A4_cmpbgt:
 366       SrcReg = MI->getOperand(1).getReg();
 367       Mask = 0xFF;
 368       break;
 369     case Hexagon::A4_cmpheqi:
 370     case Hexagon::A4_cmpheq:
 371     case Hexagon::A4_cmphgtui:
 372     case Hexagon::A4_cmphgtu:
 373     case Hexagon::A4_cmphgt:
 374       SrcReg = MI->getOperand(1).getReg();
 375       Mask = 0xFFFF;
 376       break;
 377   }
 378
 379   // Set the value/second source register.
 380   switch (Opc) {
 381     case Hexagon::C2_cmpeqp:
 382     case Hexagon::C2_cmpeq:
 383     case Hexagon::C2_cmpgtp:
 384     case Hexagon::C2_cmpgtup:
 385     case Hexagon::C2_cmpgtu:
 386     case Hexagon::C2_cmpgt:
 387     case Hexagon::A4_cmpbeq:
 388     case Hexagon::A4_cmpbgtu:
 389     case Hexagon::A4_cmpbgt:
 390     case Hexagon::A4_cmpheq:
 391     case Hexagon::A4_cmphgtu:
 392     case Hexagon::A4_cmphgt:
 393       SrcReg2 = MI->getOperand(2).getReg();
 394       return true;
 395
 396     case Hexagon::C2_cmpeqi:
 397     case Hexagon::C2_cmpgtui:
 398     case Hexagon::C2_cmpgti:
 399     case Hexagon::A4_cmpbeqi:
 400     case Hexagon::A4_cmpbgtui:
 401     case Hexagon::A4_cmpheqi:
 402     case Hexagon::A4_cmphgtui:
 403       SrcReg2 = 0;
 404       Value = MI->getOperand(2).getImm();
 405       return true;
 406   }
 407
 408   return false;
 409 }
 410
 411
 412 void HexagonInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 413                                  MachineBasicBlock::iterator I, DebugLoc DL,
 414                                  unsigned DestReg, unsigned SrcReg,
 415                                  bool KillSrc) const {
 416   if (Hexagon::IntRegsRegClass.contains(SrcReg, DestReg)) {
 417     BuildMI(MBB, I, DL, get(Hexagon::A2_tfr), DestReg).addReg(SrcReg);
 418     return;
 419   }
 420   if (Hexagon::DoubleRegsRegClass.contains(SrcReg, DestReg)) {
 421     BuildMI(MBB, I, DL, get(Hexagon::A2_tfrp), DestReg).addReg(SrcReg);
 422     return;
 423   }
 424   if (Hexagon::PredRegsRegClass.contains(SrcReg, DestReg)) {
 425     // Map Pd = Ps to Pd = or(Ps, Ps).
 426     BuildMI(MBB, I, DL, get(Hexagon::C2_or),
 427             DestReg).addReg(SrcReg).addReg(SrcReg);
 428     return;
 429   }
 430   if (Hexagon::DoubleRegsRegClass.contains(DestReg) &&
 431       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 432     // We can have an overlap between single and double reg: r1:0 = r0.
 433     if(SrcReg == RI.getSubReg(DestReg, Hexagon::subreg_loreg)) {
 434         // r1:0 = r0
 435         BuildMI(MBB, I, DL, get(Hexagon::A2_tfrsi), (RI.getSubReg(DestReg,
 436                 Hexagon::subreg_hireg))).addImm(0);
 437     } else {
 438         // r1:0 = r1 or no overlap.
 439         BuildMI(MBB, I, DL, get(Hexagon::A2_tfr), (RI.getSubReg(DestReg,
 440                 Hexagon::subreg_loreg))).addReg(SrcReg);
 441         BuildMI(MBB, I, DL, get(Hexagon::A2_tfrsi), (RI.getSubReg(DestReg,
 442                 Hexagon::subreg_hireg))).addImm(0);
 443     }
 444     return;
 445   }
 446   if (Hexagon::CtrRegsRegClass.contains(DestReg) &&
 447       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 448     BuildMI(MBB, I, DL, get(Hexagon::A2_tfrrcr), DestReg).addReg(SrcReg);
 449     return;
 450   }
 451   if (Hexagon::PredRegsRegClass.contains(SrcReg) &&
 452       Hexagon::IntRegsRegClass.contains(DestReg)) {
 453     BuildMI(MBB, I, DL, get(Hexagon::C2_tfrpr), DestReg).
 454       addReg(SrcReg, getKillRegState(KillSrc));
 455     return;
 456   }
 457   if (Hexagon::IntRegsRegClass.contains(SrcReg) &&
 458       Hexagon::PredRegsRegClass.contains(DestReg)) {
 459     BuildMI(MBB, I, DL, get(Hexagon::C2_tfrrp), DestReg).
 460       addReg(SrcReg, getKillRegState(KillSrc));
 461     return;
 462   }
 463
 464   llvm_unreachable("Unimplemented");
 465 }
 466
 467
 468 void HexagonInstrInfo::
 469 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 470                     unsigned SrcReg, bool isKill, int FI,
 471                     const TargetRegisterClass *RC,
 472                     const TargetRegisterInfo *TRI) const {
 473
 474   DebugLoc DL = MBB.findDebugLoc(I);
 475   MachineFunction &MF = *MBB.getParent();
 476   MachineFrameInfo &MFI = *MF.getFrameInfo();
 477   unsigned Align = MFI.getObjectAlignment(FI);
 478
 479   MachineMemOperand *MMO =
 480       MF.getMachineMemOperand(
 481                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 482                       MachineMemOperand::MOStore,
 483                       MFI.getObjectSize(FI),
 484                       Align);
 485
 486   if (Hexagon::IntRegsRegClass.hasSubClassEq(RC)) {
 487     BuildMI(MBB, I, DL, get(Hexagon::S2_storeri_io))
 488           .addFrameIndex(FI).addImm(0)
 489           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 490   } else if (Hexagon::DoubleRegsRegClass.hasSubClassEq(RC)) {
 491     BuildMI(MBB, I, DL, get(Hexagon::S2_storerd_io))
 492           .addFrameIndex(FI).addImm(0)
 493           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 494   } else if (Hexagon::PredRegsRegClass.hasSubClassEq(RC)) {
 495     BuildMI(MBB, I, DL, get(Hexagon::STriw_pred))
 496           .addFrameIndex(FI).addImm(0)
 497           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 498   } else {
 499     llvm_unreachable("Unimplemented");
 500   }
 501 }
 502
 503
 504 void HexagonInstrInfo::storeRegToAddr(
 505                                  MachineFunction &MF, unsigned SrcReg,
 506                                  bool isKill,
 507                                  SmallVectorImpl<MachineOperand> &Addr,
 508                                  const TargetRegisterClass *RC,
 509                                  SmallVectorImpl<MachineInstr*> &NewMIs) const
 510 {
 511   llvm_unreachable("Unimplemented");
 512 }
 513
 514
 515 void HexagonInstrInfo::
 516 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 517                      unsigned DestReg, int FI,
 518                      const TargetRegisterClass *RC,
 519                      const TargetRegisterInfo *TRI) const {
 520   DebugLoc DL = MBB.findDebugLoc(I);
 521   MachineFunction &MF = *MBB.getParent();
 522   MachineFrameInfo &MFI = *MF.getFrameInfo();
 523   unsigned Align = MFI.getObjectAlignment(FI);
 524
 525   MachineMemOperand *MMO =
 526       MF.getMachineMemOperand(
 527                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 528                       MachineMemOperand::MOLoad,
 529                       MFI.getObjectSize(FI),
 530                       Align);
 531   if (RC == &Hexagon::IntRegsRegClass) {
 532     BuildMI(MBB, I, DL, get(Hexagon::L2_loadri_io), DestReg)
 533           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 534   } else if (RC == &Hexagon::DoubleRegsRegClass) {
 535     BuildMI(MBB, I, DL, get(Hexagon::L2_loadrd_io), DestReg)
 536           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 537   } else if (RC == &Hexagon::PredRegsRegClass) {
 538     BuildMI(MBB, I, DL, get(Hexagon::LDriw_pred), DestReg)
 539           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 540   } else {
 541     llvm_unreachable("Can't store this register to stack slot");
 542   }
 543 }
 544
 545
 546 void HexagonInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 547                                         SmallVectorImpl<MachineOperand> &Addr,
 548                                         const TargetRegisterClass *RC,
 549                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 550   llvm_unreachable("Unimplemented");
 551 }
 552
 553
 554 MachineInstr *HexagonInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 555                                                     MachineInstr* MI,
 556                                           const SmallVectorImpl<unsigned> &Ops,
 557                                                     int FI) const {
 558   // Hexagon_TODO: Implement.
 559   return nullptr;
 560 }
 561
 562 unsigned HexagonInstrInfo::createVR(MachineFunction* MF, MVT VT) const {
 563
 564   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 565   const TargetRegisterClass *TRC;
 566   if (VT == MVT::i1) {
 567     TRC = &Hexagon::PredRegsRegClass;
 568   } else if (VT == MVT::i32 || VT == MVT::f32) {
 569     TRC = &Hexagon::IntRegsRegClass;
 570   } else if (VT == MVT::i64 || VT == MVT::f64) {
 571     TRC = &Hexagon::DoubleRegsRegClass;
 572   } else {
 573     llvm_unreachable("Cannot handle this register class");
 574   }
 575
 576   unsigned NewReg = RegInfo.createVirtualRegister(TRC);
 577   return NewReg;
 578 }
 579
 580 bool HexagonInstrInfo::isExtendable(const MachineInstr *MI) const {
 581   // Constant extenders are allowed only for V4 and above.
 582   if (!Subtarget.hasV4TOps())
 583     return false;
 584
 585   const MCInstrDesc &MID = MI->getDesc();
 586   const uint64_t F = MID.TSFlags;
 587   if ((F >> HexagonII::ExtendablePos) & HexagonII::ExtendableMask)
 588     return true;
 589
 590   // TODO: This is largely obsolete now. Will need to be removed
 591   // in consecutive patches.
 592   switch(MI->getOpcode()) {
 593     // TFR_FI Remains a special case.
 594     case Hexagon::TFR_FI:
 595       return true;
 596     default:
 597       return false;
 598   }
 599   return  false;
 600 }
 601
 602 // This returns true in two cases:
 603 // - The OP code itself indicates that this is an extended instruction.
 604 // - One of MOs has been marked with HMOTF_ConstExtended flag.
 605 bool HexagonInstrInfo::isExtended(const MachineInstr *MI) const {
 606   // First check if this is permanently extended op code.
 607   const uint64_t F = MI->getDesc().TSFlags;
 608   if ((F >> HexagonII::ExtendedPos) & HexagonII::ExtendedMask)
 609     return true;
 610   // Use MO operand flags to determine if one of MI's operands
 611   // has HMOTF_ConstExtended flag set.
 612   for (MachineInstr::const_mop_iterator I = MI->operands_begin(),
 613        E = MI->operands_end(); I != E; ++I) {
 614     if (I->getTargetFlags() && HexagonII::HMOTF_ConstExtended)
 615       return true;
 616   }
 617   return  false;
 618 }
 619
 620 bool HexagonInstrInfo::isBranch (const MachineInstr *MI) const {
 621   return MI->getDesc().isBranch();
 622 }
 623
 624 bool HexagonInstrInfo::isNewValueInst(const MachineInstr *MI) const {
 625   if (isNewValueJump(MI))
 626     return true;
 627
 628   if (isNewValueStore(MI))
 629     return true;
 630
 631   return false;
 632 }
 633
 634 bool HexagonInstrInfo::isSaveCalleeSavedRegsCall(const MachineInstr *MI) const {
 635   return MI->getOpcode() == Hexagon::SAVE_REGISTERS_CALL_V4;
 636 }
 637
 638 bool HexagonInstrInfo::isPredicable(MachineInstr *MI) const {
 639   bool isPred = MI->getDesc().isPredicable();
 640
 641   if (!isPred)
 642     return false;
 643
 644   const int Opc = MI->getOpcode();
 645
 646   switch(Opc) {
 647   case Hexagon::A2_tfrsi:
 648     return isInt<12>(MI->getOperand(1).getImm());
 649
 650   case Hexagon::S2_storerd_io:
 651     return isShiftedUInt<6,3>(MI->getOperand(1).getImm());
 652
 653   case Hexagon::S2_storeri_io:
 654   case Hexagon::S2_storerinew_io:
 655     return isShiftedUInt<6,2>(MI->getOperand(1).getImm());
 656
 657   case Hexagon::S2_storerh_io:
 658   case Hexagon::S2_storerhnew_io:
 659     return isShiftedUInt<6,1>(MI->getOperand(1).getImm());
 660
 661   case Hexagon::S2_storerb_io:
 662   case Hexagon::S2_storerbnew_io:
 663     return isUInt<6>(MI->getOperand(1).getImm());
 664
 665   case Hexagon::L2_loadrd_io:
 666     return isShiftedUInt<6,3>(MI->getOperand(2).getImm());
 667
 668   case Hexagon::L2_loadri_io:
 669     return isShiftedUInt<6,2>(MI->getOperand(2).getImm());
 670
 671   case Hexagon::L2_loadrh_io:
 672   case Hexagon::L2_loadruh_io:
 673     return isShiftedUInt<6,1>(MI->getOperand(2).getImm());
 674
 675   case Hexagon::L2_loadrb_io:
 676   case Hexagon::L2_loadrub_io:
 677     return isUInt<6>(MI->getOperand(2).getImm());
 678
 679   case Hexagon::L2_loadrd_pi:
 680     return isShiftedInt<4,3>(MI->getOperand(3).getImm());
 681
 682   case Hexagon::L2_loadri_pi:
 683     return isShiftedInt<4,2>(MI->getOperand(3).getImm());
 684
 685   case Hexagon::L2_loadrh_pi:
 686   case Hexagon::L2_loadruh_pi:
 687     return isShiftedInt<4,1>(MI->getOperand(3).getImm());
 688
 689   case Hexagon::L2_loadrb_pi:
 690   case Hexagon::L2_loadrub_pi:
 691     return isInt<4>(MI->getOperand(3).getImm());
 692
 693   case Hexagon::S4_storeirb_io:
 694   case Hexagon::S4_storeirh_io:
 695   case Hexagon::S4_storeiri_io:
 696     return (isUInt<6>(MI->getOperand(1).getImm()) &&
 697             isInt<6>(MI->getOperand(2).getImm()));
 698
 699   case Hexagon::ADD_ri:
 700     return isInt<8>(MI->getOperand(2).getImm());
 701
 702   case Hexagon::A2_aslh:
 703   case Hexagon::A2_asrh:
 704   case Hexagon::A2_sxtb:
 705   case Hexagon::A2_sxth:
 706   case Hexagon::A2_zxtb:
 707   case Hexagon::A2_zxth:
 708     return Subtarget.hasV4TOps();
 709   }
 710
 711   return true;
 712 }
 713
 714 // This function performs the following inversiones:
 715 //
 716 //  cPt    ---> cNotPt
 717 //  cNotPt ---> cPt
 718 //
 719 unsigned HexagonInstrInfo::getInvertedPredicatedOpcode(const int Opc) const {
 720   int InvPredOpcode;
 721   InvPredOpcode = isPredicatedTrue(Opc) ? Hexagon::getFalsePredOpcode(Opc)
 722                                         : Hexagon::getTruePredOpcode(Opc);
 723   if (InvPredOpcode >= 0) // Valid instruction with the inverted predicate.
 724     return InvPredOpcode;
 725
 726   switch(Opc) {
 727     default: llvm_unreachable("Unexpected predicated instruction");
 728     case Hexagon::C2_ccombinewt:
 729       return Hexagon::C2_ccombinewf;
 730     case Hexagon::C2_ccombinewf:
 731       return Hexagon::C2_ccombinewt;
 732
 733       // Dealloc_return.
 734     case Hexagon::L4_return_t:
 735       return Hexagon::L4_return_f;
 736     case Hexagon::L4_return_f:
 737       return Hexagon::L4_return_t;
 738   }
 739 }
 740
 741 // New Value Store instructions.
 742 bool HexagonInstrInfo::isNewValueStore(const MachineInstr *MI) const {
 743   const uint64_t F = MI->getDesc().TSFlags;
 744
 745   return ((F >> HexagonII::NVStorePos) & HexagonII::NVStoreMask);
 746 }
 747
 748 bool HexagonInstrInfo::isNewValueStore(unsigned Opcode) const {
 749   const uint64_t F = get(Opcode).TSFlags;
 750
 751   return ((F >> HexagonII::NVStorePos) & HexagonII::NVStoreMask);
 752 }
 753
 754 int HexagonInstrInfo::
 755 getMatchingCondBranchOpcode(int Opc, bool invertPredicate) const {
 756   enum Hexagon::PredSense inPredSense;
 757   inPredSense = invertPredicate ? Hexagon::PredSense_false :
 758                                   Hexagon::PredSense_true;
 759   int CondOpcode = Hexagon::getPredOpcode(Opc, inPredSense);
 760   if (CondOpcode >= 0) // Valid Conditional opcode/instruction
 761     return CondOpcode;
 762
 763   // This switch case will be removed once all the instructions have been
 764   // modified to use relation maps.
 765   switch(Opc) {
 766   case Hexagon::TFRI_f:
 767     return !invertPredicate ? Hexagon::TFRI_cPt_f :
 768                               Hexagon::TFRI_cNotPt_f;
 769   case Hexagon::A2_combinew:
 770     return !invertPredicate ? Hexagon::C2_ccombinewt :
 771                               Hexagon::C2_ccombinewf;
 772
 773   // Word.
 774   case Hexagon::STriw_f:
 775     return !invertPredicate ? Hexagon::S2_pstorerit_io:
 776                               Hexagon::S2_pstorerif_io;
 777   case Hexagon::STriw_indexed_f:
 778     return !invertPredicate ? Hexagon::S2_pstorerit_io:
 779                               Hexagon::S2_pstorerif_io;
 780
 781   // DEALLOC_RETURN.
 782   case Hexagon::L4_return:
 783     return !invertPredicate ? Hexagon::L4_return_t:
 784                               Hexagon::L4_return_f;
 785   }
 786   llvm_unreachable("Unexpected predicable instruction");
 787 }
 788
 789
 790 bool HexagonInstrInfo::
 791 PredicateInstruction(MachineInstr *MI,
 792                      const SmallVectorImpl<MachineOperand> &Cond) const {
 793   int Opc = MI->getOpcode();
 794   assert (isPredicable(MI) && "Expected predicable instruction");
 795   bool invertJump = (!Cond.empty() && Cond[0].isImm() &&
 796                      (Cond[0].getImm() == 0));
 797
 798   // This will change MI's opcode to its predicate version.
 799   // However, its operand list is still the old one, i.e. the
 800   // non-predicate one.
 801   MI->setDesc(get(getMatchingCondBranchOpcode(Opc, invertJump)));
 802
 803   int oper = -1;
 804   unsigned int GAIdx = 0;
 805
 806   // Indicates whether the current MI has a GlobalAddress operand
 807   bool hasGAOpnd = false;
 808   std::vector<MachineOperand> tmpOpnds;
 809
 810   // Indicates whether we need to shift operands to right.
 811   bool needShift = true;
 812
 813   // The predicate is ALWAYS the FIRST input operand !!!
 814   if (MI->getNumOperands() == 0) {
 815     // The non-predicate version of MI does not take any operands,
 816     // i.e. no outs and no ins. In this condition, the predicate
 817     // operand will be directly placed at Operands[0]. No operand
 818     // shift is needed.
 819     // Example: BARRIER
 820     needShift = false;
 821     oper = -1;
 822   }
 823   else if (   MI->getOperand(MI->getNumOperands()-1).isReg()
 824            && MI->getOperand(MI->getNumOperands()-1).isDef()
 825            && !MI->getOperand(MI->getNumOperands()-1).isImplicit()) {
 826     // The non-predicate version of MI does not have any input operands.
 827     // In this condition, we extend the length of Operands[] by one and
 828     // copy the original last operand to the newly allocated slot.
 829     // At this moment, it is just a place holder. Later, we will put
 830     // predicate operand directly into it. No operand shift is needed.
 831     // Example: r0=BARRIER (this is a faked insn used here for illustration)
 832     MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
 833     needShift = false;
 834     oper = MI->getNumOperands() - 2;
 835   }
 836   else {
 837     // We need to right shift all input operands by one. Duplicate the
 838     // last operand into the newly allocated slot.
 839     MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
 840   }
 841
 842   if (needShift)
 843   {
 844     // Operands[ MI->getNumOperands() - 2 ] has been copied into
 845     // Operands[ MI->getNumOperands() - 1 ], so we start from
 846     // Operands[ MI->getNumOperands() - 3 ].
 847     // oper is a signed int.
 848     // It is ok if "MI->getNumOperands()-3" is -3, -2, or -1.
 849     for (oper = MI->getNumOperands() - 3; oper >= 0; --oper)
 850     {
 851       MachineOperand &MO = MI->getOperand(oper);
 852
 853       // Opnd[0] Opnd[1] Opnd[2] Opnd[3] Opnd[4]   Opnd[5]   Opnd[6]   Opnd[7]
 854       // <Def0>  <Def1>  <Use0>  <Use1>  <ImpDef0> <ImpDef1> <ImpUse0> <ImpUse1>
 855       //               /\~
 856       //              /||\~
 857       //               ||
 858       //        Predicate Operand here
 859       if (MO.isReg() && !MO.isUse() && !MO.isImplicit()) {
 860         break;
 861       }
 862       if (MO.isReg()) {
 863         MI->getOperand(oper+1).ChangeToRegister(MO.getReg(), MO.isDef(),
 864                                                 MO.isImplicit(), MO.isKill(),
 865                                                 MO.isDead(), MO.isUndef(),
 866                                                 MO.isDebug());
 867       }
 868       else if (MO.isImm()) {
 869         MI->getOperand(oper+1).ChangeToImmediate(MO.getImm());
 870       }
 871       else if (MO.isGlobal()) {
 872         // MI can not have more than one GlobalAddress operand.
 873         assert(hasGAOpnd == false && "MI can only have one GlobalAddress opnd");
 874
 875         // There is no member function called "ChangeToGlobalAddress" in the
 876         // MachineOperand class (not like "ChangeToRegister" and
 877         // "ChangeToImmediate"). So we have to remove them from Operands[] list
 878         // first, and then add them back after we have inserted the predicate
 879         // operand. tmpOpnds[] is to remember these operands before we remove
 880         // them.
 881         tmpOpnds.push_back(MO);
 882
 883         // Operands[oper] is a GlobalAddress operand;
 884         // Operands[oper+1] has been copied into Operands[oper+2];
 885         hasGAOpnd = true;
 886         GAIdx = oper;
 887         continue;
 888       }
 889       else {
 890         llvm_unreachable("Unexpected operand type");
 891       }
 892     }
 893   }
 894
 895   int regPos = invertJump ? 1 : 0;
 896   MachineOperand PredMO = Cond[regPos];
 897
 898   // [oper] now points to the last explicit Def. Predicate operand must be
 899   // located at [oper+1]. See diagram above.
 900   // This assumes that the predicate is always the first operand,
 901   // i.e. Operands[0+numResults], in the set of inputs
 902   // It is better to have an assert here to check this. But I don't know how
 903   // to write this assert because findFirstPredOperandIdx() would return -1
 904   if (oper < -1) oper = -1;
 905
 906   MI->getOperand(oper+1).ChangeToRegister(PredMO.getReg(), PredMO.isDef(),
 907                                           PredMO.isImplicit(), false,
 908                                           PredMO.isDead(), PredMO.isUndef(),
 909                                           PredMO.isDebug());
 910
 911   MachineRegisterInfo &RegInfo = MI->getParent()->getParent()->getRegInfo();
 912   RegInfo.clearKillFlags(PredMO.getReg());
 913
 914   if (hasGAOpnd)
 915   {
 916     unsigned int i;
 917
 918     // Operands[GAIdx] is the original GlobalAddress operand, which is
 919     // already copied into tmpOpnds[0].
 920     // Operands[GAIdx] now stores a copy of Operands[GAIdx-1]
 921     // Operands[GAIdx+1] has already been copied into Operands[GAIdx+2],
 922     // so we start from [GAIdx+2]
 923     for (i = GAIdx + 2; i < MI->getNumOperands(); ++i)
 924       tmpOpnds.push_back(MI->getOperand(i));
 925
 926     // Remove all operands in range [ (GAIdx+1) ... (MI->getNumOperands()-1) ]
 927     // It is very important that we always remove from the end of Operands[]
 928     // MI->getNumOperands() is at least 2 if program goes to here.
 929     for (i = MI->getNumOperands() - 1; i > GAIdx; --i)
 930       MI->RemoveOperand(i);
 931
 932     for (i = 0; i < tmpOpnds.size(); ++i)
 933       MI->addOperand(tmpOpnds[i]);
 934   }
 935
 936   return true;
 937 }
 938
 939
 940 bool
 941 HexagonInstrInfo::
 942 isProfitableToIfCvt(MachineBasicBlock &MBB,
 943                     unsigned NumCycles,
 944                     unsigned ExtraPredCycles,
 945                     const BranchProbability &Probability) const {
 946   return true;
 947 }
 948
 949
 950 bool
 951 HexagonInstrInfo::
 952 isProfitableToIfCvt(MachineBasicBlock &TMBB,
 953                     unsigned NumTCycles,
 954                     unsigned ExtraTCycles,
 955                     MachineBasicBlock &FMBB,
 956                     unsigned NumFCycles,
 957                     unsigned ExtraFCycles,
 958                     const BranchProbability &Probability) const {
 959   return true;
 960 }
 961
 962 // Returns true if an instruction is predicated irrespective of the predicate
 963 // sense. For example, all of the following will return true.
 964 // if (p0) R1 = add(R2, R3)
 965 // if (!p0) R1 = add(R2, R3)
 966 // if (p0.new) R1 = add(R2, R3)
 967 // if (!p0.new) R1 = add(R2, R3)
 968 bool HexagonInstrInfo::isPredicated(const MachineInstr *MI) const {
 969   const uint64_t F = MI->getDesc().TSFlags;
 970
 971   return ((F >> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
 972 }
 973
 974 bool HexagonInstrInfo::isPredicated(unsigned Opcode) const {
 975   const uint64_t F = get(Opcode).TSFlags;
 976
 977   return ((F >> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
 978 }
 979
 980 bool HexagonInstrInfo::isPredicatedTrue(const MachineInstr *MI) const {
 981   const uint64_t F = MI->getDesc().TSFlags;
 982
 983   assert(isPredicated(MI));
 984   return (!((F >> HexagonII::PredicatedFalsePos) &
 985             HexagonII::PredicatedFalseMask));
 986 }
 987
 988 bool HexagonInstrInfo::isPredicatedTrue(unsigned Opcode) const {
 989   const uint64_t F = get(Opcode).TSFlags;
 990
 991   // Make sure that the instruction is predicated.
 992   assert((F>> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
 993   return (!((F >> HexagonII::PredicatedFalsePos) &
 994             HexagonII::PredicatedFalseMask));
 995 }
 996
 997 bool HexagonInstrInfo::isPredicatedNew(const MachineInstr *MI) const {
 998   const uint64_t F = MI->getDesc().TSFlags;
 999
1000   assert(isPredicated(MI));
1001   return ((F >> HexagonII::PredicatedNewPos) & HexagonII::PredicatedNewMask);
1002 }
1003
1004 bool HexagonInstrInfo::isPredicatedNew(unsigned Opcode) const {
1005   const uint64_t F = get(Opcode).TSFlags;
1006
1007   assert(isPredicated(Opcode));
1008   return ((F >> HexagonII::PredicatedNewPos) & HexagonII::PredicatedNewMask);
1009 }
1010
1011 // Returns true, if a ST insn can be promoted to a new-value store.
1012 bool HexagonInstrInfo::mayBeNewStore(const MachineInstr *MI) const {
1013   const HexagonRegisterInfo& QRI = getRegisterInfo();
1014   const uint64_t F = MI->getDesc().TSFlags;
1015
1016   return ((F >> HexagonII::mayNVStorePos) &
1017            HexagonII::mayNVStoreMask &
1018            QRI.Subtarget.hasV4TOps());
1019 }
1020
1021 bool
1022 HexagonInstrInfo::DefinesPredicate(MachineInstr *MI,
1023                                    std::vector<MachineOperand> &Pred) const {
1024   for (unsigned oper = 0; oper < MI->getNumOperands(); ++oper) {
1025     MachineOperand MO = MI->getOperand(oper);
1026     if (MO.isReg() && MO.isDef()) {
1027       const TargetRegisterClass* RC = RI.getMinimalPhysRegClass(MO.getReg());
1028       if (RC == &Hexagon::PredRegsRegClass) {
1029         Pred.push_back(MO);
1030         return true;
1031       }
1032     }
1033   }
1034   return false;
1035 }
1036
1037
1038 bool
1039 HexagonInstrInfo::
1040 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
1041                   const SmallVectorImpl<MachineOperand> &Pred2) const {
1042   // TODO: Fix this
1043   return false;
1044 }
1045
1046
1047 //
1048 // We indicate that we want to reverse the branch by
1049 // inserting a 0 at the beginning of the Cond vector.
1050 //
1051 bool HexagonInstrInfo::
1052 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
1053   if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
1054     Cond.erase(Cond.begin());
1055   } else {
1056     Cond.insert(Cond.begin(), MachineOperand::CreateImm(0));
1057   }
1058   return false;
1059 }
1060
1061
1062 bool HexagonInstrInfo::
1063 isProfitableToDupForIfCvt(MachineBasicBlock &MBB,unsigned NumInstrs,
1064                           const BranchProbability &Probability) const {
1065   return (NumInstrs <= 4);
1066 }
1067
1068 bool HexagonInstrInfo::isDeallocRet(const MachineInstr *MI) const {
1069   switch (MI->getOpcode()) {
1070   default: return false;
1071   case Hexagon::L4_return:
1072   case Hexagon::L4_return_t:
1073   case Hexagon::L4_return_f:
1074   case Hexagon::L4_return_tnew_pnt:
1075   case Hexagon::L4_return_fnew_pnt:
1076   case Hexagon::L4_return_tnew_pt:
1077   case Hexagon::L4_return_fnew_pt:
1078    return true;
1079   }
1080 }
1081
1082
1083 bool HexagonInstrInfo::
1084 isValidOffset(const int Opcode, const int Offset) const {
1085   // This function is to check whether the "Offset" is in the correct range of
1086   // the given "Opcode". If "Offset" is not in the correct range, "ADD_ri" is
1087   // inserted to calculate the final address. Due to this reason, the function
1088   // assumes that the "Offset" has correct alignment.
1089   // We used to assert if the offset was not properly aligned, however,
1090   // there are cases where a misaligned pointer recast can cause this
1091   // problem, and we need to allow for it. The front end warns of such
1092   // misaligns with respect to load size.
1093
1094   switch(Opcode) {
1095
1096   case Hexagon::L2_loadri_io:
1097   case Hexagon::LDriw_f:
1098   case Hexagon::S2_storeri_io:
1099   case Hexagon::STriw_f:
1100     return (Offset >= Hexagon_MEMW_OFFSET_MIN) &&
1101       (Offset <= Hexagon_MEMW_OFFSET_MAX);
1102
1103   case Hexagon::L2_loadrd_io:
1104   case Hexagon::S2_storerd_io:
1105   case Hexagon::STrid_f:
1106     return (Offset >= Hexagon_MEMD_OFFSET_MIN) &&
1107       (Offset <= Hexagon_MEMD_OFFSET_MAX);
1108
1109   case Hexagon::L2_loadrh_io:
1110   case Hexagon::L2_loadruh_io:
1111   case Hexagon::S2_storerh_io:
1112     return (Offset >= Hexagon_MEMH_OFFSET_MIN) &&
1113       (Offset <= Hexagon_MEMH_OFFSET_MAX);
1114
1115   case Hexagon::L2_loadrb_io:
1116   case Hexagon::S2_storerb_io:
1117   case Hexagon::L2_loadrub_io:
1118     return (Offset >= Hexagon_MEMB_OFFSET_MIN) &&
1119       (Offset <= Hexagon_MEMB_OFFSET_MAX);
1120
1121   case Hexagon::ADD_ri:
1122   case Hexagon::TFR_FI:
1123     return (Offset >= Hexagon_ADDI_OFFSET_MIN) &&
1124       (Offset <= Hexagon_ADDI_OFFSET_MAX);
1125
1126   case Hexagon::L4_iadd_memopw_io:
1127   case Hexagon::L4_isub_memopw_io:
1128   case Hexagon::L4_add_memopw_io:
1129   case Hexagon::L4_sub_memopw_io:
1130   case Hexagon::L4_and_memopw_io:
1131   case Hexagon::L4_or_memopw_io:
1132     return (0 <= Offset && Offset <= 255);
1133
1134   case Hexagon::L4_iadd_memoph_io:
1135   case Hexagon::L4_isub_memoph_io:
1136   case Hexagon::L4_add_memoph_io:
1137   case Hexagon::L4_sub_memoph_io:
1138   case Hexagon::L4_and_memoph_io:
1139   case Hexagon::L4_or_memoph_io:
1140     return (0 <= Offset && Offset <= 127);
1141
1142   case Hexagon::L4_iadd_memopb_io:
1143   case Hexagon::L4_isub_memopb_io:
1144   case Hexagon::L4_add_memopb_io:
1145   case Hexagon::L4_sub_memopb_io:
1146   case Hexagon::L4_and_memopb_io:
1147   case Hexagon::L4_or_memopb_io:
1148     return (0 <= Offset && Offset <= 63);
1149
1150   // LDri_pred and STriw_pred are pseudo operations, so it has to take offset of
1151   // any size. Later pass knows how to handle it.
1152   case Hexagon::STriw_pred:
1153   case Hexagon::LDriw_pred:
1154     return true;
1155
1156   case Hexagon::J2_loop0i:
1157     return isUInt<10>(Offset);
1158
1159   // INLINEASM is very special.
1160   case Hexagon::INLINEASM:
1161     return true;
1162   }
1163
1164   llvm_unreachable("No offset range is defined for this opcode. "
1165                    "Please define it in the above switch statement!");
1166 }
1167
1168
1169 //
1170 // Check if the Offset is a valid auto-inc imm by Load/Store Type.
1171 //
1172 bool HexagonInstrInfo::
1173 isValidAutoIncImm(const EVT VT, const int Offset) const {
1174
1175   if (VT == MVT::i64) {
1176       return (Offset >= Hexagon_MEMD_AUTOINC_MIN &&
1177               Offset <= Hexagon_MEMD_AUTOINC_MAX &&
1178               (Offset & 0x7) == 0);
1179   }
1180   if (VT == MVT::i32) {
1181       return (Offset >= Hexagon_MEMW_AUTOINC_MIN &&
1182               Offset <= Hexagon_MEMW_AUTOINC_MAX &&
1183               (Offset & 0x3) == 0);
1184   }
1185   if (VT == MVT::i16) {
1186       return (Offset >= Hexagon_MEMH_AUTOINC_MIN &&
1187               Offset <= Hexagon_MEMH_AUTOINC_MAX &&
1188               (Offset & 0x1) == 0);
1189   }
1190   if (VT == MVT::i8) {
1191       return (Offset >= Hexagon_MEMB_AUTOINC_MIN &&
1192               Offset <= Hexagon_MEMB_AUTOINC_MAX);
1193   }
1194   llvm_unreachable("Not an auto-inc opc!");
1195 }
1196
1197
1198 bool HexagonInstrInfo::
1199 isMemOp(const MachineInstr *MI) const {
1200 //  return MI->getDesc().mayLoad() && MI->getDesc().mayStore();
1201
1202   switch (MI->getOpcode())
1203   {
1204   default: return false;
1205   case Hexagon::L4_iadd_memopw_io:
1206   case Hexagon::L4_isub_memopw_io:
1207   case Hexagon::L4_add_memopw_io:
1208   case Hexagon::L4_sub_memopw_io:
1209   case Hexagon::L4_and_memopw_io:
1210   case Hexagon::L4_or_memopw_io:
1211   case Hexagon::L4_iadd_memoph_io:
1212   case Hexagon::L4_isub_memoph_io:
1213   case Hexagon::L4_add_memoph_io:
1214   case Hexagon::L4_sub_memoph_io:
1215   case Hexagon::L4_and_memoph_io:
1216   case Hexagon::L4_or_memoph_io:
1217   case Hexagon::L4_iadd_memopb_io:
1218   case Hexagon::L4_isub_memopb_io:
1219   case Hexagon::L4_add_memopb_io:
1220   case Hexagon::L4_sub_memopb_io:
1221   case Hexagon::L4_and_memopb_io:
1222   case Hexagon::L4_or_memopb_io:
1223   case Hexagon::L4_ior_memopb_io:
1224   case Hexagon::L4_ior_memoph_io:
1225   case Hexagon::L4_ior_memopw_io:
1226   case Hexagon::L4_iand_memopb_io:
1227   case Hexagon::L4_iand_memoph_io:
1228   case Hexagon::L4_iand_memopw_io:
1229     return true;
1230   }
1231   return false;
1232 }
1233
1234
1235 bool HexagonInstrInfo::
1236 isSpillPredRegOp(const MachineInstr *MI) const {
1237   switch (MI->getOpcode()) {
1238     default: return false;
1239     case Hexagon::STriw_pred :
1240     case Hexagon::LDriw_pred :
1241       return true;
1242   }
1243 }
1244
1245 bool HexagonInstrInfo::isNewValueJumpCandidate(const MachineInstr *MI) const {
1246   switch (MI->getOpcode()) {
1247     default: return false;
1248     case Hexagon::C2_cmpeq:
1249     case Hexagon::C2_cmpeqi:
1250     case Hexagon::C2_cmpgt:
1251     case Hexagon::C2_cmpgti:
1252     case Hexagon::C2_cmpgtu:
1253     case Hexagon::C2_cmpgtui:
1254       return true;
1255   }
1256 }
1257
1258 bool HexagonInstrInfo::
1259 isConditionalTransfer (const MachineInstr *MI) const {
1260   switch (MI->getOpcode()) {
1261     default: return false;
1262     case Hexagon::A2_tfrt:
1263     case Hexagon::A2_tfrf:
1264     case Hexagon::C2_cmoveit:
1265     case Hexagon::C2_cmoveif:
1266     case Hexagon::A2_tfrtnew:
1267     case Hexagon::A2_tfrfnew:
1268     case Hexagon::C2_cmovenewit:
1269     case Hexagon::C2_cmovenewif:
1270       return true;
1271   }
1272 }
1273
1274 bool HexagonInstrInfo::isConditionalALU32 (const MachineInstr* MI) const {
1275   switch (MI->getOpcode())
1276   {
1277     default: return false;
1278     case Hexagon::A2_paddf:
1279     case Hexagon::A2_paddfnew:
1280     case Hexagon::A2_paddt:
1281     case Hexagon::A2_paddtnew:
1282     case Hexagon::A2_pandf:
1283     case Hexagon::A2_pandfnew:
1284     case Hexagon::A2_pandt:
1285     case Hexagon::A2_pandtnew:
1286     case Hexagon::A4_paslhf:
1287     case Hexagon::A4_paslhfnew:
1288     case Hexagon::A4_paslht:
1289     case Hexagon::A4_paslhtnew:
1290     case Hexagon::A4_pasrhf:
1291     case Hexagon::A4_pasrhfnew:
1292     case Hexagon::A4_pasrht:
1293     case Hexagon::A4_pasrhtnew:
1294     case Hexagon::A2_porf:
1295     case Hexagon::A2_porfnew:
1296     case Hexagon::A2_port:
1297     case Hexagon::A2_portnew:
1298     case Hexagon::A2_psubf:
1299     case Hexagon::A2_psubfnew:
1300     case Hexagon::A2_psubt:
1301     case Hexagon::A2_psubtnew:
1302     case Hexagon::A2_pxorf:
1303     case Hexagon::A2_pxorfnew:
1304     case Hexagon::A2_pxort:
1305     case Hexagon::A2_pxortnew:
1306     case Hexagon::A4_psxthf:
1307     case Hexagon::A4_psxthfnew:
1308     case Hexagon::A4_psxtht:
1309     case Hexagon::A4_psxthtnew:
1310     case Hexagon::A4_psxtbf:
1311     case Hexagon::A4_psxtbfnew:
1312     case Hexagon::A4_psxtbt:
1313     case Hexagon::A4_psxtbtnew:
1314     case Hexagon::A4_pzxtbf:
1315     case Hexagon::A4_pzxtbfnew:
1316     case Hexagon::A4_pzxtbt:
1317     case Hexagon::A4_pzxtbtnew:
1318     case Hexagon::A4_pzxthf:
1319     case Hexagon::A4_pzxthfnew:
1320     case Hexagon::A4_pzxtht:
1321     case Hexagon::A4_pzxthtnew:
1322     case Hexagon::ADD_ri_cPt:
1323     case Hexagon::ADD_ri_cNotPt:
1324     case Hexagon::C2_ccombinewt:
1325     case Hexagon::C2_ccombinewf:
1326       return true;
1327   }
1328 }
1329
1330 bool HexagonInstrInfo::
1331 isConditionalLoad (const MachineInstr* MI) const {
1332   const HexagonRegisterInfo& QRI = getRegisterInfo();
1333   switch (MI->getOpcode())
1334   {
1335     default: return false;
1336     case Hexagon::L2_ploadrdt_io :
1337     case Hexagon::L2_ploadrdf_io:
1338     case Hexagon::L2_ploadrit_io:
1339     case Hexagon::L2_ploadrif_io:
1340     case Hexagon::L2_ploadrht_io:
1341     case Hexagon::L2_ploadrhf_io:
1342     case Hexagon::L2_ploadrbt_io:
1343     case Hexagon::L2_ploadrbf_io:
1344     case Hexagon::L2_ploadruht_io:
1345     case Hexagon::L2_ploadruhf_io:
1346     case Hexagon::L2_ploadrubt_io:
1347     case Hexagon::L2_ploadrubf_io:
1348       return true;
1349     case Hexagon::L2_ploadrdt_pi:
1350     case Hexagon::L2_ploadrdf_pi:
1351     case Hexagon::L2_ploadrit_pi:
1352     case Hexagon::L2_ploadrif_pi:
1353     case Hexagon::L2_ploadrht_pi:
1354     case Hexagon::L2_ploadrhf_pi:
1355     case Hexagon::L2_ploadrbt_pi:
1356     case Hexagon::L2_ploadrbf_pi:
1357     case Hexagon::L2_ploadruht_pi:
1358     case Hexagon::L2_ploadruhf_pi:
1359     case Hexagon::L2_ploadrubt_pi:
1360     case Hexagon::L2_ploadrubf_pi:
1361       return QRI.Subtarget.hasV4TOps();
1362     case Hexagon::L4_ploadrdt_rr:
1363     case Hexagon::L4_ploadrdf_rr:
1364     case Hexagon::L4_ploadrbt_rr:
1365     case Hexagon::L4_ploadrbf_rr:
1366     case Hexagon::L4_ploadrubt_rr:
1367     case Hexagon::L4_ploadrubf_rr:
1368     case Hexagon::L4_ploadrht_rr:
1369     case Hexagon::L4_ploadrhf_rr:
1370     case Hexagon::L4_ploadruht_rr:
1371     case Hexagon::L4_ploadruhf_rr:
1372     case Hexagon::L4_ploadrit_rr:
1373     case Hexagon::L4_ploadrif_rr:
1374       return QRI.Subtarget.hasV4TOps();
1375   }
1376 }
1377
1378 // Returns true if an instruction is a conditional store.
1379 //
1380 // Note: It doesn't include conditional new-value stores as they can't be
1381 // converted to .new predicate.
1382 //
1383 //               p.new NV store [ if(p0.new)memw(R0+#0)=R2.new ]
1384 //                ^           ^
1385 //               /             \ (not OK. it will cause new-value store to be
1386 //              /               X conditional on p0.new while R2 producer is
1387 //             /                 \ on p0)
1388 //            /                   \.
1389 //     p.new store                 p.old NV store
1390 // [if(p0.new)memw(R0+#0)=R2]    [if(p0)memw(R0+#0)=R2.new]
1391 //            ^                  ^
1392 //             \                /
1393 //              \              /
1394 //               \            /
1395 //                 p.old store
1396 //             [if (p0)memw(R0+#0)=R2]
1397 //
1398 // The above diagram shows the steps involoved in the conversion of a predicated
1399 // store instruction to its .new predicated new-value form.
1400 //
1401 // The following set of instructions further explains the scenario where
1402 // conditional new-value store becomes invalid when promoted to .new predicate
1403 // form.
1404 //
1405 // { 1) if (p0) r0 = add(r1, r2)
1406 //   2) p0 = cmp.eq(r3, #0) }
1407 //
1408 //   3) if (p0) memb(r1+#0) = r0  --> this instruction can't be grouped with
1409 // the first two instructions because in instr 1, r0 is conditional on old value
1410 // of p0 but its use in instr 3 is conditional on p0 modified by instr 2 which
1411 // is not valid for new-value stores.
1412 bool HexagonInstrInfo::
1413 isConditionalStore (const MachineInstr* MI) const {
1414   const HexagonRegisterInfo& QRI = getRegisterInfo();
1415   switch (MI->getOpcode())
1416   {
1417     default: return false;
1418     case Hexagon::S4_storeirbt_io:
1419     case Hexagon::S4_storeirbf_io:
1420     case Hexagon::S4_pstorerbt_rr:
1421     case Hexagon::S4_pstorerbf_rr:
1422     case Hexagon::S2_pstorerbt_io:
1423     case Hexagon::S2_pstorerbf_io:
1424     case Hexagon::S2_pstorerbt_pi:
1425     case Hexagon::S2_pstorerbf_pi:
1426     case Hexagon::S2_pstorerdt_io:
1427     case Hexagon::S2_pstorerdf_io:
1428     case Hexagon::S4_pstorerdt_rr:
1429     case Hexagon::S4_pstorerdf_rr:
1430     case Hexagon::S2_pstorerdt_pi:
1431     case Hexagon::S2_pstorerdf_pi:
1432     case Hexagon::S2_pstorerht_io:
1433     case Hexagon::S2_pstorerhf_io:
1434     case Hexagon::S4_storeirht_io:
1435     case Hexagon::S4_storeirhf_io:
1436     case Hexagon::S4_pstorerht_rr:
1437     case Hexagon::S4_pstorerhf_rr:
1438     case Hexagon::S2_pstorerht_pi:
1439     case Hexagon::S2_pstorerhf_pi:
1440     case Hexagon::S2_pstorerit_io:
1441     case Hexagon::S2_pstorerif_io:
1442     case Hexagon::S4_storeirit_io:
1443     case Hexagon::S4_storeirif_io:
1444     case Hexagon::S4_pstorerit_rr:
1445     case Hexagon::S4_pstorerif_rr:
1446     case Hexagon::S2_pstorerit_pi:
1447     case Hexagon::S2_pstorerif_pi:
1448       return QRI.Subtarget.hasV4TOps();
1449
1450     // V4 global address store before promoting to dot new.
1451     case Hexagon::S4_pstorerdt_abs:
1452     case Hexagon::S4_pstorerdf_abs:
1453     case Hexagon::S4_pstorerbt_abs:
1454     case Hexagon::S4_pstorerbf_abs:
1455     case Hexagon::S4_pstorerht_abs:
1456     case Hexagon::S4_pstorerhf_abs:
1457     case Hexagon::S4_pstorerit_abs:
1458     case Hexagon::S4_pstorerif_abs:
1459       return QRI.Subtarget.hasV4TOps();
1460
1461     // Predicated new value stores (i.e. if (p0) memw(..)=r0.new) are excluded
1462     // from the "Conditional Store" list. Because a predicated new value store
1463     // would NOT be promoted to a double dot new store. See diagram below:
1464     // This function returns yes for those stores that are predicated but not
1465     // yet promoted to predicate dot new instructions.
1466     //
1467     //                          +---------------------+
1468     //                    /-----| if (p0) memw(..)=r0 |---------\~
1469     //                   ||     +---------------------+         ||
1470     //          promote  ||       /\       /\                   ||  promote
1471     //                   ||      /||\     /||\                  ||
1472     //                  \||/    demote     ||                  \||/
1473     //                   \/       ||       ||                   \/
1474     //       +-------------------------+   ||   +-------------------------+
1475     //       | if (p0.new) memw(..)=r0 |   ||   | if (p0) memw(..)=r0.new |
1476     //       +-------------------------+   ||   +-------------------------+
1477     //                        ||           ||         ||
1478     //                        ||         demote      \||/
1479     //                      promote        ||         \/ NOT possible
1480     //                        ||           ||         /\~
1481     //                       \||/          ||        /||\~
1482     //                        \/           ||         ||
1483     //                      +-----------------------------+
1484     //                      | if (p0.new) memw(..)=r0.new |
1485     //                      +-----------------------------+
1486     //                           Double Dot New Store
1487     //
1488   }
1489 }
1490
1491
1492 bool HexagonInstrInfo::isNewValueJump(const MachineInstr *MI) const {
1493   if (isNewValue(MI) && isBranch(MI))
1494     return true;
1495   return false;
1496 }
1497
1498 bool HexagonInstrInfo::isPostIncrement (const MachineInstr* MI) const {
1499   return (getAddrMode(MI) == HexagonII::PostInc);
1500 }
1501
1502 bool HexagonInstrInfo::isNewValue(const MachineInstr* MI) const {
1503   const uint64_t F = MI->getDesc().TSFlags;
1504   return ((F >> HexagonII::NewValuePos) & HexagonII::NewValueMask);
1505 }
1506
1507 // Returns true, if any one of the operands is a dot new
1508 // insn, whether it is predicated dot new or register dot new.
1509 bool HexagonInstrInfo::isDotNewInst (const MachineInstr* MI) const {
1510   return (isNewValueInst(MI) ||
1511      (isPredicated(MI) && isPredicatedNew(MI)));
1512 }
1513
1514 // Returns the most basic instruction for the .new predicated instructions and
1515 // new-value stores.
1516 // For example, all of the following instructions will be converted back to the
1517 // same instruction:
1518 // 1) if (p0.new) memw(R0+#0) = R1.new  --->
1519 // 2) if (p0) memw(R0+#0)= R1.new      -------> if (p0) memw(R0+#0) = R1
1520 // 3) if (p0.new) memw(R0+#0) = R1      --->
1521 //
1522
1523 int HexagonInstrInfo::GetDotOldOp(const int opc) const {
1524   int NewOp = opc;
1525   if (isPredicated(NewOp) && isPredicatedNew(NewOp)) { // Get predicate old form
1526     NewOp = Hexagon::getPredOldOpcode(NewOp);
1527     assert(NewOp >= 0 &&
1528            "Couldn't change predicate new instruction to its old form.");
1529   }
1530
1531   if (isNewValueStore(NewOp)) { // Convert into non-new-value format
1532     NewOp = Hexagon::getNonNVStore(NewOp);
1533     assert(NewOp >= 0 && "Couldn't change new-value store to its old form.");
1534   }
1535   return NewOp;
1536 }
1537
1538 // Return the new value instruction for a given store.
1539 int HexagonInstrInfo::GetDotNewOp(const MachineInstr* MI) const {
1540   int NVOpcode = Hexagon::getNewValueOpcode(MI->getOpcode());
1541   if (NVOpcode >= 0) // Valid new-value store instruction.
1542     return NVOpcode;
1543
1544   switch (MI->getOpcode()) {
1545   default: llvm_unreachable("Unknown .new type");
1546   // store new value byte
1547   case Hexagon::STrib_shl_V4:
1548     return Hexagon::STrib_shl_nv_V4;
1549
1550   case Hexagon::STrih_shl_V4:
1551     return Hexagon::STrih_shl_nv_V4;
1552
1553   case Hexagon::STriw_f:
1554     return Hexagon::S2_storerinew_io;
1555
1556   case Hexagon::STriw_indexed_f:
1557     return Hexagon::S4_storerinew_rr;
1558
1559   case Hexagon::STriw_shl_V4:
1560     return Hexagon::STriw_shl_nv_V4;
1561
1562   }
1563   return 0;
1564 }
1565
1566 // Return .new predicate version for an instruction.
1567 int HexagonInstrInfo::GetDotNewPredOp(MachineInstr *MI,
1568                                       const MachineBranchProbabilityInfo
1569                                       *MBPI) const {
1570
1571   int NewOpcode = Hexagon::getPredNewOpcode(MI->getOpcode());
1572   if (NewOpcode >= 0) // Valid predicate new instruction
1573     return NewOpcode;
1574
1575   switch (MI->getOpcode()) {
1576   default: llvm_unreachable("Unknown .new type");
1577   // Condtional Jumps
1578   case Hexagon::J2_jumpt:
1579   case Hexagon::J2_jumpf:
1580     return getDotNewPredJumpOp(MI, MBPI);
1581
1582   case Hexagon::J2_jumprt:
1583     return Hexagon::J2_jumptnewpt;
1584
1585   case Hexagon::J2_jumprf:
1586     return Hexagon::J2_jumprfnewpt;
1587
1588   case Hexagon::JMPrett:
1589     return Hexagon::J2_jumprtnewpt;
1590
1591   case Hexagon::JMPretf:
1592     return Hexagon::J2_jumprfnewpt;
1593
1594
1595   // Conditional combine
1596   case Hexagon::C2_ccombinewt:
1597     return Hexagon::C2_ccombinewnewt;
1598   case Hexagon::C2_ccombinewf:
1599     return Hexagon::C2_ccombinewnewf;
1600   }
1601 }
1602
1603
1604 unsigned HexagonInstrInfo::getAddrMode(const MachineInstr* MI) const {
1605   const uint64_t F = MI->getDesc().TSFlags;
1606
1607   return((F >> HexagonII::AddrModePos) & HexagonII::AddrModeMask);
1608 }
1609
1610 /// immediateExtend - Changes the instruction in place to one using an immediate
1611 /// extender.
1612 void HexagonInstrInfo::immediateExtend(MachineInstr *MI) const {
1613   assert((isExtendable(MI)||isConstExtended(MI)) &&
1614                                "Instruction must be extendable");
1615   // Find which operand is extendable.
1616   short ExtOpNum = getCExtOpNum(MI);
1617   MachineOperand &MO = MI->getOperand(ExtOpNum);
1618   // This needs to be something we understand.
1619   assert((MO.isMBB() || MO.isImm()) &&
1620          "Branch with unknown extendable field type");
1621   // Mark given operand as extended.
1622   MO.addTargetFlag(HexagonII::HMOTF_ConstExtended);
1623 }
1624
1625 DFAPacketizer *HexagonInstrInfo::CreateTargetScheduleState(
1626     const TargetSubtargetInfo &STI) const {
1627   const InstrItineraryData *II = STI.getInstrItineraryData();
1628   return static_cast<const HexagonSubtarget &>(STI).createDFAPacketizer(II);
1629 }
1630
1631 bool HexagonInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1632                                             const MachineBasicBlock *MBB,
1633                                             const MachineFunction &MF) const {
1634   // Debug info is never a scheduling boundary. It's necessary to be explicit
1635   // due to the special treatment of IT instructions below, otherwise a
1636   // dbg_value followed by an IT will result in the IT instruction being
1637   // considered a scheduling hazard, which is wrong. It should be the actual
1638   // instruction preceding the dbg_value instruction(s), just like it is
1639   // when debug info is not present.
1640   if (MI->isDebugValue())
1641     return false;
1642
1643   // Terminators and labels can't be scheduled around.
1644   if (MI->getDesc().isTerminator() || MI->isPosition() || MI->isInlineAsm())
1645     return true;
1646
1647   return false;
1648 }
1649
1650 bool HexagonInstrInfo::isConstExtended(MachineInstr *MI) const {
1651
1652   // Constant extenders are allowed only for V4 and above.
1653   if (!Subtarget.hasV4TOps())
1654     return false;
1655
1656   const uint64_t F = MI->getDesc().TSFlags;
1657   unsigned isExtended = (F >> HexagonII::ExtendedPos) & HexagonII::ExtendedMask;
1658   if (isExtended) // Instruction must be extended.
1659     return true;
1660
1661   unsigned isExtendable = (F >> HexagonII::ExtendablePos)
1662                           & HexagonII::ExtendableMask;
1663   if (!isExtendable)
1664     return false;
1665
1666   short ExtOpNum = getCExtOpNum(MI);
1667   const MachineOperand &MO = MI->getOperand(ExtOpNum);
1668   // Use MO operand flags to determine if MO
1669   // has the HMOTF_ConstExtended flag set.
1670   if (MO.getTargetFlags() && HexagonII::HMOTF_ConstExtended)
1671     return true;
1672   // If this is a Machine BB address we are talking about, and it is
1673   // not marked as extended, say so.
1674   if (MO.isMBB())
1675     return false;
1676
1677   // We could be using an instruction with an extendable immediate and shoehorn
1678   // a global address into it. If it is a global address it will be constant
1679   // extended. We do this for COMBINE.
1680   // We currently only handle isGlobal() because it is the only kind of
1681   // object we are going to end up with here for now.
1682   // In the future we probably should add isSymbol(), etc.
1683   if (MO.isGlobal() || MO.isSymbol())
1684     return true;
1685
1686   // If the extendable operand is not 'Immediate' type, the instruction should
1687   // have 'isExtended' flag set.
1688   assert(MO.isImm() && "Extendable operand must be Immediate type");
1689
1690   int MinValue = getMinValue(MI);
1691   int MaxValue = getMaxValue(MI);
1692   int ImmValue = MO.getImm();
1693
1694   return (ImmValue < MinValue || ImmValue > MaxValue);
1695 }
1696
1697 // Returns the opcode to use when converting MI, which is a conditional jump,
1698 // into a conditional instruction which uses the .new value of the predicate.
1699 // We also use branch probabilities to add a hint to the jump.
1700 int
1701 HexagonInstrInfo::getDotNewPredJumpOp(MachineInstr *MI,
1702                                   const
1703                                   MachineBranchProbabilityInfo *MBPI) const {
1704
1705   // We assume that block can have at most two successors.
1706   bool taken = false;
1707   MachineBasicBlock *Src = MI->getParent();
1708   MachineOperand *BrTarget = &MI->getOperand(1);
1709   MachineBasicBlock *Dst = BrTarget->getMBB();
1710
1711   const BranchProbability Prediction = MBPI->getEdgeProbability(Src, Dst);
1712   if (Prediction >= BranchProbability(1,2))
1713     taken = true;
1714
1715   switch (MI->getOpcode()) {
1716   case Hexagon::J2_jumpt:
1717     return taken ? Hexagon::J2_jumptnewpt : Hexagon::J2_jumptnew;
1718   case Hexagon::J2_jumpf:
1719     return taken ? Hexagon::J2_jumpfnewpt : Hexagon::J2_jumpfnew;
1720
1721   default:
1722     llvm_unreachable("Unexpected jump instruction.");
1723   }
1724 }
1725 // Returns true if a particular operand is extendable for an instruction.
1726 bool HexagonInstrInfo::isOperandExtended(const MachineInstr *MI,
1727                                          unsigned short OperandNum) const {
1728   // Constant extenders are allowed only for V4 and above.
1729   if (!Subtarget.hasV4TOps())
1730     return false;
1731
1732   const uint64_t F = MI->getDesc().TSFlags;
1733
1734   return ((F >> HexagonII::ExtendableOpPos) & HexagonII::ExtendableOpMask)
1735           == OperandNum;
1736 }
1737
1738 // Returns Operand Index for the constant extended instruction.
1739 unsigned short HexagonInstrInfo::getCExtOpNum(const MachineInstr *MI) const {
1740   const uint64_t F = MI->getDesc().TSFlags;
1741   return ((F >> HexagonII::ExtendableOpPos) & HexagonII::ExtendableOpMask);
1742 }
1743
1744 // Returns the min value that doesn't need to be extended.
1745 int HexagonInstrInfo::getMinValue(const MachineInstr *MI) const {
1746   const uint64_t F = MI->getDesc().TSFlags;
1747   unsigned isSigned = (F >> HexagonII::ExtentSignedPos)
1748                     & HexagonII::ExtentSignedMask;
1749   unsigned bits =  (F >> HexagonII::ExtentBitsPos)
1750                     & HexagonII::ExtentBitsMask;
1751
1752   if (isSigned) // if value is signed
1753     return -1U << (bits - 1);
1754   else
1755     return 0;
1756 }
1757
1758 // Returns the max value that doesn't need to be extended.
1759 int HexagonInstrInfo::getMaxValue(const MachineInstr *MI) const {
1760   const uint64_t F = MI->getDesc().TSFlags;
1761   unsigned isSigned = (F >> HexagonII::ExtentSignedPos)
1762                     & HexagonII::ExtentSignedMask;
1763   unsigned bits =  (F >> HexagonII::ExtentBitsPos)
1764                     & HexagonII::ExtentBitsMask;
1765
1766   if (isSigned) // if value is signed
1767     return ~(-1U << (bits - 1));
1768   else
1769     return ~(-1U << bits);
1770 }
1771
1772 // Returns true if an instruction can be converted into a non-extended
1773 // equivalent instruction.
1774 bool HexagonInstrInfo::NonExtEquivalentExists (const MachineInstr *MI) const {
1775
1776   short NonExtOpcode;
1777   // Check if the instruction has a register form that uses register in place
1778   // of the extended operand, if so return that as the non-extended form.
1779   if (Hexagon::getRegForm(MI->getOpcode()) >= 0)
1780     return true;
1781
1782   if (MI->getDesc().mayLoad() || MI->getDesc().mayStore()) {
1783     // Check addressing mode and retrieve non-ext equivalent instruction.
1784
1785     switch (getAddrMode(MI)) {
1786     case HexagonII::Absolute :
1787       // Load/store with absolute addressing mode can be converted into
1788       // base+offset mode.
1789       NonExtOpcode = Hexagon::getBasedWithImmOffset(MI->getOpcode());
1790       break;
1791     case HexagonII::BaseImmOffset :
1792       // Load/store with base+offset addressing mode can be converted into
1793       // base+register offset addressing mode. However left shift operand should
1794       // be set to 0.
1795       NonExtOpcode = Hexagon::getBaseWithRegOffset(MI->getOpcode());
1796       break;
1797     default:
1798       return false;
1799     }
1800     if (NonExtOpcode < 0)
1801       return false;
1802     return true;
1803   }
1804   return false;
1805 }
1806
1807 // Returns opcode of the non-extended equivalent instruction.
1808 short HexagonInstrInfo::getNonExtOpcode (const MachineInstr *MI) const {
1809
1810   // Check if the instruction has a register form that uses register in place
1811   // of the extended operand, if so return that as the non-extended form.
1812   short NonExtOpcode = Hexagon::getRegForm(MI->getOpcode());
1813     if (NonExtOpcode >= 0)
1814       return NonExtOpcode;
1815
1816   if (MI->getDesc().mayLoad() || MI->getDesc().mayStore()) {
1817     // Check addressing mode and retrieve non-ext equivalent instruction.
1818     switch (getAddrMode(MI)) {
1819     case HexagonII::Absolute :
1820       return Hexagon::getBasedWithImmOffset(MI->getOpcode());
1821     case HexagonII::BaseImmOffset :
1822       return Hexagon::getBaseWithRegOffset(MI->getOpcode());
1823     default:
1824       return -1;
1825     }
1826   }
1827   return -1;
1828 }
1829
1830 bool HexagonInstrInfo::PredOpcodeHasJMP_c(Opcode_t Opcode) const {
1831   return (Opcode == Hexagon::J2_jumpt) ||
1832          (Opcode == Hexagon::J2_jumpf) ||
1833          (Opcode == Hexagon::J2_jumptnewpt) ||
1834          (Opcode == Hexagon::J2_jumpfnewpt) ||
1835          (Opcode == Hexagon::J2_jumpt) ||
1836          (Opcode == Hexagon::J2_jumpf);
1837 }
1838
1839 bool HexagonInstrInfo::PredOpcodeHasNot(Opcode_t Opcode) const {
1840   return (Opcode == Hexagon::J2_jumpf) ||
1841          (Opcode == Hexagon::J2_jumpfnewpt) ||
1842          (Opcode == Hexagon::J2_jumpfnew);
1843 }