lib/Target/Hexagon/HexagonInstrInfo.cpp

   1 //===-- HexagonInstrInfo.cpp - Hexagon Instruction Information ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Hexagon implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "HexagonInstrInfo.h"
  15 #include "Hexagon.h"
  16 #include "HexagonRegisterInfo.h"
  17 #include "HexagonSubtarget.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/ADT/SmallVector.h"
  20 #include "llvm/CodeGen/DFAPacketizer.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineMemOperand.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/PseudoSourceValue.h"
  26 #include "llvm/Support/MathExtras.h"
  27 #define GET_INSTRINFO_CTOR
  28 #define GET_INSTRMAP_INFO
  29 #include "HexagonGenInstrInfo.inc"
  30 #include "HexagonGenDFAPacketizer.inc"
  31
  32 using namespace llvm;
  33
  34 ///
  35 /// Constants for Hexagon instructions.
  36 ///
  37 const int Hexagon_MEMW_OFFSET_MAX = 4095;
  38 const int Hexagon_MEMW_OFFSET_MIN = -4096;
  39 const int Hexagon_MEMD_OFFSET_MAX = 8191;
  40 const int Hexagon_MEMD_OFFSET_MIN = -8192;
  41 const int Hexagon_MEMH_OFFSET_MAX = 2047;
  42 const int Hexagon_MEMH_OFFSET_MIN = -2048;
  43 const int Hexagon_MEMB_OFFSET_MAX = 1023;
  44 const int Hexagon_MEMB_OFFSET_MIN = -1024;
  45 const int Hexagon_ADDI_OFFSET_MAX = 32767;
  46 const int Hexagon_ADDI_OFFSET_MIN = -32768;
  47 const int Hexagon_MEMD_AUTOINC_MAX = 56;
  48 const int Hexagon_MEMD_AUTOINC_MIN = -64;
  49 const int Hexagon_MEMW_AUTOINC_MAX = 28;
  50 const int Hexagon_MEMW_AUTOINC_MIN = -32;
  51 const int Hexagon_MEMH_AUTOINC_MAX = 14;
  52 const int Hexagon_MEMH_AUTOINC_MIN = -16;
  53 const int Hexagon_MEMB_AUTOINC_MAX = 7;
  54 const int Hexagon_MEMB_AUTOINC_MIN = -8;
  55
  56
  57 HexagonInstrInfo::HexagonInstrInfo(HexagonSubtarget &ST)
  58   : HexagonGenInstrInfo(Hexagon::ADJCALLSTACKDOWN, Hexagon::ADJCALLSTACKUP),
  59     RI(ST, *this), Subtarget(ST) {
  60 }
  61
  62
  63 /// isLoadFromStackSlot - If the specified machine instruction is a direct
  64 /// load from a stack slot, return the virtual or physical register number of
  65 /// the destination along with the FrameIndex of the loaded stack slot.  If
  66 /// not, return 0.  This predicate must return 0 if the instruction has
  67 /// any side effects other than loading from the stack slot.
  68 unsigned HexagonInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
  69                                              int &FrameIndex) const {
  70
  71
  72   switch (MI->getOpcode()) {
  73   default: break;
  74   case Hexagon::LDriw:
  75   case Hexagon::LDrid:
  76   case Hexagon::LDrih:
  77   case Hexagon::LDrib:
  78   case Hexagon::LDriub:
  79     if (MI->getOperand(2).isFI() &&
  80         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
  81       FrameIndex = MI->getOperand(2).getIndex();
  82       return MI->getOperand(0).getReg();
  83     }
  84     break;
  85   }
  86   return 0;
  87 }
  88
  89
  90 /// isStoreToStackSlot - If the specified machine instruction is a direct
  91 /// store to a stack slot, return the virtual or physical register number of
  92 /// the source reg along with the FrameIndex of the loaded stack slot.  If
  93 /// not, return 0.  This predicate must return 0 if the instruction has
  94 /// any side effects other than storing to the stack slot.
  95 unsigned HexagonInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
  96                                             int &FrameIndex) const {
  97   switch (MI->getOpcode()) {
  98   default: break;
  99   case Hexagon::STriw:
 100   case Hexagon::STrid:
 101   case Hexagon::STrih:
 102   case Hexagon::STrib:
 103     if (MI->getOperand(2).isFI() &&
 104         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
 105       FrameIndex = MI->getOperand(0).getIndex();
 106       return MI->getOperand(2).getReg();
 107     }
 108     break;
 109   }
 110   return 0;
 111 }
 112
 113
 114 unsigned
 115 HexagonInstrInfo::InsertBranch(MachineBasicBlock &MBB,MachineBasicBlock *TBB,
 116                              MachineBasicBlock *FBB,
 117                              const SmallVectorImpl<MachineOperand> &Cond,
 118                              DebugLoc DL) const{
 119
 120     int BOpc   = Hexagon::JMP;
 121     int BccOpc = Hexagon::JMP_c;
 122
 123     assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 124
 125     int regPos = 0;
 126     // Check if ReverseBranchCondition has asked to reverse this branch
 127     // If we want to reverse the branch an odd number of times, we want
 128     // JMP_cNot.
 129     if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
 130       BccOpc = Hexagon::JMP_cNot;
 131       regPos = 1;
 132     }
 133
 134     if (FBB == 0) {
 135       if (Cond.empty()) {
 136         // Due to a bug in TailMerging/CFG Optimization, we need to add a
 137         // special case handling of a predicated jump followed by an
 138         // unconditional jump. If not, Tail Merging and CFG Optimization go
 139         // into an infinite loop.
 140         MachineBasicBlock *NewTBB, *NewFBB;
 141         SmallVector<MachineOperand, 4> Cond;
 142         MachineInstr *Term = MBB.getFirstTerminator();
 143         if (isPredicated(Term) && !AnalyzeBranch(MBB, NewTBB, NewFBB, Cond,
 144                                                  false)) {
 145           MachineBasicBlock *NextBB =
 146             llvm::next(MachineFunction::iterator(&MBB));
 147           if (NewTBB == NextBB) {
 148             ReverseBranchCondition(Cond);
 149             RemoveBranch(MBB);
 150             return InsertBranch(MBB, TBB, 0, Cond, DL);
 151           }
 152         }
 153         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 154       } else {
 155         BuildMI(&MBB, DL,
 156                 get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 157       }
 158       return 1;
 159     }
 160
 161     BuildMI(&MBB, DL, get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 162     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 163
 164     return 2;
 165 }
 166
 167
 168 bool HexagonInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 169                                      MachineBasicBlock *&TBB,
 170                                  MachineBasicBlock *&FBB,
 171                                  SmallVectorImpl<MachineOperand> &Cond,
 172                                  bool AllowModify) const {
 173   TBB = NULL;
 174   FBB = NULL;
 175
 176   // If the block has no terminators, it just falls into the block after it.
 177   MachineBasicBlock::iterator I = MBB.end();
 178   if (I == MBB.begin())
 179     return false;
 180
 181   // A basic block may looks like this:
 182   //
 183   //  [   insn
 184   //     EH_LABEL
 185   //      insn
 186   //      insn
 187   //      insn
 188   //     EH_LABEL
 189   //      insn     ]
 190   //
 191   // It has two succs but does not have a terminator
 192   // Don't know how to handle it.
 193   do {
 194     --I;
 195     if (I->isEHLabel())
 196       return true;
 197   } while (I != MBB.begin());
 198
 199   I = MBB.end();
 200   --I;
 201
 202   while (I->isDebugValue()) {
 203     if (I == MBB.begin())
 204       return false;
 205     --I;
 206   }
 207   if (!isUnpredicatedTerminator(I))
 208     return false;
 209
 210   // Get the last instruction in the block.
 211   MachineInstr *LastInst = I;
 212
 213   // If there is only one terminator instruction, process it.
 214   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 215     if (LastInst->getOpcode() == Hexagon::JMP) {
 216       TBB = LastInst->getOperand(0).getMBB();
 217       return false;
 218     }
 219     if (LastInst->getOpcode() == Hexagon::JMP_c) {
 220       // Block ends with fall-through true condbranch.
 221       TBB = LastInst->getOperand(1).getMBB();
 222       Cond.push_back(LastInst->getOperand(0));
 223       return false;
 224     }
 225     if (LastInst->getOpcode() == Hexagon::JMP_cNot) {
 226       // Block ends with fall-through false condbranch.
 227       TBB = LastInst->getOperand(1).getMBB();
 228       Cond.push_back(MachineOperand::CreateImm(0));
 229       Cond.push_back(LastInst->getOperand(0));
 230       return false;
 231     }
 232     // Otherwise, don't know what this is.
 233     return true;
 234   }
 235
 236   // Get the instruction before it if it's a terminator.
 237   MachineInstr *SecondLastInst = I;
 238
 239   // If there are three terminators, we don't know what sort of block this is.
 240   if (SecondLastInst && I != MBB.begin() &&
 241       isUnpredicatedTerminator(--I))
 242     return true;
 243
 244   // If the block ends with Hexagon::BRCOND and Hexagon:JMP, handle it.
 245   if (((SecondLastInst->getOpcode() == Hexagon::BRCOND) ||
 246       (SecondLastInst->getOpcode() == Hexagon::JMP_c)) &&
 247       LastInst->getOpcode() == Hexagon::JMP) {
 248     TBB =  SecondLastInst->getOperand(1).getMBB();
 249     Cond.push_back(SecondLastInst->getOperand(0));
 250     FBB = LastInst->getOperand(0).getMBB();
 251     return false;
 252   }
 253
 254   // If the block ends with Hexagon::JMP_cNot and Hexagon:JMP, handle it.
 255   if ((SecondLastInst->getOpcode() == Hexagon::JMP_cNot) &&
 256       LastInst->getOpcode() == Hexagon::JMP) {
 257     TBB =  SecondLastInst->getOperand(1).getMBB();
 258     Cond.push_back(MachineOperand::CreateImm(0));
 259     Cond.push_back(SecondLastInst->getOperand(0));
 260     FBB = LastInst->getOperand(0).getMBB();
 261     return false;
 262   }
 263
 264   // If the block ends with two Hexagon:JMPs, handle it.  The second one is not
 265   // executed, so remove it.
 266   if (SecondLastInst->getOpcode() == Hexagon::JMP &&
 267       LastInst->getOpcode() == Hexagon::JMP) {
 268     TBB = SecondLastInst->getOperand(0).getMBB();
 269     I = LastInst;
 270     if (AllowModify)
 271       I->eraseFromParent();
 272     return false;
 273   }
 274
 275   // Otherwise, can't handle this.
 276   return true;
 277 }
 278
 279
 280 unsigned HexagonInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 281   int BOpc   = Hexagon::JMP;
 282   int BccOpc = Hexagon::JMP_c;
 283   int BccOpcNot = Hexagon::JMP_cNot;
 284
 285   MachineBasicBlock::iterator I = MBB.end();
 286   if (I == MBB.begin()) return 0;
 287   --I;
 288   if (I->getOpcode() != BOpc && I->getOpcode() != BccOpc &&
 289       I->getOpcode() != BccOpcNot)
 290     return 0;
 291
 292   // Remove the branch.
 293   I->eraseFromParent();
 294
 295   I = MBB.end();
 296
 297   if (I == MBB.begin()) return 1;
 298   --I;
 299   if (I->getOpcode() != BccOpc && I->getOpcode() != BccOpcNot)
 300     return 1;
 301
 302   // Remove the branch.
 303   I->eraseFromParent();
 304   return 2;
 305 }
 306
 307
 308 void HexagonInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 309                                  MachineBasicBlock::iterator I, DebugLoc DL,
 310                                  unsigned DestReg, unsigned SrcReg,
 311                                  bool KillSrc) const {
 312   if (Hexagon::IntRegsRegClass.contains(SrcReg, DestReg)) {
 313     BuildMI(MBB, I, DL, get(Hexagon::TFR), DestReg).addReg(SrcReg);
 314     return;
 315   }
 316   if (Hexagon::DoubleRegsRegClass.contains(SrcReg, DestReg)) {
 317     BuildMI(MBB, I, DL, get(Hexagon::TFR64), DestReg).addReg(SrcReg);
 318     return;
 319   }
 320   if (Hexagon::PredRegsRegClass.contains(SrcReg, DestReg)) {
 321     // Map Pd = Ps to Pd = or(Ps, Ps).
 322     BuildMI(MBB, I, DL, get(Hexagon::OR_pp),
 323             DestReg).addReg(SrcReg).addReg(SrcReg);
 324     return;
 325   }
 326   if (Hexagon::DoubleRegsRegClass.contains(DestReg) &&
 327       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 328     // We can have an overlap between single and double reg: r1:0 = r0.
 329     if(SrcReg == RI.getSubReg(DestReg, Hexagon::subreg_loreg)) {
 330         // r1:0 = r0
 331         BuildMI(MBB, I, DL, get(Hexagon::TFRI), (RI.getSubReg(DestReg,
 332                 Hexagon::subreg_hireg))).addImm(0);
 333     } else {
 334         // r1:0 = r1 or no overlap.
 335         BuildMI(MBB, I, DL, get(Hexagon::TFR), (RI.getSubReg(DestReg,
 336                 Hexagon::subreg_loreg))).addReg(SrcReg);
 337         BuildMI(MBB, I, DL, get(Hexagon::TFRI), (RI.getSubReg(DestReg,
 338                 Hexagon::subreg_hireg))).addImm(0);
 339     }
 340     return;
 341   }
 342   if (Hexagon::CRRegsRegClass.contains(DestReg) &&
 343       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 344     BuildMI(MBB, I, DL, get(Hexagon::TFCR), DestReg).addReg(SrcReg);
 345     return;
 346   }
 347
 348   llvm_unreachable("Unimplemented");
 349 }
 350
 351
 352 void HexagonInstrInfo::
 353 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 354                     unsigned SrcReg, bool isKill, int FI,
 355                     const TargetRegisterClass *RC,
 356                     const TargetRegisterInfo *TRI) const {
 357
 358   DebugLoc DL = MBB.findDebugLoc(I);
 359   MachineFunction &MF = *MBB.getParent();
 360   MachineFrameInfo &MFI = *MF.getFrameInfo();
 361   unsigned Align = MFI.getObjectAlignment(FI);
 362
 363   MachineMemOperand *MMO =
 364       MF.getMachineMemOperand(
 365                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 366                       MachineMemOperand::MOStore,
 367                       MFI.getObjectSize(FI),
 368                       Align);
 369
 370   if (Hexagon::IntRegsRegClass.hasSubClassEq(RC)) {
 371     BuildMI(MBB, I, DL, get(Hexagon::STriw))
 372           .addFrameIndex(FI).addImm(0)
 373           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 374   } else if (Hexagon::DoubleRegsRegClass.hasSubClassEq(RC)) {
 375     BuildMI(MBB, I, DL, get(Hexagon::STrid))
 376           .addFrameIndex(FI).addImm(0)
 377           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 378   } else if (Hexagon::PredRegsRegClass.hasSubClassEq(RC)) {
 379     BuildMI(MBB, I, DL, get(Hexagon::STriw_pred))
 380           .addFrameIndex(FI).addImm(0)
 381           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 382   } else {
 383     llvm_unreachable("Unimplemented");
 384   }
 385 }
 386
 387
 388 void HexagonInstrInfo::storeRegToAddr(
 389                                  MachineFunction &MF, unsigned SrcReg,
 390                                  bool isKill,
 391                                  SmallVectorImpl<MachineOperand> &Addr,
 392                                  const TargetRegisterClass *RC,
 393                                  SmallVectorImpl<MachineInstr*> &NewMIs) const
 394 {
 395   llvm_unreachable("Unimplemented");
 396 }
 397
 398
 399 void HexagonInstrInfo::
 400 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 401                      unsigned DestReg, int FI,
 402                      const TargetRegisterClass *RC,
 403                      const TargetRegisterInfo *TRI) const {
 404   DebugLoc DL = MBB.findDebugLoc(I);
 405   MachineFunction &MF = *MBB.getParent();
 406   MachineFrameInfo &MFI = *MF.getFrameInfo();
 407   unsigned Align = MFI.getObjectAlignment(FI);
 408
 409   MachineMemOperand *MMO =
 410       MF.getMachineMemOperand(
 411                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 412                       MachineMemOperand::MOLoad,
 413                       MFI.getObjectSize(FI),
 414                       Align);
 415   if (RC == &Hexagon::IntRegsRegClass) {
 416     BuildMI(MBB, I, DL, get(Hexagon::LDriw), DestReg)
 417           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 418   } else if (RC == &Hexagon::DoubleRegsRegClass) {
 419     BuildMI(MBB, I, DL, get(Hexagon::LDrid), DestReg)
 420           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 421   } else if (RC == &Hexagon::PredRegsRegClass) {
 422     BuildMI(MBB, I, DL, get(Hexagon::LDriw_pred), DestReg)
 423           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 424   } else {
 425     llvm_unreachable("Can't store this register to stack slot");
 426   }
 427 }
 428
 429
 430 void HexagonInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 431                                         SmallVectorImpl<MachineOperand> &Addr,
 432                                         const TargetRegisterClass *RC,
 433                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 434   llvm_unreachable("Unimplemented");
 435 }
 436
 437
 438 MachineInstr *HexagonInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 439                                                     MachineInstr* MI,
 440                                           const SmallVectorImpl<unsigned> &Ops,
 441                                                     int FI) const {
 442   // Hexagon_TODO: Implement.
 443   return(0);
 444 }
 445
 446
 447 unsigned HexagonInstrInfo::createVR(MachineFunction* MF, MVT VT) const {
 448
 449   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 450   const TargetRegisterClass *TRC;
 451   if (VT == MVT::i1) {
 452     TRC = &Hexagon::PredRegsRegClass;
 453   } else if (VT == MVT::i32 || VT == MVT::f32) {
 454     TRC = &Hexagon::IntRegsRegClass;
 455   } else if (VT == MVT::i64 || VT == MVT::f64) {
 456     TRC = &Hexagon::DoubleRegsRegClass;
 457   } else {
 458     llvm_unreachable("Cannot handle this register class");
 459   }
 460
 461   unsigned NewReg = RegInfo.createVirtualRegister(TRC);
 462   return NewReg;
 463 }
 464
 465 bool HexagonInstrInfo::isExtendable(const MachineInstr *MI) const {
 466   switch(MI->getOpcode()) {
 467     default: return false;
 468     // JMP_EQri
 469     case Hexagon::JMP_EQriPt_nv_V4:
 470     case Hexagon::JMP_EQriPnt_nv_V4:
 471     case Hexagon::JMP_EQriNotPt_nv_V4:
 472     case Hexagon::JMP_EQriNotPnt_nv_V4:
 473
 474     // JMP_EQri - with -1
 475     case Hexagon::JMP_EQriPtneg_nv_V4:
 476     case Hexagon::JMP_EQriPntneg_nv_V4:
 477     case Hexagon::JMP_EQriNotPtneg_nv_V4:
 478     case Hexagon::JMP_EQriNotPntneg_nv_V4:
 479
 480     // JMP_EQrr
 481     case Hexagon::JMP_EQrrPt_nv_V4:
 482     case Hexagon::JMP_EQrrPnt_nv_V4:
 483     case Hexagon::JMP_EQrrNotPt_nv_V4:
 484     case Hexagon::JMP_EQrrNotPnt_nv_V4:
 485
 486     // JMP_GTri
 487     case Hexagon::JMP_GTriPt_nv_V4:
 488     case Hexagon::JMP_GTriPnt_nv_V4:
 489     case Hexagon::JMP_GTriNotPt_nv_V4:
 490     case Hexagon::JMP_GTriNotPnt_nv_V4:
 491
 492     // JMP_GTri - with -1
 493     case Hexagon::JMP_GTriPtneg_nv_V4:
 494     case Hexagon::JMP_GTriPntneg_nv_V4:
 495     case Hexagon::JMP_GTriNotPtneg_nv_V4:
 496     case Hexagon::JMP_GTriNotPntneg_nv_V4:
 497
 498     // JMP_GTrr
 499     case Hexagon::JMP_GTrrPt_nv_V4:
 500     case Hexagon::JMP_GTrrPnt_nv_V4:
 501     case Hexagon::JMP_GTrrNotPt_nv_V4:
 502     case Hexagon::JMP_GTrrNotPnt_nv_V4:
 503
 504     // JMP_GTrrdn
 505     case Hexagon::JMP_GTrrdnPt_nv_V4:
 506     case Hexagon::JMP_GTrrdnPnt_nv_V4:
 507     case Hexagon::JMP_GTrrdnNotPt_nv_V4:
 508     case Hexagon::JMP_GTrrdnNotPnt_nv_V4:
 509
 510     // JMP_GTUri
 511     case Hexagon::JMP_GTUriPt_nv_V4:
 512     case Hexagon::JMP_GTUriPnt_nv_V4:
 513     case Hexagon::JMP_GTUriNotPt_nv_V4:
 514     case Hexagon::JMP_GTUriNotPnt_nv_V4:
 515
 516     // JMP_GTUrr
 517     case Hexagon::JMP_GTUrrPt_nv_V4:
 518     case Hexagon::JMP_GTUrrPnt_nv_V4:
 519     case Hexagon::JMP_GTUrrNotPt_nv_V4:
 520     case Hexagon::JMP_GTUrrNotPnt_nv_V4:
 521
 522     // JMP_GTUrrdn
 523     case Hexagon::JMP_GTUrrdnPt_nv_V4:
 524     case Hexagon::JMP_GTUrrdnPnt_nv_V4:
 525     case Hexagon::JMP_GTUrrdnNotPt_nv_V4:
 526     case Hexagon::JMP_GTUrrdnNotPnt_nv_V4:
 527
 528     // TFR_FI
 529     case Hexagon::TFR_FI:
 530       return true;
 531   }
 532 }
 533
 534 bool HexagonInstrInfo::isExtended(const MachineInstr *MI) const {
 535   switch(MI->getOpcode()) {
 536     default: return false;
 537     // JMP_EQri
 538     case Hexagon::JMP_EQriPt_ie_nv_V4:
 539     case Hexagon::JMP_EQriPnt_ie_nv_V4:
 540     case Hexagon::JMP_EQriNotPt_ie_nv_V4:
 541     case Hexagon::JMP_EQriNotPnt_ie_nv_V4:
 542
 543     // JMP_EQri - with -1
 544     case Hexagon::JMP_EQriPtneg_ie_nv_V4:
 545     case Hexagon::JMP_EQriPntneg_ie_nv_V4:
 546     case Hexagon::JMP_EQriNotPtneg_ie_nv_V4:
 547     case Hexagon::JMP_EQriNotPntneg_ie_nv_V4:
 548
 549     // JMP_EQrr
 550     case Hexagon::JMP_EQrrPt_ie_nv_V4:
 551     case Hexagon::JMP_EQrrPnt_ie_nv_V4:
 552     case Hexagon::JMP_EQrrNotPt_ie_nv_V4:
 553     case Hexagon::JMP_EQrrNotPnt_ie_nv_V4:
 554
 555     // JMP_GTri
 556     case Hexagon::JMP_GTriPt_ie_nv_V4:
 557     case Hexagon::JMP_GTriPnt_ie_nv_V4:
 558     case Hexagon::JMP_GTriNotPt_ie_nv_V4:
 559     case Hexagon::JMP_GTriNotPnt_ie_nv_V4:
 560
 561     // JMP_GTri - with -1
 562     case Hexagon::JMP_GTriPtneg_ie_nv_V4:
 563     case Hexagon::JMP_GTriPntneg_ie_nv_V4:
 564     case Hexagon::JMP_GTriNotPtneg_ie_nv_V4:
 565     case Hexagon::JMP_GTriNotPntneg_ie_nv_V4:
 566
 567     // JMP_GTrr
 568     case Hexagon::JMP_GTrrPt_ie_nv_V4:
 569     case Hexagon::JMP_GTrrPnt_ie_nv_V4:
 570     case Hexagon::JMP_GTrrNotPt_ie_nv_V4:
 571     case Hexagon::JMP_GTrrNotPnt_ie_nv_V4:
 572
 573     // JMP_GTrrdn
 574     case Hexagon::JMP_GTrrdnPt_ie_nv_V4:
 575     case Hexagon::JMP_GTrrdnPnt_ie_nv_V4:
 576     case Hexagon::JMP_GTrrdnNotPt_ie_nv_V4:
 577     case Hexagon::JMP_GTrrdnNotPnt_ie_nv_V4:
 578
 579     // JMP_GTUri
 580     case Hexagon::JMP_GTUriPt_ie_nv_V4:
 581     case Hexagon::JMP_GTUriPnt_ie_nv_V4:
 582     case Hexagon::JMP_GTUriNotPt_ie_nv_V4:
 583     case Hexagon::JMP_GTUriNotPnt_ie_nv_V4:
 584
 585     // JMP_GTUrr
 586     case Hexagon::JMP_GTUrrPt_ie_nv_V4:
 587     case Hexagon::JMP_GTUrrPnt_ie_nv_V4:
 588     case Hexagon::JMP_GTUrrNotPt_ie_nv_V4:
 589     case Hexagon::JMP_GTUrrNotPnt_ie_nv_V4:
 590
 591     // JMP_GTUrrdn
 592     case Hexagon::JMP_GTUrrdnPt_ie_nv_V4:
 593     case Hexagon::JMP_GTUrrdnPnt_ie_nv_V4:
 594     case Hexagon::JMP_GTUrrdnNotPt_ie_nv_V4:
 595     case Hexagon::JMP_GTUrrdnNotPnt_ie_nv_V4:
 596
 597     // V4 absolute set addressing.
 598     case Hexagon::LDrid_abs_setimm_V4:
 599     case Hexagon::LDriw_abs_setimm_V4:
 600     case Hexagon::LDrih_abs_setimm_V4:
 601     case Hexagon::LDrib_abs_setimm_V4:
 602     case Hexagon::LDriuh_abs_setimm_V4:
 603     case Hexagon::LDriub_abs_setimm_V4:
 604
 605     case Hexagon::STrid_abs_setimm_V4:
 606     case Hexagon::STrib_abs_setimm_V4:
 607     case Hexagon::STrih_abs_setimm_V4:
 608     case Hexagon::STriw_abs_setimm_V4:
 609
 610     // V4 global address load.
 611     case Hexagon::LDrid_GP_cPt_V4 :
 612     case Hexagon::LDrid_GP_cNotPt_V4 :
 613     case Hexagon::LDrid_GP_cdnPt_V4 :
 614     case Hexagon::LDrid_GP_cdnNotPt_V4 :
 615     case Hexagon::LDrib_GP_cPt_V4 :
 616     case Hexagon::LDrib_GP_cNotPt_V4 :
 617     case Hexagon::LDrib_GP_cdnPt_V4 :
 618     case Hexagon::LDrib_GP_cdnNotPt_V4 :
 619     case Hexagon::LDriub_GP_cPt_V4 :
 620     case Hexagon::LDriub_GP_cNotPt_V4 :
 621     case Hexagon::LDriub_GP_cdnPt_V4 :
 622     case Hexagon::LDriub_GP_cdnNotPt_V4 :
 623     case Hexagon::LDrih_GP_cPt_V4 :
 624     case Hexagon::LDrih_GP_cNotPt_V4 :
 625     case Hexagon::LDrih_GP_cdnPt_V4 :
 626     case Hexagon::LDrih_GP_cdnNotPt_V4 :
 627     case Hexagon::LDriuh_GP_cPt_V4 :
 628     case Hexagon::LDriuh_GP_cNotPt_V4 :
 629     case Hexagon::LDriuh_GP_cdnPt_V4 :
 630     case Hexagon::LDriuh_GP_cdnNotPt_V4 :
 631     case Hexagon::LDriw_GP_cPt_V4 :
 632     case Hexagon::LDriw_GP_cNotPt_V4 :
 633     case Hexagon::LDriw_GP_cdnPt_V4 :
 634     case Hexagon::LDriw_GP_cdnNotPt_V4 :
 635     case Hexagon::LDd_GP_cPt_V4 :
 636     case Hexagon::LDd_GP_cNotPt_V4 :
 637     case Hexagon::LDd_GP_cdnPt_V4 :
 638     case Hexagon::LDd_GP_cdnNotPt_V4 :
 639     case Hexagon::LDb_GP_cPt_V4 :
 640     case Hexagon::LDb_GP_cNotPt_V4 :
 641     case Hexagon::LDb_GP_cdnPt_V4 :
 642     case Hexagon::LDb_GP_cdnNotPt_V4 :
 643     case Hexagon::LDub_GP_cPt_V4 :
 644     case Hexagon::LDub_GP_cNotPt_V4 :
 645     case Hexagon::LDub_GP_cdnPt_V4 :
 646     case Hexagon::LDub_GP_cdnNotPt_V4 :
 647     case Hexagon::LDh_GP_cPt_V4 :
 648     case Hexagon::LDh_GP_cNotPt_V4 :
 649     case Hexagon::LDh_GP_cdnPt_V4 :
 650     case Hexagon::LDh_GP_cdnNotPt_V4 :
 651     case Hexagon::LDuh_GP_cPt_V4 :
 652     case Hexagon::LDuh_GP_cNotPt_V4 :
 653     case Hexagon::LDuh_GP_cdnPt_V4 :
 654     case Hexagon::LDuh_GP_cdnNotPt_V4 :
 655     case Hexagon::LDw_GP_cPt_V4 :
 656     case Hexagon::LDw_GP_cNotPt_V4 :
 657     case Hexagon::LDw_GP_cdnPt_V4 :
 658     case Hexagon::LDw_GP_cdnNotPt_V4 :
 659
 660     // V4 global address store.
 661     case Hexagon::STrid_GP_cPt_V4 :
 662     case Hexagon::STrid_GP_cNotPt_V4 :
 663     case Hexagon::STrid_GP_cdnPt_V4 :
 664     case Hexagon::STrid_GP_cdnNotPt_V4 :
 665     case Hexagon::STrib_GP_cPt_V4 :
 666     case Hexagon::STrib_GP_cNotPt_V4 :
 667     case Hexagon::STrib_GP_cdnPt_V4 :
 668     case Hexagon::STrib_GP_cdnNotPt_V4 :
 669     case Hexagon::STrih_GP_cPt_V4 :
 670     case Hexagon::STrih_GP_cNotPt_V4 :
 671     case Hexagon::STrih_GP_cdnPt_V4 :
 672     case Hexagon::STrih_GP_cdnNotPt_V4 :
 673     case Hexagon::STriw_GP_cPt_V4 :
 674     case Hexagon::STriw_GP_cNotPt_V4 :
 675     case Hexagon::STriw_GP_cdnPt_V4 :
 676     case Hexagon::STriw_GP_cdnNotPt_V4 :
 677     case Hexagon::STd_GP_cPt_V4 :
 678     case Hexagon::STd_GP_cNotPt_V4 :
 679     case Hexagon::STd_GP_cdnPt_V4 :
 680     case Hexagon::STd_GP_cdnNotPt_V4 :
 681     case Hexagon::STb_GP_cPt_V4 :
 682     case Hexagon::STb_GP_cNotPt_V4 :
 683     case Hexagon::STb_GP_cdnPt_V4 :
 684     case Hexagon::STb_GP_cdnNotPt_V4 :
 685     case Hexagon::STh_GP_cPt_V4 :
 686     case Hexagon::STh_GP_cNotPt_V4 :
 687     case Hexagon::STh_GP_cdnPt_V4 :
 688     case Hexagon::STh_GP_cdnNotPt_V4 :
 689     case Hexagon::STw_GP_cPt_V4 :
 690     case Hexagon::STw_GP_cNotPt_V4 :
 691     case Hexagon::STw_GP_cdnPt_V4 :
 692     case Hexagon::STw_GP_cdnNotPt_V4 :
 693
 694     // V4 predicated global address new value store.
 695     case Hexagon::STrib_GP_cPt_nv_V4 :
 696     case Hexagon::STrib_GP_cNotPt_nv_V4 :
 697     case Hexagon::STrib_GP_cdnPt_nv_V4 :
 698     case Hexagon::STrib_GP_cdnNotPt_nv_V4 :
 699     case Hexagon::STrih_GP_cPt_nv_V4 :
 700     case Hexagon::STrih_GP_cNotPt_nv_V4 :
 701     case Hexagon::STrih_GP_cdnPt_nv_V4 :
 702     case Hexagon::STrih_GP_cdnNotPt_nv_V4 :
 703     case Hexagon::STriw_GP_cPt_nv_V4 :
 704     case Hexagon::STriw_GP_cNotPt_nv_V4 :
 705     case Hexagon::STriw_GP_cdnPt_nv_V4 :
 706     case Hexagon::STriw_GP_cdnNotPt_nv_V4 :
 707     case Hexagon::STb_GP_cPt_nv_V4 :
 708     case Hexagon::STb_GP_cNotPt_nv_V4 :
 709     case Hexagon::STb_GP_cdnPt_nv_V4 :
 710     case Hexagon::STb_GP_cdnNotPt_nv_V4 :
 711     case Hexagon::STh_GP_cPt_nv_V4 :
 712     case Hexagon::STh_GP_cNotPt_nv_V4 :
 713     case Hexagon::STh_GP_cdnPt_nv_V4 :
 714     case Hexagon::STh_GP_cdnNotPt_nv_V4 :
 715     case Hexagon::STw_GP_cPt_nv_V4 :
 716     case Hexagon::STw_GP_cNotPt_nv_V4 :
 717     case Hexagon::STw_GP_cdnPt_nv_V4 :
 718     case Hexagon::STw_GP_cdnNotPt_nv_V4 :
 719
 720     // TFR_FI
 721     case Hexagon::TFR_FI_immext_V4:
 722
 723     // TFRI_F
 724     case Hexagon::TFRI_f:
 725     case Hexagon::TFRI_cPt_f:
 726     case Hexagon::TFRI_cNotPt_f:
 727     case Hexagon::CONST64_Float_Real:
 728       return true;
 729   }
 730 }
 731
 732 bool HexagonInstrInfo::isNewValueJump(const MachineInstr *MI) const {
 733   switch (MI->getOpcode()) {
 734     default: return false;
 735     // JMP_EQri
 736     case Hexagon::JMP_EQriPt_nv_V4:
 737     case Hexagon::JMP_EQriPnt_nv_V4:
 738     case Hexagon::JMP_EQriNotPt_nv_V4:
 739     case Hexagon::JMP_EQriNotPnt_nv_V4:
 740     case Hexagon::JMP_EQriPt_ie_nv_V4:
 741     case Hexagon::JMP_EQriPnt_ie_nv_V4:
 742     case Hexagon::JMP_EQriNotPt_ie_nv_V4:
 743     case Hexagon::JMP_EQriNotPnt_ie_nv_V4:
 744
 745     // JMP_EQri - with -1
 746     case Hexagon::JMP_EQriPtneg_nv_V4:
 747     case Hexagon::JMP_EQriPntneg_nv_V4:
 748     case Hexagon::JMP_EQriNotPtneg_nv_V4:
 749     case Hexagon::JMP_EQriNotPntneg_nv_V4:
 750     case Hexagon::JMP_EQriPtneg_ie_nv_V4:
 751     case Hexagon::JMP_EQriPntneg_ie_nv_V4:
 752     case Hexagon::JMP_EQriNotPtneg_ie_nv_V4:
 753     case Hexagon::JMP_EQriNotPntneg_ie_nv_V4:
 754
 755     // JMP_EQrr
 756     case Hexagon::JMP_EQrrPt_nv_V4:
 757     case Hexagon::JMP_EQrrPnt_nv_V4:
 758     case Hexagon::JMP_EQrrNotPt_nv_V4:
 759     case Hexagon::JMP_EQrrNotPnt_nv_V4:
 760     case Hexagon::JMP_EQrrPt_ie_nv_V4:
 761     case Hexagon::JMP_EQrrPnt_ie_nv_V4:
 762     case Hexagon::JMP_EQrrNotPt_ie_nv_V4:
 763     case Hexagon::JMP_EQrrNotPnt_ie_nv_V4:
 764
 765     // JMP_GTri
 766     case Hexagon::JMP_GTriPt_nv_V4:
 767     case Hexagon::JMP_GTriPnt_nv_V4:
 768     case Hexagon::JMP_GTriNotPt_nv_V4:
 769     case Hexagon::JMP_GTriNotPnt_nv_V4:
 770     case Hexagon::JMP_GTriPt_ie_nv_V4:
 771     case Hexagon::JMP_GTriPnt_ie_nv_V4:
 772     case Hexagon::JMP_GTriNotPt_ie_nv_V4:
 773     case Hexagon::JMP_GTriNotPnt_ie_nv_V4:
 774
 775     // JMP_GTri - with -1
 776     case Hexagon::JMP_GTriPtneg_nv_V4:
 777     case Hexagon::JMP_GTriPntneg_nv_V4:
 778     case Hexagon::JMP_GTriNotPtneg_nv_V4:
 779     case Hexagon::JMP_GTriNotPntneg_nv_V4:
 780     case Hexagon::JMP_GTriPtneg_ie_nv_V4:
 781     case Hexagon::JMP_GTriPntneg_ie_nv_V4:
 782     case Hexagon::JMP_GTriNotPtneg_ie_nv_V4:
 783     case Hexagon::JMP_GTriNotPntneg_ie_nv_V4:
 784
 785     // JMP_GTrr
 786     case Hexagon::JMP_GTrrPt_nv_V4:
 787     case Hexagon::JMP_GTrrPnt_nv_V4:
 788     case Hexagon::JMP_GTrrNotPt_nv_V4:
 789     case Hexagon::JMP_GTrrNotPnt_nv_V4:
 790     case Hexagon::JMP_GTrrPt_ie_nv_V4:
 791     case Hexagon::JMP_GTrrPnt_ie_nv_V4:
 792     case Hexagon::JMP_GTrrNotPt_ie_nv_V4:
 793     case Hexagon::JMP_GTrrNotPnt_ie_nv_V4:
 794
 795     // JMP_GTrrdn
 796     case Hexagon::JMP_GTrrdnPt_nv_V4:
 797     case Hexagon::JMP_GTrrdnPnt_nv_V4:
 798     case Hexagon::JMP_GTrrdnNotPt_nv_V4:
 799     case Hexagon::JMP_GTrrdnNotPnt_nv_V4:
 800     case Hexagon::JMP_GTrrdnPt_ie_nv_V4:
 801     case Hexagon::JMP_GTrrdnPnt_ie_nv_V4:
 802     case Hexagon::JMP_GTrrdnNotPt_ie_nv_V4:
 803     case Hexagon::JMP_GTrrdnNotPnt_ie_nv_V4:
 804
 805     // JMP_GTUri
 806     case Hexagon::JMP_GTUriPt_nv_V4:
 807     case Hexagon::JMP_GTUriPnt_nv_V4:
 808     case Hexagon::JMP_GTUriNotPt_nv_V4:
 809     case Hexagon::JMP_GTUriNotPnt_nv_V4:
 810     case Hexagon::JMP_GTUriPt_ie_nv_V4:
 811     case Hexagon::JMP_GTUriPnt_ie_nv_V4:
 812     case Hexagon::JMP_GTUriNotPt_ie_nv_V4:
 813     case Hexagon::JMP_GTUriNotPnt_ie_nv_V4:
 814
 815     // JMP_GTUrr
 816     case Hexagon::JMP_GTUrrPt_nv_V4:
 817     case Hexagon::JMP_GTUrrPnt_nv_V4:
 818     case Hexagon::JMP_GTUrrNotPt_nv_V4:
 819     case Hexagon::JMP_GTUrrNotPnt_nv_V4:
 820     case Hexagon::JMP_GTUrrPt_ie_nv_V4:
 821     case Hexagon::JMP_GTUrrPnt_ie_nv_V4:
 822     case Hexagon::JMP_GTUrrNotPt_ie_nv_V4:
 823     case Hexagon::JMP_GTUrrNotPnt_ie_nv_V4:
 824
 825     // JMP_GTUrrdn
 826     case Hexagon::JMP_GTUrrdnPt_nv_V4:
 827     case Hexagon::JMP_GTUrrdnPnt_nv_V4:
 828     case Hexagon::JMP_GTUrrdnNotPt_nv_V4:
 829     case Hexagon::JMP_GTUrrdnNotPnt_nv_V4:
 830     case Hexagon::JMP_GTUrrdnPt_ie_nv_V4:
 831     case Hexagon::JMP_GTUrrdnPnt_ie_nv_V4:
 832     case Hexagon::JMP_GTUrrdnNotPt_ie_nv_V4:
 833     case Hexagon::JMP_GTUrrdnNotPnt_ie_nv_V4:
 834       return true;
 835   }
 836 }
 837
 838 unsigned HexagonInstrInfo::getImmExtForm(const MachineInstr* MI) const {
 839   switch(MI->getOpcode()) {
 840     default: llvm_unreachable("Unknown type of instruction.");
 841     // JMP_EQri
 842     case Hexagon::JMP_EQriPt_nv_V4:
 843       return Hexagon::JMP_EQriPt_ie_nv_V4;
 844     case Hexagon::JMP_EQriNotPt_nv_V4:
 845       return Hexagon::JMP_EQriNotPt_ie_nv_V4;
 846     case Hexagon::JMP_EQriPnt_nv_V4:
 847       return Hexagon::JMP_EQriPnt_ie_nv_V4;
 848     case Hexagon::JMP_EQriNotPnt_nv_V4:
 849       return Hexagon::JMP_EQriNotPnt_ie_nv_V4;
 850
 851     // JMP_EQri -- with -1
 852     case Hexagon::JMP_EQriPtneg_nv_V4:
 853       return Hexagon::JMP_EQriPtneg_ie_nv_V4;
 854     case Hexagon::JMP_EQriNotPtneg_nv_V4:
 855       return Hexagon::JMP_EQriNotPtneg_ie_nv_V4;
 856     case Hexagon::JMP_EQriPntneg_nv_V4:
 857       return Hexagon::JMP_EQriPntneg_ie_nv_V4;
 858     case Hexagon::JMP_EQriNotPntneg_nv_V4:
 859       return Hexagon::JMP_EQriNotPntneg_ie_nv_V4;
 860
 861     // JMP_EQrr
 862     case Hexagon::JMP_EQrrPt_nv_V4:
 863       return Hexagon::JMP_EQrrPt_ie_nv_V4;
 864     case Hexagon::JMP_EQrrNotPt_nv_V4:
 865       return Hexagon::JMP_EQrrNotPt_ie_nv_V4;
 866     case Hexagon::JMP_EQrrPnt_nv_V4:
 867       return Hexagon::JMP_EQrrPnt_ie_nv_V4;
 868     case Hexagon::JMP_EQrrNotPnt_nv_V4:
 869       return Hexagon::JMP_EQrrNotPnt_ie_nv_V4;
 870
 871     // JMP_GTri
 872     case Hexagon::JMP_GTriPt_nv_V4:
 873       return Hexagon::JMP_GTriPt_ie_nv_V4;
 874     case Hexagon::JMP_GTriNotPt_nv_V4:
 875       return Hexagon::JMP_GTriNotPt_ie_nv_V4;
 876     case Hexagon::JMP_GTriPnt_nv_V4:
 877       return Hexagon::JMP_GTriPnt_ie_nv_V4;
 878     case Hexagon::JMP_GTriNotPnt_nv_V4:
 879       return Hexagon::JMP_GTriNotPnt_ie_nv_V4;
 880
 881     // JMP_GTri -- with -1
 882     case Hexagon::JMP_GTriPtneg_nv_V4:
 883       return Hexagon::JMP_GTriPtneg_ie_nv_V4;
 884     case Hexagon::JMP_GTriNotPtneg_nv_V4:
 885       return Hexagon::JMP_GTriNotPtneg_ie_nv_V4;
 886     case Hexagon::JMP_GTriPntneg_nv_V4:
 887       return Hexagon::JMP_GTriPntneg_ie_nv_V4;
 888     case Hexagon::JMP_GTriNotPntneg_nv_V4:
 889       return Hexagon::JMP_GTriNotPntneg_ie_nv_V4;
 890
 891     // JMP_GTrr
 892     case Hexagon::JMP_GTrrPt_nv_V4:
 893       return Hexagon::JMP_GTrrPt_ie_nv_V4;
 894     case Hexagon::JMP_GTrrNotPt_nv_V4:
 895       return Hexagon::JMP_GTrrNotPt_ie_nv_V4;
 896     case Hexagon::JMP_GTrrPnt_nv_V4:
 897       return Hexagon::JMP_GTrrPnt_ie_nv_V4;
 898     case Hexagon::JMP_GTrrNotPnt_nv_V4:
 899       return Hexagon::JMP_GTrrNotPnt_ie_nv_V4;
 900
 901     // JMP_GTrrdn
 902     case Hexagon::JMP_GTrrdnPt_nv_V4:
 903       return Hexagon::JMP_GTrrdnPt_ie_nv_V4;
 904     case Hexagon::JMP_GTrrdnNotPt_nv_V4:
 905       return Hexagon::JMP_GTrrdnNotPt_ie_nv_V4;
 906     case Hexagon::JMP_GTrrdnPnt_nv_V4:
 907       return Hexagon::JMP_GTrrdnPnt_ie_nv_V4;
 908     case Hexagon::JMP_GTrrdnNotPnt_nv_V4:
 909       return Hexagon::JMP_GTrrdnNotPnt_ie_nv_V4;
 910
 911     // JMP_GTUri
 912     case Hexagon::JMP_GTUriPt_nv_V4:
 913       return Hexagon::JMP_GTUriPt_ie_nv_V4;
 914     case Hexagon::JMP_GTUriNotPt_nv_V4:
 915       return Hexagon::JMP_GTUriNotPt_ie_nv_V4;
 916     case Hexagon::JMP_GTUriPnt_nv_V4:
 917       return Hexagon::JMP_GTUriPnt_ie_nv_V4;
 918     case Hexagon::JMP_GTUriNotPnt_nv_V4:
 919       return Hexagon::JMP_GTUriNotPnt_ie_nv_V4;
 920
 921     // JMP_GTUrr
 922     case Hexagon::JMP_GTUrrPt_nv_V4:
 923       return Hexagon::JMP_GTUrrPt_ie_nv_V4;
 924     case Hexagon::JMP_GTUrrNotPt_nv_V4:
 925       return Hexagon::JMP_GTUrrNotPt_ie_nv_V4;
 926     case Hexagon::JMP_GTUrrPnt_nv_V4:
 927       return Hexagon::JMP_GTUrrPnt_ie_nv_V4;
 928     case Hexagon::JMP_GTUrrNotPnt_nv_V4:
 929       return Hexagon::JMP_GTUrrNotPnt_ie_nv_V4;
 930
 931     // JMP_GTUrrdn
 932     case Hexagon::JMP_GTUrrdnPt_nv_V4:
 933       return Hexagon::JMP_GTUrrdnPt_ie_nv_V4;
 934     case Hexagon::JMP_GTUrrdnNotPt_nv_V4:
 935       return Hexagon::JMP_GTUrrdnNotPt_ie_nv_V4;
 936     case Hexagon::JMP_GTUrrdnPnt_nv_V4:
 937       return Hexagon::JMP_GTUrrdnPnt_ie_nv_V4;
 938     case Hexagon::JMP_GTUrrdnNotPnt_nv_V4:
 939       return Hexagon::JMP_GTUrrdnNotPnt_ie_nv_V4;
 940
 941     case Hexagon::TFR_FI:
 942         return Hexagon::TFR_FI_immext_V4;
 943
 944     case Hexagon::MEMw_ADDi_indexed_MEM_V4 :
 945     case Hexagon::MEMw_SUBi_indexed_MEM_V4 :
 946     case Hexagon::MEMw_ADDr_indexed_MEM_V4 :
 947     case Hexagon::MEMw_SUBr_indexed_MEM_V4 :
 948     case Hexagon::MEMw_ANDr_indexed_MEM_V4 :
 949     case Hexagon::MEMw_ORr_indexed_MEM_V4 :
 950     case Hexagon::MEMw_ADDi_MEM_V4 :
 951     case Hexagon::MEMw_SUBi_MEM_V4 :
 952     case Hexagon::MEMw_ADDr_MEM_V4 :
 953     case Hexagon::MEMw_SUBr_MEM_V4 :
 954     case Hexagon::MEMw_ANDr_MEM_V4 :
 955     case Hexagon::MEMw_ORr_MEM_V4 :
 956     case Hexagon::MEMh_ADDi_indexed_MEM_V4 :
 957     case Hexagon::MEMh_SUBi_indexed_MEM_V4 :
 958     case Hexagon::MEMh_ADDr_indexed_MEM_V4 :
 959     case Hexagon::MEMh_SUBr_indexed_MEM_V4 :
 960     case Hexagon::MEMh_ANDr_indexed_MEM_V4 :
 961     case Hexagon::MEMh_ORr_indexed_MEM_V4 :
 962     case Hexagon::MEMh_ADDi_MEM_V4 :
 963     case Hexagon::MEMh_SUBi_MEM_V4 :
 964     case Hexagon::MEMh_ADDr_MEM_V4 :
 965     case Hexagon::MEMh_SUBr_MEM_V4 :
 966     case Hexagon::MEMh_ANDr_MEM_V4 :
 967     case Hexagon::MEMh_ORr_MEM_V4 :
 968     case Hexagon::MEMb_ADDi_indexed_MEM_V4 :
 969     case Hexagon::MEMb_SUBi_indexed_MEM_V4 :
 970     case Hexagon::MEMb_ADDr_indexed_MEM_V4 :
 971     case Hexagon::MEMb_SUBr_indexed_MEM_V4 :
 972     case Hexagon::MEMb_ANDr_indexed_MEM_V4 :
 973     case Hexagon::MEMb_ORr_indexed_MEM_V4 :
 974     case Hexagon::MEMb_ADDi_MEM_V4 :
 975     case Hexagon::MEMb_SUBi_MEM_V4 :
 976     case Hexagon::MEMb_ADDr_MEM_V4 :
 977     case Hexagon::MEMb_SUBr_MEM_V4 :
 978     case Hexagon::MEMb_ANDr_MEM_V4 :
 979     case Hexagon::MEMb_ORr_MEM_V4 :
 980       llvm_unreachable("Needs implementing.");
 981   }
 982 }
 983
 984 unsigned HexagonInstrInfo::getNormalBranchForm(const MachineInstr* MI) const {
 985   switch(MI->getOpcode()) {
 986     default: llvm_unreachable("Unknown type of jump instruction.");
 987     // JMP_EQri
 988     case Hexagon::JMP_EQriPt_ie_nv_V4:
 989       return Hexagon::JMP_EQriPt_nv_V4;
 990     case Hexagon::JMP_EQriNotPt_ie_nv_V4:
 991       return Hexagon::JMP_EQriNotPt_nv_V4;
 992     case Hexagon::JMP_EQriPnt_ie_nv_V4:
 993       return Hexagon::JMP_EQriPnt_nv_V4;
 994     case Hexagon::JMP_EQriNotPnt_ie_nv_V4:
 995       return Hexagon::JMP_EQriNotPnt_nv_V4;
 996
 997     // JMP_EQri -- with -1
 998     case Hexagon::JMP_EQriPtneg_ie_nv_V4:
 999       return Hexagon::JMP_EQriPtneg_nv_V4;
1000     case Hexagon::JMP_EQriNotPtneg_ie_nv_V4:
1001       return Hexagon::JMP_EQriNotPtneg_nv_V4;
1002     case Hexagon::JMP_EQriPntneg_ie_nv_V4:
1003       return Hexagon::JMP_EQriPntneg_nv_V4;
1004     case Hexagon::JMP_EQriNotPntneg_ie_nv_V4:
1005       return Hexagon::JMP_EQriNotPntneg_nv_V4;
1006
1007     // JMP_EQrr
1008     case Hexagon::JMP_EQrrPt_ie_nv_V4:
1009       return Hexagon::JMP_EQrrPt_nv_V4;
1010     case Hexagon::JMP_EQrrNotPt_ie_nv_V4:
1011       return Hexagon::JMP_EQrrNotPt_nv_V4;
1012     case Hexagon::JMP_EQrrPnt_ie_nv_V4:
1013       return Hexagon::JMP_EQrrPnt_nv_V4;
1014     case Hexagon::JMP_EQrrNotPnt_ie_nv_V4:
1015       return Hexagon::JMP_EQrrNotPnt_nv_V4;
1016
1017     // JMP_GTri
1018     case Hexagon::JMP_GTriPt_ie_nv_V4:
1019       return Hexagon::JMP_GTriPt_nv_V4;
1020     case Hexagon::JMP_GTriNotPt_ie_nv_V4:
1021       return Hexagon::JMP_GTriNotPt_nv_V4;
1022     case Hexagon::JMP_GTriPnt_ie_nv_V4:
1023       return Hexagon::JMP_GTriPnt_nv_V4;
1024     case Hexagon::JMP_GTriNotPnt_ie_nv_V4:
1025       return Hexagon::JMP_GTriNotPnt_nv_V4;
1026
1027     // JMP_GTri -- with -1
1028     case Hexagon::JMP_GTriPtneg_ie_nv_V4:
1029       return Hexagon::JMP_GTriPtneg_nv_V4;
1030     case Hexagon::JMP_GTriNotPtneg_ie_nv_V4:
1031       return Hexagon::JMP_GTriNotPtneg_nv_V4;
1032     case Hexagon::JMP_GTriPntneg_ie_nv_V4:
1033       return Hexagon::JMP_GTriPntneg_nv_V4;
1034     case Hexagon::JMP_GTriNotPntneg_ie_nv_V4:
1035       return Hexagon::JMP_GTriNotPntneg_nv_V4;
1036
1037     // JMP_GTrr
1038     case Hexagon::JMP_GTrrPt_ie_nv_V4:
1039       return Hexagon::JMP_GTrrPt_nv_V4;
1040     case Hexagon::JMP_GTrrNotPt_ie_nv_V4:
1041       return Hexagon::JMP_GTrrNotPt_nv_V4;
1042     case Hexagon::JMP_GTrrPnt_ie_nv_V4:
1043       return Hexagon::JMP_GTrrPnt_nv_V4;
1044     case Hexagon::JMP_GTrrNotPnt_ie_nv_V4:
1045       return Hexagon::JMP_GTrrNotPnt_nv_V4;
1046
1047     // JMP_GTrrdn
1048     case Hexagon::JMP_GTrrdnPt_ie_nv_V4:
1049       return Hexagon::JMP_GTrrdnPt_nv_V4;
1050     case Hexagon::JMP_GTrrdnNotPt_ie_nv_V4:
1051       return Hexagon::JMP_GTrrdnNotPt_nv_V4;
1052     case Hexagon::JMP_GTrrdnPnt_ie_nv_V4:
1053       return Hexagon::JMP_GTrrdnPnt_nv_V4;
1054     case Hexagon::JMP_GTrrdnNotPnt_ie_nv_V4:
1055       return Hexagon::JMP_GTrrdnNotPnt_nv_V4;
1056
1057     // JMP_GTUri
1058     case Hexagon::JMP_GTUriPt_ie_nv_V4:
1059       return Hexagon::JMP_GTUriPt_nv_V4;
1060     case Hexagon::JMP_GTUriNotPt_ie_nv_V4:
1061       return Hexagon::JMP_GTUriNotPt_nv_V4;
1062     case Hexagon::JMP_GTUriPnt_ie_nv_V4:
1063       return Hexagon::JMP_GTUriPnt_nv_V4;
1064     case Hexagon::JMP_GTUriNotPnt_ie_nv_V4:
1065       return Hexagon::JMP_GTUriNotPnt_nv_V4;
1066
1067     // JMP_GTUrr
1068     case Hexagon::JMP_GTUrrPt_ie_nv_V4:
1069       return Hexagon::JMP_GTUrrPt_nv_V4;
1070     case Hexagon::JMP_GTUrrNotPt_ie_nv_V4:
1071       return Hexagon::JMP_GTUrrNotPt_nv_V4;
1072     case Hexagon::JMP_GTUrrPnt_ie_nv_V4:
1073       return Hexagon::JMP_GTUrrPnt_nv_V4;
1074     case Hexagon::JMP_GTUrrNotPnt_ie_nv_V4:
1075       return Hexagon::JMP_GTUrrNotPnt_nv_V4;
1076
1077     // JMP_GTUrrdn
1078     case Hexagon::JMP_GTUrrdnPt_ie_nv_V4:
1079       return Hexagon::JMP_GTUrrdnPt_nv_V4;
1080     case Hexagon::JMP_GTUrrdnNotPt_ie_nv_V4:
1081       return Hexagon::JMP_GTUrrdnNotPt_nv_V4;
1082     case Hexagon::JMP_GTUrrdnPnt_ie_nv_V4:
1083       return Hexagon::JMP_GTUrrdnPnt_nv_V4;
1084     case Hexagon::JMP_GTUrrdnNotPnt_ie_nv_V4:
1085       return Hexagon::JMP_GTUrrdnNotPnt_nv_V4;
1086   }
1087 }
1088
1089
1090 bool HexagonInstrInfo::isNewValueStore(const MachineInstr *MI) const {
1091   switch (MI->getOpcode()) {
1092     default: return false;
1093     // Store Byte
1094     case Hexagon::STrib_nv_V4:
1095     case Hexagon::STrib_indexed_nv_V4:
1096     case Hexagon::STrib_indexed_shl_nv_V4:
1097     case Hexagon::STrib_shl_nv_V4:
1098     case Hexagon::STrib_GP_nv_V4:
1099     case Hexagon::STb_GP_nv_V4:
1100     case Hexagon::POST_STbri_nv_V4:
1101     case Hexagon::STrib_cPt_nv_V4:
1102     case Hexagon::STrib_cdnPt_nv_V4:
1103     case Hexagon::STrib_cNotPt_nv_V4:
1104     case Hexagon::STrib_cdnNotPt_nv_V4:
1105     case Hexagon::STrib_indexed_cPt_nv_V4:
1106     case Hexagon::STrib_indexed_cdnPt_nv_V4:
1107     case Hexagon::STrib_indexed_cNotPt_nv_V4:
1108     case Hexagon::STrib_indexed_cdnNotPt_nv_V4:
1109     case Hexagon::STrib_indexed_shl_cPt_nv_V4:
1110     case Hexagon::STrib_indexed_shl_cdnPt_nv_V4:
1111     case Hexagon::STrib_indexed_shl_cNotPt_nv_V4:
1112     case Hexagon::STrib_indexed_shl_cdnNotPt_nv_V4:
1113     case Hexagon::POST_STbri_cPt_nv_V4:
1114     case Hexagon::POST_STbri_cdnPt_nv_V4:
1115     case Hexagon::POST_STbri_cNotPt_nv_V4:
1116     case Hexagon::POST_STbri_cdnNotPt_nv_V4:
1117     case Hexagon::STb_GP_cPt_nv_V4:
1118     case Hexagon::STb_GP_cNotPt_nv_V4:
1119     case Hexagon::STb_GP_cdnPt_nv_V4:
1120     case Hexagon::STb_GP_cdnNotPt_nv_V4:
1121     case Hexagon::STrib_GP_cPt_nv_V4:
1122     case Hexagon::STrib_GP_cNotPt_nv_V4:
1123     case Hexagon::STrib_GP_cdnPt_nv_V4:
1124     case Hexagon::STrib_GP_cdnNotPt_nv_V4:
1125     case Hexagon::STrib_abs_nv_V4:
1126     case Hexagon::STrib_abs_cPt_nv_V4:
1127     case Hexagon::STrib_abs_cdnPt_nv_V4:
1128     case Hexagon::STrib_abs_cNotPt_nv_V4:
1129     case Hexagon::STrib_abs_cdnNotPt_nv_V4:
1130     case Hexagon::STrib_imm_abs_nv_V4:
1131     case Hexagon::STrib_imm_abs_cPt_nv_V4:
1132     case Hexagon::STrib_imm_abs_cdnPt_nv_V4:
1133     case Hexagon::STrib_imm_abs_cNotPt_nv_V4:
1134     case Hexagon::STrib_imm_abs_cdnNotPt_nv_V4:
1135
1136     // Store Halfword
1137     case Hexagon::STrih_nv_V4:
1138     case Hexagon::STrih_indexed_nv_V4:
1139     case Hexagon::STrih_indexed_shl_nv_V4:
1140     case Hexagon::STrih_shl_nv_V4:
1141     case Hexagon::STrih_GP_nv_V4:
1142     case Hexagon::STh_GP_nv_V4:
1143     case Hexagon::POST_SThri_nv_V4:
1144     case Hexagon::STrih_cPt_nv_V4:
1145     case Hexagon::STrih_cdnPt_nv_V4:
1146     case Hexagon::STrih_cNotPt_nv_V4:
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1148     case Hexagon::STrih_indexed_cPt_nv_V4:
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1150     case Hexagon::STrih_indexed_cNotPt_nv_V4:
1151     case Hexagon::STrih_indexed_cdnNotPt_nv_V4:
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1156     case Hexagon::POST_SThri_cPt_nv_V4:
1157     case Hexagon::POST_SThri_cdnPt_nv_V4:
1158     case Hexagon::POST_SThri_cNotPt_nv_V4:
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1160     case Hexagon::STh_GP_cPt_nv_V4:
1161     case Hexagon::STh_GP_cNotPt_nv_V4:
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1163     case Hexagon::STh_GP_cdnNotPt_nv_V4:
1164     case Hexagon::STrih_GP_cPt_nv_V4:
1165     case Hexagon::STrih_GP_cNotPt_nv_V4:
1166     case Hexagon::STrih_GP_cdnPt_nv_V4:
1167     case Hexagon::STrih_GP_cdnNotPt_nv_V4:
1168     case Hexagon::STrih_abs_nv_V4:
1169     case Hexagon::STrih_abs_cPt_nv_V4:
1170     case Hexagon::STrih_abs_cdnPt_nv_V4:
1171     case Hexagon::STrih_abs_cNotPt_nv_V4:
1172     case Hexagon::STrih_abs_cdnNotPt_nv_V4:
1173     case Hexagon::STrih_imm_abs_nv_V4:
1174     case Hexagon::STrih_imm_abs_cPt_nv_V4:
1175     case Hexagon::STrih_imm_abs_cdnPt_nv_V4:
1176     case Hexagon::STrih_imm_abs_cNotPt_nv_V4:
1177     case Hexagon::STrih_imm_abs_cdnNotPt_nv_V4:
1178
1179     // Store Word
1180     case Hexagon::STriw_nv_V4:
1181     case Hexagon::STriw_indexed_nv_V4:
1182     case Hexagon::STriw_indexed_shl_nv_V4:
1183     case Hexagon::STriw_shl_nv_V4:
1184     case Hexagon::STriw_GP_nv_V4:
1185     case Hexagon::STw_GP_nv_V4:
1186     case Hexagon::POST_STwri_nv_V4:
1187     case Hexagon::STriw_cPt_nv_V4:
1188     case Hexagon::STriw_cdnPt_nv_V4:
1189     case Hexagon::STriw_cNotPt_nv_V4:
1190     case Hexagon::STriw_cdnNotPt_nv_V4:
1191     case Hexagon::STriw_indexed_cPt_nv_V4:
1192     case Hexagon::STriw_indexed_cdnPt_nv_V4:
1193     case Hexagon::STriw_indexed_cNotPt_nv_V4:
1194     case Hexagon::STriw_indexed_cdnNotPt_nv_V4:
1195     case Hexagon::STriw_indexed_shl_cPt_nv_V4:
1196     case Hexagon::STriw_indexed_shl_cdnPt_nv_V4:
1197     case Hexagon::STriw_indexed_shl_cNotPt_nv_V4:
1198     case Hexagon::STriw_indexed_shl_cdnNotPt_nv_V4:
1199     case Hexagon::POST_STwri_cPt_nv_V4:
1200     case Hexagon::POST_STwri_cdnPt_nv_V4:
1201     case Hexagon::POST_STwri_cNotPt_nv_V4:
1202     case Hexagon::POST_STwri_cdnNotPt_nv_V4:
1203     case Hexagon::STw_GP_cPt_nv_V4:
1204     case Hexagon::STw_GP_cNotPt_nv_V4:
1205     case Hexagon::STw_GP_cdnPt_nv_V4:
1206     case Hexagon::STw_GP_cdnNotPt_nv_V4:
1207     case Hexagon::STriw_GP_cPt_nv_V4:
1208     case Hexagon::STriw_GP_cNotPt_nv_V4:
1209     case Hexagon::STriw_GP_cdnPt_nv_V4:
1210     case Hexagon::STriw_GP_cdnNotPt_nv_V4:
1211     case Hexagon::STriw_abs_nv_V4:
1212     case Hexagon::STriw_abs_cPt_nv_V4:
1213     case Hexagon::STriw_abs_cdnPt_nv_V4:
1214     case Hexagon::STriw_abs_cNotPt_nv_V4:
1215     case Hexagon::STriw_abs_cdnNotPt_nv_V4:
1216     case Hexagon::STriw_imm_abs_nv_V4:
1217     case Hexagon::STriw_imm_abs_cPt_nv_V4:
1218     case Hexagon::STriw_imm_abs_cdnPt_nv_V4:
1219     case Hexagon::STriw_imm_abs_cNotPt_nv_V4:
1220     case Hexagon::STriw_imm_abs_cdnNotPt_nv_V4:
1221       return true;
1222   }
1223 }
1224
1225 bool HexagonInstrInfo::isPostIncrement (const MachineInstr* MI) const {
1226   switch (MI->getOpcode())
1227   {
1228     default: return false;
1229     // Load Byte
1230     case Hexagon::POST_LDrib:
1231     case Hexagon::POST_LDrib_cPt:
1232     case Hexagon::POST_LDrib_cNotPt:
1233     case Hexagon::POST_LDrib_cdnPt_V4:
1234     case Hexagon::POST_LDrib_cdnNotPt_V4:
1235
1236     // Load unsigned byte
1237     case Hexagon::POST_LDriub:
1238     case Hexagon::POST_LDriub_cPt:
1239     case Hexagon::POST_LDriub_cNotPt:
1240     case Hexagon::POST_LDriub_cdnPt_V4:
1241     case Hexagon::POST_LDriub_cdnNotPt_V4:
1242
1243     // Load halfword
1244     case Hexagon::POST_LDrih:
1245     case Hexagon::POST_LDrih_cPt:
1246     case Hexagon::POST_LDrih_cNotPt:
1247     case Hexagon::POST_LDrih_cdnPt_V4:
1248     case Hexagon::POST_LDrih_cdnNotPt_V4:
1249
1250     // Load unsigned halfword
1251     case Hexagon::POST_LDriuh:
1252     case Hexagon::POST_LDriuh_cPt:
1253     case Hexagon::POST_LDriuh_cNotPt:
1254     case Hexagon::POST_LDriuh_cdnPt_V4:
1255     case Hexagon::POST_LDriuh_cdnNotPt_V4:
1256
1257     // Load word
1258     case Hexagon::POST_LDriw:
1259     case Hexagon::POST_LDriw_cPt:
1260     case Hexagon::POST_LDriw_cNotPt:
1261     case Hexagon::POST_LDriw_cdnPt_V4:
1262     case Hexagon::POST_LDriw_cdnNotPt_V4:
1263
1264     // Load double word
1265     case Hexagon::POST_LDrid:
1266     case Hexagon::POST_LDrid_cPt:
1267     case Hexagon::POST_LDrid_cNotPt:
1268     case Hexagon::POST_LDrid_cdnPt_V4:
1269     case Hexagon::POST_LDrid_cdnNotPt_V4:
1270
1271     // Store byte
1272     case Hexagon::POST_STbri:
1273     case Hexagon::POST_STbri_cPt:
1274     case Hexagon::POST_STbri_cNotPt:
1275     case Hexagon::POST_STbri_cdnPt_V4:
1276     case Hexagon::POST_STbri_cdnNotPt_V4:
1277
1278     // Store halfword
1279     case Hexagon::POST_SThri:
1280     case Hexagon::POST_SThri_cPt:
1281     case Hexagon::POST_SThri_cNotPt:
1282     case Hexagon::POST_SThri_cdnPt_V4:
1283     case Hexagon::POST_SThri_cdnNotPt_V4:
1284
1285     // Store word
1286     case Hexagon::POST_STwri:
1287     case Hexagon::POST_STwri_cPt:
1288     case Hexagon::POST_STwri_cNotPt:
1289     case Hexagon::POST_STwri_cdnPt_V4:
1290     case Hexagon::POST_STwri_cdnNotPt_V4:
1291
1292     // Store double word
1293     case Hexagon::POST_STdri:
1294     case Hexagon::POST_STdri_cPt:
1295     case Hexagon::POST_STdri_cNotPt:
1296     case Hexagon::POST_STdri_cdnPt_V4:
1297     case Hexagon::POST_STdri_cdnNotPt_V4:
1298       return true;
1299   }
1300 }
1301
1302 bool HexagonInstrInfo::isSaveCalleeSavedRegsCall(const MachineInstr *MI) const {
1303   return MI->getOpcode() == Hexagon::SAVE_REGISTERS_CALL_V4;
1304 }
1305
1306 bool HexagonInstrInfo::isPredicable(MachineInstr *MI) const {
1307   bool isPred = MI->getDesc().isPredicable();
1308
1309   if (!isPred)
1310     return false;
1311
1312   const int Opc = MI->getOpcode();
1313
1314   switch(Opc) {
1315   case Hexagon::TFRI:
1316     return isInt<12>(MI->getOperand(1).getImm());
1317
1318   case Hexagon::STrid:
1319   case Hexagon::STrid_indexed:
1320     return isShiftedUInt<6,3>(MI->getOperand(1).getImm());
1321
1322   case Hexagon::STriw:
1323   case Hexagon::STriw_indexed:
1324   case Hexagon::STriw_nv_V4:
1325     return isShiftedUInt<6,2>(MI->getOperand(1).getImm());
1326
1327   case Hexagon::STrih:
1328   case Hexagon::STrih_indexed:
1329   case Hexagon::STrih_nv_V4:
1330     return isShiftedUInt<6,1>(MI->getOperand(1).getImm());
1331
1332   case Hexagon::STrib:
1333   case Hexagon::STrib_indexed:
1334   case Hexagon::STrib_nv_V4:
1335     return isUInt<6>(MI->getOperand(1).getImm());
1336
1337   case Hexagon::LDrid:
1338   case Hexagon::LDrid_indexed:
1339     return isShiftedUInt<6,3>(MI->getOperand(2).getImm());
1340
1341   case Hexagon::LDriw:
1342   case Hexagon::LDriw_indexed:
1343     return isShiftedUInt<6,2>(MI->getOperand(2).getImm());
1344
1345   case Hexagon::LDrih:
1346   case Hexagon::LDriuh:
1347   case Hexagon::LDrih_indexed:
1348   case Hexagon::LDriuh_indexed:
1349     return isShiftedUInt<6,1>(MI->getOperand(2).getImm());
1350
1351   case Hexagon::LDrib:
1352   case Hexagon::LDriub:
1353   case Hexagon::LDrib_indexed:
1354   case Hexagon::LDriub_indexed:
1355     return isUInt<6>(MI->getOperand(2).getImm());
1356
1357   case Hexagon::POST_LDrid:
1358     return isShiftedInt<4,3>(MI->getOperand(3).getImm());
1359
1360   case Hexagon::POST_LDriw:
1361     return isShiftedInt<4,2>(MI->getOperand(3).getImm());
1362
1363   case Hexagon::POST_LDrih:
1364   case Hexagon::POST_LDriuh:
1365     return isShiftedInt<4,1>(MI->getOperand(3).getImm());
1366
1367   case Hexagon::POST_LDrib:
1368   case Hexagon::POST_LDriub:
1369     return isInt<4>(MI->getOperand(3).getImm());
1370
1371   case Hexagon::STrib_imm_V4:
1372   case Hexagon::STrih_imm_V4:
1373   case Hexagon::STriw_imm_V4:
1374     return (isUInt<6>(MI->getOperand(1).getImm()) &&
1375             isInt<6>(MI->getOperand(2).getImm()));
1376
1377   case Hexagon::ADD_ri:
1378     return isInt<8>(MI->getOperand(2).getImm());
1379
1380   case Hexagon::ASLH:
1381   case Hexagon::ASRH:
1382   case Hexagon::SXTB:
1383   case Hexagon::SXTH:
1384   case Hexagon::ZXTB:
1385   case Hexagon::ZXTH:
1386     return Subtarget.hasV4TOps();
1387
1388   case Hexagon::JMPR:
1389     return false;
1390   }
1391
1392   return true;
1393 }
1394
1395 // This function performs the following inversiones:
1396 //
1397 //  cPt    ---> cNotPt
1398 //  cNotPt ---> cPt
1399 //
1400 // however, these inversiones are NOT included:
1401 //
1402 //  cdnPt      -X-> cdnNotPt
1403 //  cdnNotPt   -X-> cdnPt
1404 //  cPt_nv     -X-> cNotPt_nv (new value stores)
1405 //  cNotPt_nv  -X-> cPt_nv    (new value stores)
1406 //
1407 // because only the following transformations are allowed:
1408 //
1409 //  cNotPt  ---> cdnNotPt
1410 //  cPt     ---> cdnPt
1411 //  cNotPt  ---> cNotPt_nv
1412 //  cPt     ---> cPt_nv
1413 unsigned HexagonInstrInfo::getInvertedPredicatedOpcode(const int Opc) const {
1414   switch(Opc) {
1415     default: llvm_unreachable("Unexpected predicated instruction");
1416     case Hexagon::TFR_cPt:
1417       return Hexagon::TFR_cNotPt;
1418     case Hexagon::TFR_cNotPt:
1419       return Hexagon::TFR_cPt;
1420
1421     case Hexagon::TFRI_cPt:
1422       return Hexagon::TFRI_cNotPt;
1423     case Hexagon::TFRI_cNotPt:
1424       return Hexagon::TFRI_cPt;
1425
1426     case Hexagon::JMP_c:
1427       return Hexagon::JMP_cNot;
1428     case Hexagon::JMP_cNot:
1429       return Hexagon::JMP_c;
1430
1431     case Hexagon::ADD_ri_cPt:
1432       return Hexagon::ADD_ri_cNotPt;
1433     case Hexagon::ADD_ri_cNotPt:
1434       return Hexagon::ADD_ri_cPt;
1435
1436     case Hexagon::ADD_rr_cPt:
1437       return Hexagon::ADD_rr_cNotPt;
1438     case Hexagon::ADD_rr_cNotPt:
1439       return Hexagon::ADD_rr_cPt;
1440
1441     case Hexagon::XOR_rr_cPt:
1442       return Hexagon::XOR_rr_cNotPt;
1443     case Hexagon::XOR_rr_cNotPt:
1444       return Hexagon::XOR_rr_cPt;
1445
1446     case Hexagon::AND_rr_cPt:
1447       return Hexagon::AND_rr_cNotPt;
1448     case Hexagon::AND_rr_cNotPt:
1449       return Hexagon::AND_rr_cPt;
1450
1451     case Hexagon::OR_rr_cPt:
1452       return Hexagon::OR_rr_cNotPt;
1453     case Hexagon::OR_rr_cNotPt:
1454       return Hexagon::OR_rr_cPt;
1455
1456     case Hexagon::SUB_rr_cPt:
1457       return Hexagon::SUB_rr_cNotPt;
1458     case Hexagon::SUB_rr_cNotPt:
1459       return Hexagon::SUB_rr_cPt;
1460
1461     case Hexagon::COMBINE_rr_cPt:
1462       return Hexagon::COMBINE_rr_cNotPt;
1463     case Hexagon::COMBINE_rr_cNotPt:
1464       return Hexagon::COMBINE_rr_cPt;
1465
1466     case Hexagon::ASLH_cPt_V4:
1467       return Hexagon::ASLH_cNotPt_V4;
1468     case Hexagon::ASLH_cNotPt_V4:
1469       return Hexagon::ASLH_cPt_V4;
1470
1471     case Hexagon::ASRH_cPt_V4:
1472       return Hexagon::ASRH_cNotPt_V4;
1473     case Hexagon::ASRH_cNotPt_V4:
1474       return Hexagon::ASRH_cPt_V4;
1475
1476     case Hexagon::SXTB_cPt_V4:
1477       return Hexagon::SXTB_cNotPt_V4;
1478     case Hexagon::SXTB_cNotPt_V4:
1479       return Hexagon::SXTB_cPt_V4;
1480
1481     case Hexagon::SXTH_cPt_V4:
1482       return Hexagon::SXTH_cNotPt_V4;
1483     case Hexagon::SXTH_cNotPt_V4:
1484       return Hexagon::SXTH_cPt_V4;
1485
1486     case Hexagon::ZXTB_cPt_V4:
1487       return Hexagon::ZXTB_cNotPt_V4;
1488     case Hexagon::ZXTB_cNotPt_V4:
1489       return Hexagon::ZXTB_cPt_V4;
1490
1491     case Hexagon::ZXTH_cPt_V4:
1492       return Hexagon::ZXTH_cNotPt_V4;
1493     case Hexagon::ZXTH_cNotPt_V4:
1494       return Hexagon::ZXTH_cPt_V4;
1495
1496
1497     case Hexagon::JMPR_cPt:
1498       return Hexagon::JMPR_cNotPt;
1499     case Hexagon::JMPR_cNotPt:
1500       return Hexagon::JMPR_cPt;
1501
1502   // V4 indexed+scaled load.
1503     case Hexagon::LDrid_indexed_cPt_V4:
1504       return Hexagon::LDrid_indexed_cNotPt_V4;
1505     case Hexagon::LDrid_indexed_cNotPt_V4:
1506       return Hexagon::LDrid_indexed_cPt_V4;
1507
1508     case Hexagon::LDrid_indexed_shl_cPt_V4:
1509       return Hexagon::LDrid_indexed_shl_cNotPt_V4;
1510     case Hexagon::LDrid_indexed_shl_cNotPt_V4:
1511       return Hexagon::LDrid_indexed_shl_cPt_V4;
1512
1513     case Hexagon::LDrib_indexed_cPt_V4:
1514       return Hexagon::LDrib_indexed_cNotPt_V4;
1515     case Hexagon::LDrib_indexed_cNotPt_V4:
1516       return Hexagon::LDrib_indexed_cPt_V4;
1517
1518     case Hexagon::LDriub_indexed_cPt_V4:
1519       return Hexagon::LDriub_indexed_cNotPt_V4;
1520     case Hexagon::LDriub_indexed_cNotPt_V4:
1521       return Hexagon::LDriub_indexed_cPt_V4;
1522
1523     case Hexagon::LDrib_indexed_shl_cPt_V4:
1524       return Hexagon::LDrib_indexed_shl_cNotPt_V4;
1525     case Hexagon::LDrib_indexed_shl_cNotPt_V4:
1526       return Hexagon::LDrib_indexed_shl_cPt_V4;
1527
1528     case Hexagon::LDriub_indexed_shl_cPt_V4:
1529       return Hexagon::LDriub_indexed_shl_cNotPt_V4;
1530     case Hexagon::LDriub_indexed_shl_cNotPt_V4:
1531       return Hexagon::LDriub_indexed_shl_cPt_V4;
1532
1533     case Hexagon::LDrih_indexed_cPt_V4:
1534       return Hexagon::LDrih_indexed_cNotPt_V4;
1535     case Hexagon::LDrih_indexed_cNotPt_V4:
1536       return Hexagon::LDrih_indexed_cPt_V4;
1537
1538     case Hexagon::LDriuh_indexed_cPt_V4:
1539       return Hexagon::LDriuh_indexed_cNotPt_V4;
1540     case Hexagon::LDriuh_indexed_cNotPt_V4:
1541       return Hexagon::LDriuh_indexed_cPt_V4;
1542
1543     case Hexagon::LDrih_indexed_shl_cPt_V4:
1544       return Hexagon::LDrih_indexed_shl_cNotPt_V4;
1545     case Hexagon::LDrih_indexed_shl_cNotPt_V4:
1546       return Hexagon::LDrih_indexed_shl_cPt_V4;
1547
1548     case Hexagon::LDriuh_indexed_shl_cPt_V4:
1549       return Hexagon::LDriuh_indexed_shl_cNotPt_V4;
1550     case Hexagon::LDriuh_indexed_shl_cNotPt_V4:
1551       return Hexagon::LDriuh_indexed_shl_cPt_V4;
1552
1553     case Hexagon::LDriw_indexed_cPt_V4:
1554       return Hexagon::LDriw_indexed_cNotPt_V4;
1555     case Hexagon::LDriw_indexed_cNotPt_V4:
1556       return Hexagon::LDriw_indexed_cPt_V4;
1557
1558     case Hexagon::LDriw_indexed_shl_cPt_V4:
1559       return Hexagon::LDriw_indexed_shl_cNotPt_V4;
1560     case Hexagon::LDriw_indexed_shl_cNotPt_V4:
1561       return Hexagon::LDriw_indexed_shl_cPt_V4;
1562
1563     // Byte.
1564     case Hexagon::POST_STbri_cPt:
1565       return Hexagon::POST_STbri_cNotPt;
1566     case Hexagon::POST_STbri_cNotPt:
1567       return Hexagon::POST_STbri_cPt;
1568
1569     case Hexagon::STrib_cPt:
1570       return Hexagon::STrib_cNotPt;
1571     case Hexagon::STrib_cNotPt:
1572       return Hexagon::STrib_cPt;
1573
1574     case Hexagon::STrib_indexed_cPt:
1575       return Hexagon::STrib_indexed_cNotPt;
1576     case Hexagon::STrib_indexed_cNotPt:
1577       return Hexagon::STrib_indexed_cPt;
1578
1579     case Hexagon::STrib_imm_cPt_V4:
1580       return Hexagon::STrib_imm_cNotPt_V4;
1581     case Hexagon::STrib_imm_cNotPt_V4:
1582       return Hexagon::STrib_imm_cPt_V4;
1583
1584     case Hexagon::STrib_indexed_shl_cPt_V4:
1585       return Hexagon::STrib_indexed_shl_cNotPt_V4;
1586     case Hexagon::STrib_indexed_shl_cNotPt_V4:
1587       return Hexagon::STrib_indexed_shl_cPt_V4;
1588
1589   // Halfword.
1590     case Hexagon::POST_SThri_cPt:
1591       return Hexagon::POST_SThri_cNotPt;
1592     case Hexagon::POST_SThri_cNotPt:
1593       return Hexagon::POST_SThri_cPt;
1594
1595     case Hexagon::STrih_cPt:
1596       return Hexagon::STrih_cNotPt;
1597     case Hexagon::STrih_cNotPt:
1598       return Hexagon::STrih_cPt;
1599
1600     case Hexagon::STrih_indexed_cPt:
1601       return Hexagon::STrih_indexed_cNotPt;
1602     case Hexagon::STrih_indexed_cNotPt:
1603       return Hexagon::STrih_indexed_cPt;
1604
1605     case Hexagon::STrih_imm_cPt_V4:
1606       return Hexagon::STrih_imm_cNotPt_V4;
1607     case Hexagon::STrih_imm_cNotPt_V4:
1608       return Hexagon::STrih_imm_cPt_V4;
1609
1610     case Hexagon::STrih_indexed_shl_cPt_V4:
1611       return Hexagon::STrih_indexed_shl_cNotPt_V4;
1612     case Hexagon::STrih_indexed_shl_cNotPt_V4:
1613       return Hexagon::STrih_indexed_shl_cPt_V4;
1614
1615   // Word.
1616     case Hexagon::POST_STwri_cPt:
1617       return Hexagon::POST_STwri_cNotPt;
1618     case Hexagon::POST_STwri_cNotPt:
1619       return Hexagon::POST_STwri_cPt;
1620
1621     case Hexagon::STriw_cPt:
1622       return Hexagon::STriw_cNotPt;
1623     case Hexagon::STriw_cNotPt:
1624       return Hexagon::STriw_cPt;
1625
1626     case Hexagon::STriw_indexed_cPt:
1627       return Hexagon::STriw_indexed_cNotPt;
1628     case Hexagon::STriw_indexed_cNotPt:
1629       return Hexagon::STriw_indexed_cPt;
1630
1631     case Hexagon::STriw_indexed_shl_cPt_V4:
1632       return Hexagon::STriw_indexed_shl_cNotPt_V4;
1633     case Hexagon::STriw_indexed_shl_cNotPt_V4:
1634       return Hexagon::STriw_indexed_shl_cPt_V4;
1635
1636     case Hexagon::STriw_imm_cPt_V4:
1637       return Hexagon::STriw_imm_cNotPt_V4;
1638     case Hexagon::STriw_imm_cNotPt_V4:
1639       return Hexagon::STriw_imm_cPt_V4;
1640
1641   // Double word.
1642     case Hexagon::POST_STdri_cPt:
1643       return Hexagon::POST_STdri_cNotPt;
1644     case Hexagon::POST_STdri_cNotPt:
1645       return Hexagon::POST_STdri_cPt;
1646
1647     case Hexagon::STrid_cPt:
1648       return Hexagon::STrid_cNotPt;
1649     case Hexagon::STrid_cNotPt:
1650       return Hexagon::STrid_cPt;
1651
1652     case Hexagon::STrid_indexed_cPt:
1653       return Hexagon::STrid_indexed_cNotPt;
1654     case Hexagon::STrid_indexed_cNotPt:
1655       return Hexagon::STrid_indexed_cPt;
1656
1657     case Hexagon::STrid_indexed_shl_cPt_V4:
1658       return Hexagon::STrid_indexed_shl_cNotPt_V4;
1659     case Hexagon::STrid_indexed_shl_cNotPt_V4:
1660       return Hexagon::STrid_indexed_shl_cPt_V4;
1661
1662     // V4 Store to global address.
1663     case Hexagon::STd_GP_cPt_V4:
1664       return Hexagon::STd_GP_cNotPt_V4;
1665     case Hexagon::STd_GP_cNotPt_V4:
1666       return Hexagon::STd_GP_cPt_V4;
1667
1668     case Hexagon::STb_GP_cPt_V4:
1669       return Hexagon::STb_GP_cNotPt_V4;
1670     case Hexagon::STb_GP_cNotPt_V4:
1671       return Hexagon::STb_GP_cPt_V4;
1672
1673     case Hexagon::STh_GP_cPt_V4:
1674       return Hexagon::STh_GP_cNotPt_V4;
1675     case Hexagon::STh_GP_cNotPt_V4:
1676       return Hexagon::STh_GP_cPt_V4;
1677
1678     case Hexagon::STw_GP_cPt_V4:
1679       return Hexagon::STw_GP_cNotPt_V4;
1680     case Hexagon::STw_GP_cNotPt_V4:
1681       return Hexagon::STw_GP_cPt_V4;
1682
1683     case Hexagon::STrid_GP_cPt_V4:
1684       return Hexagon::STrid_GP_cNotPt_V4;
1685     case Hexagon::STrid_GP_cNotPt_V4:
1686       return Hexagon::STrid_GP_cPt_V4;
1687
1688     case Hexagon::STrib_GP_cPt_V4:
1689       return Hexagon::STrib_GP_cNotPt_V4;
1690     case Hexagon::STrib_GP_cNotPt_V4:
1691       return Hexagon::STrib_GP_cPt_V4;
1692
1693     case Hexagon::STrih_GP_cPt_V4:
1694       return Hexagon::STrih_GP_cNotPt_V4;
1695     case Hexagon::STrih_GP_cNotPt_V4:
1696       return Hexagon::STrih_GP_cPt_V4;
1697
1698     case Hexagon::STriw_GP_cPt_V4:
1699       return Hexagon::STriw_GP_cNotPt_V4;
1700     case Hexagon::STriw_GP_cNotPt_V4:
1701       return Hexagon::STriw_GP_cPt_V4;
1702
1703   // Load.
1704     case Hexagon::LDrid_cPt:
1705       return Hexagon::LDrid_cNotPt;
1706     case Hexagon::LDrid_cNotPt:
1707       return Hexagon::LDrid_cPt;
1708
1709     case Hexagon::LDriw_cPt:
1710       return Hexagon::LDriw_cNotPt;
1711     case Hexagon::LDriw_cNotPt:
1712       return Hexagon::LDriw_cPt;
1713
1714     case Hexagon::LDrih_cPt:
1715       return Hexagon::LDrih_cNotPt;
1716     case Hexagon::LDrih_cNotPt:
1717       return Hexagon::LDrih_cPt;
1718
1719     case Hexagon::LDriuh_cPt:
1720       return Hexagon::LDriuh_cNotPt;
1721     case Hexagon::LDriuh_cNotPt:
1722       return Hexagon::LDriuh_cPt;
1723
1724     case Hexagon::LDrib_cPt:
1725       return Hexagon::LDrib_cNotPt;
1726     case Hexagon::LDrib_cNotPt:
1727       return Hexagon::LDrib_cPt;
1728
1729     case Hexagon::LDriub_cPt:
1730       return Hexagon::LDriub_cNotPt;
1731     case Hexagon::LDriub_cNotPt:
1732       return Hexagon::LDriub_cPt;
1733
1734  // Load Indexed.
1735     case Hexagon::LDrid_indexed_cPt:
1736       return Hexagon::LDrid_indexed_cNotPt;
1737     case Hexagon::LDrid_indexed_cNotPt:
1738       return Hexagon::LDrid_indexed_cPt;
1739
1740     case Hexagon::LDriw_indexed_cPt:
1741       return Hexagon::LDriw_indexed_cNotPt;
1742     case Hexagon::LDriw_indexed_cNotPt:
1743       return Hexagon::LDriw_indexed_cPt;
1744
1745     case Hexagon::LDrih_indexed_cPt:
1746       return Hexagon::LDrih_indexed_cNotPt;
1747     case Hexagon::LDrih_indexed_cNotPt:
1748       return Hexagon::LDrih_indexed_cPt;
1749
1750     case Hexagon::LDriuh_indexed_cPt:
1751       return Hexagon::LDriuh_indexed_cNotPt;
1752     case Hexagon::LDriuh_indexed_cNotPt:
1753       return Hexagon::LDriuh_indexed_cPt;
1754
1755     case Hexagon::LDrib_indexed_cPt:
1756       return Hexagon::LDrib_indexed_cNotPt;
1757     case Hexagon::LDrib_indexed_cNotPt:
1758       return Hexagon::LDrib_indexed_cPt;
1759
1760     case Hexagon::LDriub_indexed_cPt:
1761       return Hexagon::LDriub_indexed_cNotPt;
1762     case Hexagon::LDriub_indexed_cNotPt:
1763       return Hexagon::LDriub_indexed_cPt;
1764
1765   // Post Inc Load.
1766     case Hexagon::POST_LDrid_cPt:
1767       return Hexagon::POST_LDrid_cNotPt;
1768     case Hexagon::POST_LDriw_cNotPt:
1769       return Hexagon::POST_LDriw_cPt;
1770
1771     case Hexagon::POST_LDrih_cPt:
1772       return Hexagon::POST_LDrih_cNotPt;
1773     case Hexagon::POST_LDrih_cNotPt:
1774       return Hexagon::POST_LDrih_cPt;
1775
1776     case Hexagon::POST_LDriuh_cPt:
1777       return Hexagon::POST_LDriuh_cNotPt;
1778     case Hexagon::POST_LDriuh_cNotPt:
1779       return Hexagon::POST_LDriuh_cPt;
1780
1781     case Hexagon::POST_LDrib_cPt:
1782       return Hexagon::POST_LDrib_cNotPt;
1783     case Hexagon::POST_LDrib_cNotPt:
1784       return Hexagon::POST_LDrib_cPt;
1785
1786     case Hexagon::POST_LDriub_cPt:
1787       return Hexagon::POST_LDriub_cNotPt;
1788     case Hexagon::POST_LDriub_cNotPt:
1789       return Hexagon::POST_LDriub_cPt;
1790
1791   // Dealloc_return.
1792     case Hexagon::DEALLOC_RET_cPt_V4:
1793       return Hexagon::DEALLOC_RET_cNotPt_V4;
1794     case Hexagon::DEALLOC_RET_cNotPt_V4:
1795       return Hexagon::DEALLOC_RET_cPt_V4;
1796
1797    // New Value Jump.
1798    // JMPEQ_ri - with -1.
1799     case Hexagon::JMP_EQriPtneg_nv_V4:
1800       return Hexagon::JMP_EQriNotPtneg_nv_V4;
1801     case Hexagon::JMP_EQriNotPtneg_nv_V4:
1802       return Hexagon::JMP_EQriPtneg_nv_V4;
1803
1804     case Hexagon::JMP_EQriPntneg_nv_V4:
1805       return Hexagon::JMP_EQriNotPntneg_nv_V4;
1806     case Hexagon::JMP_EQriNotPntneg_nv_V4:
1807       return Hexagon::JMP_EQriPntneg_nv_V4;
1808
1809    // JMPEQ_ri.
1810      case Hexagon::JMP_EQriPt_nv_V4:
1811       return Hexagon::JMP_EQriNotPt_nv_V4;
1812     case Hexagon::JMP_EQriNotPt_nv_V4:
1813       return Hexagon::JMP_EQriPt_nv_V4;
1814
1815      case Hexagon::JMP_EQriPnt_nv_V4:
1816       return Hexagon::JMP_EQriNotPnt_nv_V4;
1817     case Hexagon::JMP_EQriNotPnt_nv_V4:
1818       return Hexagon::JMP_EQriPnt_nv_V4;
1819
1820    // JMPEQ_rr.
1821      case Hexagon::JMP_EQrrPt_nv_V4:
1822       return Hexagon::JMP_EQrrNotPt_nv_V4;
1823     case Hexagon::JMP_EQrrNotPt_nv_V4:
1824       return Hexagon::JMP_EQrrPt_nv_V4;
1825
1826      case Hexagon::JMP_EQrrPnt_nv_V4:
1827       return Hexagon::JMP_EQrrNotPnt_nv_V4;
1828     case Hexagon::JMP_EQrrNotPnt_nv_V4:
1829       return Hexagon::JMP_EQrrPnt_nv_V4;
1830
1831    // JMPGT_ri - with -1.
1832     case Hexagon::JMP_GTriPtneg_nv_V4:
1833       return Hexagon::JMP_GTriNotPtneg_nv_V4;
1834     case Hexagon::JMP_GTriNotPtneg_nv_V4:
1835       return Hexagon::JMP_GTriPtneg_nv_V4;
1836
1837     case Hexagon::JMP_GTriPntneg_nv_V4:
1838       return Hexagon::JMP_GTriNotPntneg_nv_V4;
1839     case Hexagon::JMP_GTriNotPntneg_nv_V4:
1840       return Hexagon::JMP_GTriPntneg_nv_V4;
1841
1842    // JMPGT_ri.
1843      case Hexagon::JMP_GTriPt_nv_V4:
1844       return Hexagon::JMP_GTriNotPt_nv_V4;
1845     case Hexagon::JMP_GTriNotPt_nv_V4:
1846       return Hexagon::JMP_GTriPt_nv_V4;
1847
1848      case Hexagon::JMP_GTriPnt_nv_V4:
1849       return Hexagon::JMP_GTriNotPnt_nv_V4;
1850     case Hexagon::JMP_GTriNotPnt_nv_V4:
1851       return Hexagon::JMP_GTriPnt_nv_V4;
1852
1853    // JMPGT_rr.
1854      case Hexagon::JMP_GTrrPt_nv_V4:
1855       return Hexagon::JMP_GTrrNotPt_nv_V4;
1856     case Hexagon::JMP_GTrrNotPt_nv_V4:
1857       return Hexagon::JMP_GTrrPt_nv_V4;
1858
1859      case Hexagon::JMP_GTrrPnt_nv_V4:
1860       return Hexagon::JMP_GTrrNotPnt_nv_V4;
1861     case Hexagon::JMP_GTrrNotPnt_nv_V4:
1862       return Hexagon::JMP_GTrrPnt_nv_V4;
1863
1864    // JMPGT_rrdn.
1865      case Hexagon::JMP_GTrrdnPt_nv_V4:
1866       return Hexagon::JMP_GTrrdnNotPt_nv_V4;
1867     case Hexagon::JMP_GTrrdnNotPt_nv_V4:
1868       return Hexagon::JMP_GTrrdnPt_nv_V4;
1869
1870      case Hexagon::JMP_GTrrdnPnt_nv_V4:
1871       return Hexagon::JMP_GTrrdnNotPnt_nv_V4;
1872     case Hexagon::JMP_GTrrdnNotPnt_nv_V4:
1873       return Hexagon::JMP_GTrrdnPnt_nv_V4;
1874
1875    // JMPGTU_ri.
1876      case Hexagon::JMP_GTUriPt_nv_V4:
1877       return Hexagon::JMP_GTUriNotPt_nv_V4;
1878     case Hexagon::JMP_GTUriNotPt_nv_V4:
1879       return Hexagon::JMP_GTUriPt_nv_V4;
1880
1881      case Hexagon::JMP_GTUriPnt_nv_V4:
1882       return Hexagon::JMP_GTUriNotPnt_nv_V4;
1883     case Hexagon::JMP_GTUriNotPnt_nv_V4:
1884       return Hexagon::JMP_GTUriPnt_nv_V4;
1885
1886    // JMPGTU_rr.
1887      case Hexagon::JMP_GTUrrPt_nv_V4:
1888       return Hexagon::JMP_GTUrrNotPt_nv_V4;
1889     case Hexagon::JMP_GTUrrNotPt_nv_V4:
1890       return Hexagon::JMP_GTUrrPt_nv_V4;
1891
1892      case Hexagon::JMP_GTUrrPnt_nv_V4:
1893       return Hexagon::JMP_GTUrrNotPnt_nv_V4;
1894     case Hexagon::JMP_GTUrrNotPnt_nv_V4:
1895       return Hexagon::JMP_GTUrrPnt_nv_V4;
1896
1897    // JMPGTU_rrdn.
1898      case Hexagon::JMP_GTUrrdnPt_nv_V4:
1899       return Hexagon::JMP_GTUrrdnNotPt_nv_V4;
1900     case Hexagon::JMP_GTUrrdnNotPt_nv_V4:
1901       return Hexagon::JMP_GTUrrdnPt_nv_V4;
1902
1903      case Hexagon::JMP_GTUrrdnPnt_nv_V4:
1904       return Hexagon::JMP_GTUrrdnNotPnt_nv_V4;
1905     case Hexagon::JMP_GTUrrdnNotPnt_nv_V4:
1906       return Hexagon::JMP_GTUrrdnPnt_nv_V4;
1907   }
1908 }
1909
1910
1911 int HexagonInstrInfo::
1912 getMatchingCondBranchOpcode(int Opc, bool invertPredicate) const {
1913   enum Hexagon::PredSense inPredSense;
1914   inPredSense = invertPredicate ? Hexagon::PredSense_false :
1915                                   Hexagon::PredSense_true;
1916   int CondOpcode = Hexagon::getPredOpcode(Opc, inPredSense);
1917   if (CondOpcode >= 0) // Valid Conditional opcode/instruction
1918     return CondOpcode;
1919
1920   // This switch case will be removed once all the instructions have been
1921   // modified to use relation maps.
1922   switch(Opc) {
1923   case Hexagon::TFR:
1924     return !invertPredicate ? Hexagon::TFR_cPt :
1925                               Hexagon::TFR_cNotPt;
1926   case Hexagon::TFRI_f:
1927     return !invertPredicate ? Hexagon::TFRI_cPt_f :
1928                               Hexagon::TFRI_cNotPt_f;
1929   case Hexagon::TFRI:
1930     return !invertPredicate ? Hexagon::TFRI_cPt :
1931                               Hexagon::TFRI_cNotPt;
1932   case Hexagon::JMP:
1933     return !invertPredicate ? Hexagon::JMP_c :
1934                               Hexagon::JMP_cNot;
1935   case Hexagon::JMP_EQrrPt_nv_V4:
1936     return !invertPredicate ? Hexagon::JMP_EQrrPt_nv_V4 :
1937                               Hexagon::JMP_EQrrNotPt_nv_V4;
1938   case Hexagon::JMP_EQriPt_nv_V4:
1939     return !invertPredicate ? Hexagon::JMP_EQriPt_nv_V4 :
1940                               Hexagon::JMP_EQriNotPt_nv_V4;
1941   case Hexagon::COMBINE_rr:
1942     return !invertPredicate ? Hexagon::COMBINE_rr_cPt :
1943                               Hexagon::COMBINE_rr_cNotPt;
1944   case Hexagon::ASLH:
1945     return !invertPredicate ? Hexagon::ASLH_cPt_V4 :
1946                               Hexagon::ASLH_cNotPt_V4;
1947   case Hexagon::ASRH:
1948     return !invertPredicate ? Hexagon::ASRH_cPt_V4 :
1949                               Hexagon::ASRH_cNotPt_V4;
1950   case Hexagon::SXTB:
1951     return !invertPredicate ? Hexagon::SXTB_cPt_V4 :
1952                               Hexagon::SXTB_cNotPt_V4;
1953   case Hexagon::SXTH:
1954     return !invertPredicate ? Hexagon::SXTH_cPt_V4 :
1955                               Hexagon::SXTH_cNotPt_V4;
1956   case Hexagon::ZXTB:
1957     return !invertPredicate ? Hexagon::ZXTB_cPt_V4 :
1958                               Hexagon::ZXTB_cNotPt_V4;
1959   case Hexagon::ZXTH:
1960     return !invertPredicate ? Hexagon::ZXTH_cPt_V4 :
1961                               Hexagon::ZXTH_cNotPt_V4;
1962
1963   case Hexagon::JMPR:
1964     return !invertPredicate ? Hexagon::JMPR_cPt :
1965                               Hexagon::JMPR_cNotPt;
1966
1967   // V4 indexed+scaled load.
1968   case Hexagon::LDrid_indexed_V4:
1969     return !invertPredicate ? Hexagon::LDrid_indexed_cPt_V4 :
1970                               Hexagon::LDrid_indexed_cNotPt_V4;
1971   case Hexagon::LDrid_indexed_shl_V4:
1972     return !invertPredicate ? Hexagon::LDrid_indexed_shl_cPt_V4 :
1973                               Hexagon::LDrid_indexed_shl_cNotPt_V4;
1974   case Hexagon::LDrib_indexed_V4:
1975     return !invertPredicate ? Hexagon::LDrib_indexed_cPt_V4 :
1976                               Hexagon::LDrib_indexed_cNotPt_V4;
1977   case Hexagon::LDriub_indexed_V4:
1978     return !invertPredicate ? Hexagon::LDriub_indexed_cPt_V4 :
1979                               Hexagon::LDriub_indexed_cNotPt_V4;
1980   case Hexagon::LDriub_ae_indexed_V4:
1981     return !invertPredicate ? Hexagon::LDriub_indexed_cPt_V4 :
1982                               Hexagon::LDriub_indexed_cNotPt_V4;
1983   case Hexagon::LDrib_indexed_shl_V4:
1984     return !invertPredicate ? Hexagon::LDrib_indexed_shl_cPt_V4 :
1985                               Hexagon::LDrib_indexed_shl_cNotPt_V4;
1986   case Hexagon::LDriub_indexed_shl_V4:
1987     return !invertPredicate ? Hexagon::LDriub_indexed_shl_cPt_V4 :
1988                               Hexagon::LDriub_indexed_shl_cNotPt_V4;
1989   case Hexagon::LDriub_ae_indexed_shl_V4:
1990     return !invertPredicate ? Hexagon::LDriub_indexed_shl_cPt_V4 :
1991                               Hexagon::LDriub_indexed_shl_cNotPt_V4;
1992   case Hexagon::LDrih_indexed_V4:
1993     return !invertPredicate ? Hexagon::LDrih_indexed_cPt_V4 :
1994                               Hexagon::LDrih_indexed_cNotPt_V4;
1995   case Hexagon::LDriuh_indexed_V4:
1996     return !invertPredicate ? Hexagon::LDriuh_indexed_cPt_V4 :
1997                               Hexagon::LDriuh_indexed_cNotPt_V4;
1998   case Hexagon::LDriuh_ae_indexed_V4:
1999     return !invertPredicate ? Hexagon::LDriuh_indexed_cPt_V4 :
2000                               Hexagon::LDriuh_indexed_cNotPt_V4;
2001   case Hexagon::LDrih_indexed_shl_V4:
2002     return !invertPredicate ? Hexagon::LDrih_indexed_shl_cPt_V4 :
2003                               Hexagon::LDrih_indexed_shl_cNotPt_V4;
2004   case Hexagon::LDriuh_indexed_shl_V4:
2005     return !invertPredicate ? Hexagon::LDriuh_indexed_shl_cPt_V4 :
2006                               Hexagon::LDriuh_indexed_shl_cNotPt_V4;
2007   case Hexagon::LDriuh_ae_indexed_shl_V4:
2008     return !invertPredicate ? Hexagon::LDriuh_indexed_shl_cPt_V4 :
2009                               Hexagon::LDriuh_indexed_shl_cNotPt_V4;
2010   case Hexagon::LDriw_indexed_V4:
2011     return !invertPredicate ? Hexagon::LDriw_indexed_cPt_V4 :
2012                               Hexagon::LDriw_indexed_cNotPt_V4;
2013   case Hexagon::LDriw_indexed_shl_V4:
2014     return !invertPredicate ? Hexagon::LDriw_indexed_shl_cPt_V4 :
2015                               Hexagon::LDriw_indexed_shl_cNotPt_V4;
2016
2017   // V4 Load from global address
2018   case Hexagon::LDrid_GP_V4:
2019     return !invertPredicate ? Hexagon::LDrid_GP_cPt_V4 :
2020                               Hexagon::LDrid_GP_cNotPt_V4;
2021   case Hexagon::LDrib_GP_V4:
2022     return !invertPredicate ? Hexagon::LDrib_GP_cPt_V4 :
2023                               Hexagon::LDrib_GP_cNotPt_V4;
2024   case Hexagon::LDriub_GP_V4:
2025     return !invertPredicate ? Hexagon::LDriub_GP_cPt_V4 :
2026                               Hexagon::LDriub_GP_cNotPt_V4;
2027   case Hexagon::LDrih_GP_V4:
2028     return !invertPredicate ? Hexagon::LDrih_GP_cPt_V4 :
2029                               Hexagon::LDrih_GP_cNotPt_V4;
2030   case Hexagon::LDriuh_GP_V4:
2031     return !invertPredicate ? Hexagon::LDriuh_GP_cPt_V4 :
2032                               Hexagon::LDriuh_GP_cNotPt_V4;
2033   case Hexagon::LDriw_GP_V4:
2034     return !invertPredicate ? Hexagon::LDriw_GP_cPt_V4 :
2035                               Hexagon::LDriw_GP_cNotPt_V4;
2036
2037   case Hexagon::LDd_GP_V4:
2038     return !invertPredicate ? Hexagon::LDd_GP_cPt_V4 :
2039                               Hexagon::LDd_GP_cNotPt_V4;
2040   case Hexagon::LDb_GP_V4:
2041     return !invertPredicate ? Hexagon::LDb_GP_cPt_V4 :
2042                               Hexagon::LDb_GP_cNotPt_V4;
2043   case Hexagon::LDub_GP_V4:
2044     return !invertPredicate ? Hexagon::LDub_GP_cPt_V4 :
2045                               Hexagon::LDub_GP_cNotPt_V4;
2046   case Hexagon::LDh_GP_V4:
2047     return !invertPredicate ? Hexagon::LDh_GP_cPt_V4 :
2048                               Hexagon::LDh_GP_cNotPt_V4;
2049   case Hexagon::LDuh_GP_V4:
2050     return !invertPredicate ? Hexagon::LDuh_GP_cPt_V4 :
2051                               Hexagon::LDuh_GP_cNotPt_V4;
2052   case Hexagon::LDw_GP_V4:
2053     return !invertPredicate ? Hexagon::LDw_GP_cPt_V4 :
2054                               Hexagon::LDw_GP_cNotPt_V4;
2055
2056     // Byte.
2057   case Hexagon::POST_STbri:
2058     return !invertPredicate ? Hexagon::POST_STbri_cPt :
2059                               Hexagon::POST_STbri_cNotPt;
2060   case Hexagon::STrib:
2061     return !invertPredicate ? Hexagon::STrib_cPt :
2062                               Hexagon::STrib_cNotPt;
2063   case Hexagon::STrib_indexed:
2064     return !invertPredicate ? Hexagon::STrib_indexed_cPt :
2065                               Hexagon::STrib_indexed_cNotPt;
2066   case Hexagon::STrib_imm_V4:
2067     return !invertPredicate ? Hexagon::STrib_imm_cPt_V4 :
2068                               Hexagon::STrib_imm_cNotPt_V4;
2069   case Hexagon::STrib_indexed_shl_V4:
2070     return !invertPredicate ? Hexagon::STrib_indexed_shl_cPt_V4 :
2071                               Hexagon::STrib_indexed_shl_cNotPt_V4;
2072   // Halfword.
2073   case Hexagon::POST_SThri:
2074     return !invertPredicate ? Hexagon::POST_SThri_cPt :
2075                               Hexagon::POST_SThri_cNotPt;
2076   case Hexagon::STrih:
2077     return !invertPredicate ? Hexagon::STrih_cPt :
2078                               Hexagon::STrih_cNotPt;
2079   case Hexagon::STrih_indexed:
2080     return !invertPredicate ? Hexagon::STrih_indexed_cPt :
2081                               Hexagon::STrih_indexed_cNotPt;
2082   case Hexagon::STrih_imm_V4:
2083     return !invertPredicate ? Hexagon::STrih_imm_cPt_V4 :
2084                               Hexagon::STrih_imm_cNotPt_V4;
2085   case Hexagon::STrih_indexed_shl_V4:
2086     return !invertPredicate ? Hexagon::STrih_indexed_shl_cPt_V4 :
2087                               Hexagon::STrih_indexed_shl_cNotPt_V4;
2088   // Word.
2089   case Hexagon::POST_STwri:
2090     return !invertPredicate ? Hexagon::POST_STwri_cPt :
2091                               Hexagon::POST_STwri_cNotPt;
2092   case Hexagon::STriw:
2093     return !invertPredicate ? Hexagon::STriw_cPt :
2094                               Hexagon::STriw_cNotPt;
2095   case Hexagon::STriw_indexed:
2096     return !invertPredicate ? Hexagon::STriw_indexed_cPt :
2097                               Hexagon::STriw_indexed_cNotPt;
2098   case Hexagon::STriw_indexed_shl_V4:
2099     return !invertPredicate ? Hexagon::STriw_indexed_shl_cPt_V4 :
2100                               Hexagon::STriw_indexed_shl_cNotPt_V4;
2101   case Hexagon::STriw_imm_V4:
2102     return !invertPredicate ? Hexagon::STriw_imm_cPt_V4 :
2103                               Hexagon::STriw_imm_cNotPt_V4;
2104   // Double word.
2105   case Hexagon::POST_STdri:
2106     return !invertPredicate ? Hexagon::POST_STdri_cPt :
2107                               Hexagon::POST_STdri_cNotPt;
2108   case Hexagon::STrid:
2109     return !invertPredicate ? Hexagon::STrid_cPt :
2110                               Hexagon::STrid_cNotPt;
2111   case Hexagon::STrid_indexed:
2112     return !invertPredicate ? Hexagon::STrid_indexed_cPt :
2113                               Hexagon::STrid_indexed_cNotPt;
2114   case Hexagon::STrid_indexed_shl_V4:
2115     return !invertPredicate ? Hexagon::STrid_indexed_shl_cPt_V4 :
2116                               Hexagon::STrid_indexed_shl_cNotPt_V4;
2117
2118   // V4 Store to global address
2119   case Hexagon::STrid_GP_V4:
2120     return !invertPredicate ? Hexagon::STrid_GP_cPt_V4 :
2121                               Hexagon::STrid_GP_cNotPt_V4;
2122   case Hexagon::STrib_GP_V4:
2123     return !invertPredicate ? Hexagon::STrib_GP_cPt_V4 :
2124                               Hexagon::STrib_GP_cNotPt_V4;
2125   case Hexagon::STrih_GP_V4:
2126     return !invertPredicate ? Hexagon::STrih_GP_cPt_V4 :
2127                               Hexagon::STrih_GP_cNotPt_V4;
2128   case Hexagon::STriw_GP_V4:
2129     return !invertPredicate ? Hexagon::STriw_GP_cPt_V4 :
2130                               Hexagon::STriw_GP_cNotPt_V4;
2131
2132   case Hexagon::STd_GP_V4:
2133     return !invertPredicate ? Hexagon::STd_GP_cPt_V4 :
2134                               Hexagon::STd_GP_cNotPt_V4;
2135   case Hexagon::STb_GP_V4:
2136     return !invertPredicate ? Hexagon::STb_GP_cPt_V4 :
2137                               Hexagon::STb_GP_cNotPt_V4;
2138   case Hexagon::STh_GP_V4:
2139     return !invertPredicate ? Hexagon::STh_GP_cPt_V4 :
2140                               Hexagon::STh_GP_cNotPt_V4;
2141   case Hexagon::STw_GP_V4:
2142     return !invertPredicate ? Hexagon::STw_GP_cPt_V4 :
2143                               Hexagon::STw_GP_cNotPt_V4;
2144
2145   // Load.
2146   case Hexagon::LDrid:
2147     return !invertPredicate ? Hexagon::LDrid_cPt :
2148                               Hexagon::LDrid_cNotPt;
2149   case Hexagon::LDriw:
2150     return !invertPredicate ? Hexagon::LDriw_cPt :
2151                               Hexagon::LDriw_cNotPt;
2152   case Hexagon::LDrih:
2153     return !invertPredicate ? Hexagon::LDrih_cPt :
2154                               Hexagon::LDrih_cNotPt;
2155   case Hexagon::LDriuh:
2156     return !invertPredicate ? Hexagon::LDriuh_cPt :
2157                               Hexagon::LDriuh_cNotPt;
2158   case Hexagon::LDrib:
2159     return !invertPredicate ? Hexagon::LDrib_cPt :
2160                               Hexagon::LDrib_cNotPt;
2161   case Hexagon::LDriub:
2162     return !invertPredicate ? Hexagon::LDriub_cPt :
2163                               Hexagon::LDriub_cNotPt;
2164  // Load Indexed.
2165   case Hexagon::LDrid_indexed:
2166     return !invertPredicate ? Hexagon::LDrid_indexed_cPt :
2167                               Hexagon::LDrid_indexed_cNotPt;
2168   case Hexagon::LDriw_indexed:
2169     return !invertPredicate ? Hexagon::LDriw_indexed_cPt :
2170                               Hexagon::LDriw_indexed_cNotPt;
2171   case Hexagon::LDrih_indexed:
2172     return !invertPredicate ? Hexagon::LDrih_indexed_cPt :
2173                               Hexagon::LDrih_indexed_cNotPt;
2174   case Hexagon::LDriuh_indexed:
2175     return !invertPredicate ? Hexagon::LDriuh_indexed_cPt :
2176                               Hexagon::LDriuh_indexed_cNotPt;
2177   case Hexagon::LDrib_indexed:
2178     return !invertPredicate ? Hexagon::LDrib_indexed_cPt :
2179                               Hexagon::LDrib_indexed_cNotPt;
2180   case Hexagon::LDriub_indexed:
2181     return !invertPredicate ? Hexagon::LDriub_indexed_cPt :
2182                               Hexagon::LDriub_indexed_cNotPt;
2183   // Post Increment Load.
2184   case Hexagon::POST_LDrid:
2185     return !invertPredicate ? Hexagon::POST_LDrid_cPt :
2186                               Hexagon::POST_LDrid_cNotPt;
2187   case Hexagon::POST_LDriw:
2188     return !invertPredicate ? Hexagon::POST_LDriw_cPt :
2189                               Hexagon::POST_LDriw_cNotPt;
2190   case Hexagon::POST_LDrih:
2191     return !invertPredicate ? Hexagon::POST_LDrih_cPt :
2192                               Hexagon::POST_LDrih_cNotPt;
2193   case Hexagon::POST_LDriuh:
2194     return !invertPredicate ? Hexagon::POST_LDriuh_cPt :
2195                               Hexagon::POST_LDriuh_cNotPt;
2196   case Hexagon::POST_LDrib:
2197     return !invertPredicate ? Hexagon::POST_LDrib_cPt :
2198                               Hexagon::POST_LDrib_cNotPt;
2199   case Hexagon::POST_LDriub:
2200     return !invertPredicate ? Hexagon::POST_LDriub_cPt :
2201                               Hexagon::POST_LDriub_cNotPt;
2202   // DEALLOC_RETURN.
2203   case Hexagon::DEALLOC_RET_V4:
2204     return !invertPredicate ? Hexagon::DEALLOC_RET_cPt_V4 :
2205                               Hexagon::DEALLOC_RET_cNotPt_V4;
2206   }
2207   llvm_unreachable("Unexpected predicable instruction");
2208 }
2209
2210
2211 bool HexagonInstrInfo::
2212 PredicateInstruction(MachineInstr *MI,
2213                      const SmallVectorImpl<MachineOperand> &Cond) const {
2214   int Opc = MI->getOpcode();
2215   assert (isPredicable(MI) && "Expected predicable instruction");
2216   bool invertJump = (!Cond.empty() && Cond[0].isImm() &&
2217                      (Cond[0].getImm() == 0));
2218   MI->setDesc(get(getMatchingCondBranchOpcode(Opc, invertJump)));
2219   //
2220   // This assumes that the predicate is always the first operand
2221   // in the set of inputs.
2222   //
2223   MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
2224   int oper;
2225   for (oper = MI->getNumOperands() - 3; oper >= 0; --oper) {
2226     MachineOperand MO = MI->getOperand(oper);
2227     if ((MO.isReg() && !MO.isUse() && !MO.isImplicit())) {
2228       break;
2229     }
2230
2231     if (MO.isReg()) {
2232       MI->getOperand(oper+1).ChangeToRegister(MO.getReg(), MO.isDef(),
2233                                               MO.isImplicit(), MO.isKill(),
2234                                               MO.isDead(), MO.isUndef(),
2235                                               MO.isDebug());
2236     } else if (MO.isImm()) {
2237       MI->getOperand(oper+1).ChangeToImmediate(MO.getImm());
2238     } else {
2239       llvm_unreachable("Unexpected operand type");
2240     }
2241   }
2242
2243   int regPos = invertJump ? 1 : 0;
2244   MachineOperand PredMO = Cond[regPos];
2245   MI->getOperand(oper+1).ChangeToRegister(PredMO.getReg(), PredMO.isDef(),
2246                                           PredMO.isImplicit(), PredMO.isKill(),
2247                                           PredMO.isDead(), PredMO.isUndef(),
2248                                           PredMO.isDebug());
2249
2250   return true;
2251 }
2252
2253
2254 bool
2255 HexagonInstrInfo::
2256 isProfitableToIfCvt(MachineBasicBlock &MBB,
2257                     unsigned NumCycles,
2258                     unsigned ExtraPredCycles,
2259                     const BranchProbability &Probability) const {
2260   return true;
2261 }
2262
2263
2264 bool
2265 HexagonInstrInfo::
2266 isProfitableToIfCvt(MachineBasicBlock &TMBB,
2267                     unsigned NumTCycles,
2268                     unsigned ExtraTCycles,
2269                     MachineBasicBlock &FMBB,
2270                     unsigned NumFCycles,
2271                     unsigned ExtraFCycles,
2272                     const BranchProbability &Probability) const {
2273   return true;
2274 }
2275
2276
2277 bool HexagonInstrInfo::isPredicated(const MachineInstr *MI) const {
2278   const uint64_t F = MI->getDesc().TSFlags;
2279
2280   return ((F >> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
2281 }
2282
2283 bool
2284 HexagonInstrInfo::DefinesPredicate(MachineInstr *MI,
2285                                    std::vector<MachineOperand> &Pred) const {
2286   for (unsigned oper = 0; oper < MI->getNumOperands(); ++oper) {
2287     MachineOperand MO = MI->getOperand(oper);
2288     if (MO.isReg() && MO.isDef()) {
2289       const TargetRegisterClass* RC = RI.getMinimalPhysRegClass(MO.getReg());
2290       if (RC == &Hexagon::PredRegsRegClass) {
2291         Pred.push_back(MO);
2292         return true;
2293       }
2294     }
2295   }
2296   return false;
2297 }
2298
2299
2300 bool
2301 HexagonInstrInfo::
2302 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
2303                   const SmallVectorImpl<MachineOperand> &Pred2) const {
2304   // TODO: Fix this
2305   return false;
2306 }
2307
2308
2309 //
2310 // We indicate that we want to reverse the branch by
2311 // inserting a 0 at the beginning of the Cond vector.
2312 //
2313 bool HexagonInstrInfo::
2314 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2315   if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
2316     Cond.erase(Cond.begin());
2317   } else {
2318     Cond.insert(Cond.begin(), MachineOperand::CreateImm(0));
2319   }
2320   return false;
2321 }
2322
2323
2324 bool HexagonInstrInfo::
2325 isProfitableToDupForIfCvt(MachineBasicBlock &MBB,unsigned NumInstrs,
2326                           const BranchProbability &Probability) const {
2327   return (NumInstrs <= 4);
2328 }
2329
2330 bool HexagonInstrInfo::isDeallocRet(const MachineInstr *MI) const {
2331   switch (MI->getOpcode()) {
2332   default: return false;
2333   case Hexagon::DEALLOC_RET_V4 :
2334   case Hexagon::DEALLOC_RET_cPt_V4 :
2335   case Hexagon::DEALLOC_RET_cNotPt_V4 :
2336   case Hexagon::DEALLOC_RET_cdnPnt_V4 :
2337   case Hexagon::DEALLOC_RET_cNotdnPnt_V4 :
2338   case Hexagon::DEALLOC_RET_cdnPt_V4 :
2339   case Hexagon::DEALLOC_RET_cNotdnPt_V4 :
2340    return true;
2341   }
2342 }
2343
2344
2345 bool HexagonInstrInfo::
2346 isValidOffset(const int Opcode, const int Offset) const {
2347   // This function is to check whether the "Offset" is in the correct range of
2348   // the given "Opcode". If "Offset" is not in the correct range, "ADD_ri" is
2349   // inserted to calculate the final address. Due to this reason, the function
2350   // assumes that the "Offset" has correct alignment.
2351
2352   switch(Opcode) {
2353
2354   case Hexagon::LDriw:
2355   case Hexagon::LDriw_f:
2356   case Hexagon::STriw:
2357   case Hexagon::STriw_f:
2358     assert((Offset % 4 == 0) && "Offset has incorrect alignment");
2359     return (Offset >= Hexagon_MEMW_OFFSET_MIN) &&
2360       (Offset <= Hexagon_MEMW_OFFSET_MAX);
2361
2362   case Hexagon::LDrid:
2363   case Hexagon::LDrid_f:
2364   case Hexagon::STrid:
2365   case Hexagon::STrid_f:
2366     assert((Offset % 8 == 0) && "Offset has incorrect alignment");
2367     return (Offset >= Hexagon_MEMD_OFFSET_MIN) &&
2368       (Offset <= Hexagon_MEMD_OFFSET_MAX);
2369
2370   case Hexagon::LDrih:
2371   case Hexagon::LDriuh:
2372   case Hexagon::STrih:
2373     assert((Offset % 2 == 0) && "Offset has incorrect alignment");
2374     return (Offset >= Hexagon_MEMH_OFFSET_MIN) &&
2375       (Offset <= Hexagon_MEMH_OFFSET_MAX);
2376
2377   case Hexagon::LDrib:
2378   case Hexagon::STrib:
2379   case Hexagon::LDriub:
2380     return (Offset >= Hexagon_MEMB_OFFSET_MIN) &&
2381       (Offset <= Hexagon_MEMB_OFFSET_MAX);
2382
2383   case Hexagon::ADD_ri:
2384   case Hexagon::TFR_FI:
2385     return (Offset >= Hexagon_ADDI_OFFSET_MIN) &&
2386       (Offset <= Hexagon_ADDI_OFFSET_MAX);
2387
2388   case Hexagon::MEMw_ADDi_indexed_MEM_V4 :
2389   case Hexagon::MEMw_SUBi_indexed_MEM_V4 :
2390   case Hexagon::MEMw_ADDr_indexed_MEM_V4 :
2391   case Hexagon::MEMw_SUBr_indexed_MEM_V4 :
2392   case Hexagon::MEMw_ANDr_indexed_MEM_V4 :
2393   case Hexagon::MEMw_ORr_indexed_MEM_V4 :
2394   case Hexagon::MEMw_ADDi_MEM_V4 :
2395   case Hexagon::MEMw_SUBi_MEM_V4 :
2396   case Hexagon::MEMw_ADDr_MEM_V4 :
2397   case Hexagon::MEMw_SUBr_MEM_V4 :
2398   case Hexagon::MEMw_ANDr_MEM_V4 :
2399   case Hexagon::MEMw_ORr_MEM_V4 :
2400     assert ((Offset % 4) == 0 && "MEMOPw offset is not aligned correctly." );
2401     return (0 <= Offset && Offset <= 255);
2402
2403   case Hexagon::MEMh_ADDi_indexed_MEM_V4 :
2404   case Hexagon::MEMh_SUBi_indexed_MEM_V4 :
2405   case Hexagon::MEMh_ADDr_indexed_MEM_V4 :
2406   case Hexagon::MEMh_SUBr_indexed_MEM_V4 :
2407   case Hexagon::MEMh_ANDr_indexed_MEM_V4 :
2408   case Hexagon::MEMh_ORr_indexed_MEM_V4 :
2409   case Hexagon::MEMh_ADDi_MEM_V4 :
2410   case Hexagon::MEMh_SUBi_MEM_V4 :
2411   case Hexagon::MEMh_ADDr_MEM_V4 :
2412   case Hexagon::MEMh_SUBr_MEM_V4 :
2413   case Hexagon::MEMh_ANDr_MEM_V4 :
2414   case Hexagon::MEMh_ORr_MEM_V4 :
2415     assert ((Offset % 2) == 0 && "MEMOPh offset is not aligned correctly." );
2416     return (0 <= Offset && Offset <= 127);
2417
2418   case Hexagon::MEMb_ADDi_indexed_MEM_V4 :
2419   case Hexagon::MEMb_SUBi_indexed_MEM_V4 :
2420   case Hexagon::MEMb_ADDr_indexed_MEM_V4 :
2421   case Hexagon::MEMb_SUBr_indexed_MEM_V4 :
2422   case Hexagon::MEMb_ANDr_indexed_MEM_V4 :
2423   case Hexagon::MEMb_ORr_indexed_MEM_V4 :
2424   case Hexagon::MEMb_ADDi_MEM_V4 :
2425   case Hexagon::MEMb_SUBi_MEM_V4 :
2426   case Hexagon::MEMb_ADDr_MEM_V4 :
2427   case Hexagon::MEMb_SUBr_MEM_V4 :
2428   case Hexagon::MEMb_ANDr_MEM_V4 :
2429   case Hexagon::MEMb_ORr_MEM_V4 :
2430     return (0 <= Offset && Offset <= 63);
2431
2432   // LDri_pred and STriw_pred are pseudo operations, so it has to take offset of
2433   // any size. Later pass knows how to handle it.
2434   case Hexagon::STriw_pred:
2435   case Hexagon::LDriw_pred:
2436     return true;
2437
2438   // INLINEASM is very special.
2439   case Hexagon::INLINEASM:
2440     return true;
2441   }
2442
2443   llvm_unreachable("No offset range is defined for this opcode. "
2444                    "Please define it in the above switch statement!");
2445 }
2446
2447
2448 //
2449 // Check if the Offset is a valid auto-inc imm by Load/Store Type.
2450 //
2451 bool HexagonInstrInfo::
2452 isValidAutoIncImm(const EVT VT, const int Offset) const {
2453
2454   if (VT == MVT::i64) {
2455       return (Offset >= Hexagon_MEMD_AUTOINC_MIN &&
2456               Offset <= Hexagon_MEMD_AUTOINC_MAX &&
2457               (Offset & 0x7) == 0);
2458   }
2459   if (VT == MVT::i32) {
2460       return (Offset >= Hexagon_MEMW_AUTOINC_MIN &&
2461               Offset <= Hexagon_MEMW_AUTOINC_MAX &&
2462               (Offset & 0x3) == 0);
2463   }
2464   if (VT == MVT::i16) {
2465       return (Offset >= Hexagon_MEMH_AUTOINC_MIN &&
2466               Offset <= Hexagon_MEMH_AUTOINC_MAX &&
2467               (Offset & 0x1) == 0);
2468   }
2469   if (VT == MVT::i8) {
2470       return (Offset >= Hexagon_MEMB_AUTOINC_MIN &&
2471               Offset <= Hexagon_MEMB_AUTOINC_MAX);
2472   }
2473   llvm_unreachable("Not an auto-inc opc!");
2474 }
2475
2476
2477 bool HexagonInstrInfo::
2478 isMemOp(const MachineInstr *MI) const {
2479   switch (MI->getOpcode())
2480   {
2481     default: return false;
2482     case Hexagon::MEMw_ADDi_indexed_MEM_V4 :
2483     case Hexagon::MEMw_SUBi_indexed_MEM_V4 :
2484     case Hexagon::MEMw_ADDr_indexed_MEM_V4 :
2485     case Hexagon::MEMw_SUBr_indexed_MEM_V4 :
2486     case Hexagon::MEMw_ANDr_indexed_MEM_V4 :
2487     case Hexagon::MEMw_ORr_indexed_MEM_V4 :
2488     case Hexagon::MEMw_ADDi_MEM_V4 :
2489     case Hexagon::MEMw_SUBi_MEM_V4 :
2490     case Hexagon::MEMw_ADDr_MEM_V4 :
2491     case Hexagon::MEMw_SUBr_MEM_V4 :
2492     case Hexagon::MEMw_ANDr_MEM_V4 :
2493     case Hexagon::MEMw_ORr_MEM_V4 :
2494     case Hexagon::MEMh_ADDi_indexed_MEM_V4 :
2495     case Hexagon::MEMh_SUBi_indexed_MEM_V4 :
2496     case Hexagon::MEMh_ADDr_indexed_MEM_V4 :
2497     case Hexagon::MEMh_SUBr_indexed_MEM_V4 :
2498     case Hexagon::MEMh_ANDr_indexed_MEM_V4 :
2499     case Hexagon::MEMh_ORr_indexed_MEM_V4 :
2500     case Hexagon::MEMh_ADDi_MEM_V4 :
2501     case Hexagon::MEMh_SUBi_MEM_V4 :
2502     case Hexagon::MEMh_ADDr_MEM_V4 :
2503     case Hexagon::MEMh_SUBr_MEM_V4 :
2504     case Hexagon::MEMh_ANDr_MEM_V4 :
2505     case Hexagon::MEMh_ORr_MEM_V4 :
2506     case Hexagon::MEMb_ADDi_indexed_MEM_V4 :
2507     case Hexagon::MEMb_SUBi_indexed_MEM_V4 :
2508     case Hexagon::MEMb_ADDr_indexed_MEM_V4 :
2509     case Hexagon::MEMb_SUBr_indexed_MEM_V4 :
2510     case Hexagon::MEMb_ANDr_indexed_MEM_V4 :
2511     case Hexagon::MEMb_ORr_indexed_MEM_V4 :
2512     case Hexagon::MEMb_ADDi_MEM_V4 :
2513     case Hexagon::MEMb_SUBi_MEM_V4 :
2514     case Hexagon::MEMb_ADDr_MEM_V4 :
2515     case Hexagon::MEMb_SUBr_MEM_V4 :
2516     case Hexagon::MEMb_ANDr_MEM_V4 :
2517     case Hexagon::MEMb_ORr_MEM_V4 :
2518       return true;
2519   }
2520 }
2521
2522
2523 bool HexagonInstrInfo::
2524 isSpillPredRegOp(const MachineInstr *MI) const {
2525   switch (MI->getOpcode()) {
2526     default: return false;
2527     case Hexagon::STriw_pred :
2528     case Hexagon::LDriw_pred :
2529       return true;
2530   }
2531 }
2532
2533 bool HexagonInstrInfo::isNewValueJumpCandidate(const MachineInstr *MI) const {
2534   switch (MI->getOpcode()) {
2535     default: return false;
2536     case Hexagon::CMPEQrr:
2537     case Hexagon::CMPEQri:
2538     case Hexagon::CMPLTrr:
2539     case Hexagon::CMPGTrr:
2540     case Hexagon::CMPGTri:
2541     case Hexagon::CMPLTUrr:
2542     case Hexagon::CMPGTUrr:
2543     case Hexagon::CMPGTUri:
2544     case Hexagon::CMPGEri:
2545     case Hexagon::CMPGEUri:
2546       return true;
2547   }
2548 }
2549
2550 bool HexagonInstrInfo::
2551 isConditionalTransfer (const MachineInstr *MI) const {
2552   switch (MI->getOpcode()) {
2553     default: return false;
2554     case Hexagon::TFR_cPt:
2555     case Hexagon::TFR_cNotPt:
2556     case Hexagon::TFRI_cPt:
2557     case Hexagon::TFRI_cNotPt:
2558     case Hexagon::TFR_cdnPt:
2559     case Hexagon::TFR_cdnNotPt:
2560     case Hexagon::TFRI_cdnPt:
2561     case Hexagon::TFRI_cdnNotPt:
2562       return true;
2563   }
2564 }
2565
2566 bool HexagonInstrInfo::isConditionalALU32 (const MachineInstr* MI) const {
2567   const HexagonRegisterInfo& QRI = getRegisterInfo();
2568   switch (MI->getOpcode())
2569   {
2570     default: return false;
2571     case Hexagon::ADD_ri_cPt:
2572     case Hexagon::ADD_ri_cNotPt:
2573     case Hexagon::ADD_rr_cPt:
2574     case Hexagon::ADD_rr_cNotPt:
2575     case Hexagon::XOR_rr_cPt:
2576     case Hexagon::XOR_rr_cNotPt:
2577     case Hexagon::AND_rr_cPt:
2578     case Hexagon::AND_rr_cNotPt:
2579     case Hexagon::OR_rr_cPt:
2580     case Hexagon::OR_rr_cNotPt:
2581     case Hexagon::SUB_rr_cPt:
2582     case Hexagon::SUB_rr_cNotPt:
2583     case Hexagon::COMBINE_rr_cPt:
2584     case Hexagon::COMBINE_rr_cNotPt:
2585       return true;
2586     case Hexagon::ASLH_cPt_V4:
2587     case Hexagon::ASLH_cNotPt_V4:
2588     case Hexagon::ASRH_cPt_V4:
2589     case Hexagon::ASRH_cNotPt_V4:
2590     case Hexagon::SXTB_cPt_V4:
2591     case Hexagon::SXTB_cNotPt_V4:
2592     case Hexagon::SXTH_cPt_V4:
2593     case Hexagon::SXTH_cNotPt_V4:
2594     case Hexagon::ZXTB_cPt_V4:
2595     case Hexagon::ZXTB_cNotPt_V4:
2596     case Hexagon::ZXTH_cPt_V4:
2597     case Hexagon::ZXTH_cNotPt_V4:
2598       return QRI.Subtarget.hasV4TOps();
2599   }
2600 }
2601
2602 bool HexagonInstrInfo::
2603 isConditionalLoad (const MachineInstr* MI) const {
2604   const HexagonRegisterInfo& QRI = getRegisterInfo();
2605   switch (MI->getOpcode())
2606   {
2607     default: return false;
2608     case Hexagon::LDrid_cPt :
2609     case Hexagon::LDrid_cNotPt :
2610     case Hexagon::LDrid_indexed_cPt :
2611     case Hexagon::LDrid_indexed_cNotPt :
2612     case Hexagon::LDriw_cPt :
2613     case Hexagon::LDriw_cNotPt :
2614     case Hexagon::LDriw_indexed_cPt :
2615     case Hexagon::LDriw_indexed_cNotPt :
2616     case Hexagon::LDrih_cPt :
2617     case Hexagon::LDrih_cNotPt :
2618     case Hexagon::LDrih_indexed_cPt :
2619     case Hexagon::LDrih_indexed_cNotPt :
2620     case Hexagon::LDrib_cPt :
2621     case Hexagon::LDrib_cNotPt :
2622     case Hexagon::LDrib_indexed_cPt :
2623     case Hexagon::LDrib_indexed_cNotPt :
2624     case Hexagon::LDriuh_cPt :
2625     case Hexagon::LDriuh_cNotPt :
2626     case Hexagon::LDriuh_indexed_cPt :
2627     case Hexagon::LDriuh_indexed_cNotPt :
2628     case Hexagon::LDriub_cPt :
2629     case Hexagon::LDriub_cNotPt :
2630     case Hexagon::LDriub_indexed_cPt :
2631     case Hexagon::LDriub_indexed_cNotPt :
2632       return true;
2633     case Hexagon::POST_LDrid_cPt :
2634     case Hexagon::POST_LDrid_cNotPt :
2635     case Hexagon::POST_LDriw_cPt :
2636     case Hexagon::POST_LDriw_cNotPt :
2637     case Hexagon::POST_LDrih_cPt :
2638     case Hexagon::POST_LDrih_cNotPt :
2639     case Hexagon::POST_LDrib_cPt :
2640     case Hexagon::POST_LDrib_cNotPt :
2641     case Hexagon::POST_LDriuh_cPt :
2642     case Hexagon::POST_LDriuh_cNotPt :
2643     case Hexagon::POST_LDriub_cPt :
2644     case Hexagon::POST_LDriub_cNotPt :
2645       return QRI.Subtarget.hasV4TOps();
2646     case Hexagon::LDrid_indexed_cPt_V4 :
2647     case Hexagon::LDrid_indexed_cNotPt_V4 :
2648     case Hexagon::LDrid_indexed_shl_cPt_V4 :
2649     case Hexagon::LDrid_indexed_shl_cNotPt_V4 :
2650     case Hexagon::LDrib_indexed_cPt_V4 :
2651     case Hexagon::LDrib_indexed_cNotPt_V4 :
2652     case Hexagon::LDrib_indexed_shl_cPt_V4 :
2653     case Hexagon::LDrib_indexed_shl_cNotPt_V4 :
2654     case Hexagon::LDriub_indexed_cPt_V4 :
2655     case Hexagon::LDriub_indexed_cNotPt_V4 :
2656     case Hexagon::LDriub_indexed_shl_cPt_V4 :
2657     case Hexagon::LDriub_indexed_shl_cNotPt_V4 :
2658     case Hexagon::LDrih_indexed_cPt_V4 :
2659     case Hexagon::LDrih_indexed_cNotPt_V4 :
2660     case Hexagon::LDrih_indexed_shl_cPt_V4 :
2661     case Hexagon::LDrih_indexed_shl_cNotPt_V4 :
2662     case Hexagon::LDriuh_indexed_cPt_V4 :
2663     case Hexagon::LDriuh_indexed_cNotPt_V4 :
2664     case Hexagon::LDriuh_indexed_shl_cPt_V4 :
2665     case Hexagon::LDriuh_indexed_shl_cNotPt_V4 :
2666     case Hexagon::LDriw_indexed_cPt_V4 :
2667     case Hexagon::LDriw_indexed_cNotPt_V4 :
2668     case Hexagon::LDriw_indexed_shl_cPt_V4 :
2669     case Hexagon::LDriw_indexed_shl_cNotPt_V4 :
2670       return QRI.Subtarget.hasV4TOps();
2671   }
2672 }
2673
2674 // Returns true if an instruction is a conditional store.
2675 //
2676 // Note: It doesn't include conditional new-value stores as they can't be
2677 // converted to .new predicate.
2678 //
2679 //               p.new NV store [ if(p0.new)memw(R0+#0)=R2.new ]
2680 //                ^           ^
2681 //               /             \ (not OK. it will cause new-value store to be
2682 //              /               X conditional on p0.new while R2 producer is
2683 //             /                 \ on p0)
2684 //            /                   \.
2685 //     p.new store                 p.old NV store
2686 // [if(p0.new)memw(R0+#0)=R2]    [if(p0)memw(R0+#0)=R2.new]
2687 //            ^                  ^
2688 //             \                /
2689 //              \              /
2690 //               \            /
2691 //                 p.old store
2692 //             [if (p0)memw(R0+#0)=R2]
2693 //
2694 // The above diagram shows the steps involoved in the conversion of a predicated
2695 // store instruction to its .new predicated new-value form.
2696 //
2697 // The following set of instructions further explains the scenario where
2698 // conditional new-value store becomes invalid when promoted to .new predicate
2699 // form.
2700 //
2701 // { 1) if (p0) r0 = add(r1, r2)
2702 //   2) p0 = cmp.eq(r3, #0) }
2703 //
2704 //   3) if (p0) memb(r1+#0) = r0  --> this instruction can't be grouped with
2705 // the first two instructions because in instr 1, r0 is conditional on old value
2706 // of p0 but its use in instr 3 is conditional on p0 modified by instr 2 which
2707 // is not valid for new-value stores.
2708 bool HexagonInstrInfo::
2709 isConditionalStore (const MachineInstr* MI) const {
2710   const HexagonRegisterInfo& QRI = getRegisterInfo();
2711   switch (MI->getOpcode())
2712   {
2713     default: return false;
2714     case Hexagon::STrib_imm_cPt_V4 :
2715     case Hexagon::STrib_imm_cNotPt_V4 :
2716     case Hexagon::STrib_indexed_shl_cPt_V4 :
2717     case Hexagon::STrib_indexed_shl_cNotPt_V4 :
2718     case Hexagon::STrib_cPt :
2719     case Hexagon::STrib_cNotPt :
2720     case Hexagon::POST_STbri_cPt :
2721     case Hexagon::POST_STbri_cNotPt :
2722     case Hexagon::STrid_indexed_cPt :
2723     case Hexagon::STrid_indexed_cNotPt :
2724     case Hexagon::STrid_indexed_shl_cPt_V4 :
2725     case Hexagon::POST_STdri_cPt :
2726     case Hexagon::POST_STdri_cNotPt :
2727     case Hexagon::STrih_cPt :
2728     case Hexagon::STrih_cNotPt :
2729     case Hexagon::STrih_indexed_cPt :
2730     case Hexagon::STrih_indexed_cNotPt :
2731     case Hexagon::STrih_imm_cPt_V4 :
2732     case Hexagon::STrih_imm_cNotPt_V4 :
2733     case Hexagon::STrih_indexed_shl_cPt_V4 :
2734     case Hexagon::STrih_indexed_shl_cNotPt_V4 :
2735     case Hexagon::POST_SThri_cPt :
2736     case Hexagon::POST_SThri_cNotPt :
2737     case Hexagon::STriw_cPt :
2738     case Hexagon::STriw_cNotPt :
2739     case Hexagon::STriw_indexed_cPt :
2740     case Hexagon::STriw_indexed_cNotPt :
2741     case Hexagon::STriw_imm_cPt_V4 :
2742     case Hexagon::STriw_imm_cNotPt_V4 :
2743     case Hexagon::STriw_indexed_shl_cPt_V4 :
2744     case Hexagon::STriw_indexed_shl_cNotPt_V4 :
2745     case Hexagon::POST_STwri_cPt :
2746     case Hexagon::POST_STwri_cNotPt :
2747       return QRI.Subtarget.hasV4TOps();
2748
2749     // V4 global address store before promoting to dot new.
2750     case Hexagon::STrid_GP_cPt_V4 :
2751     case Hexagon::STrid_GP_cNotPt_V4 :
2752     case Hexagon::STrib_GP_cPt_V4 :
2753     case Hexagon::STrib_GP_cNotPt_V4 :
2754     case Hexagon::STrih_GP_cPt_V4 :
2755     case Hexagon::STrih_GP_cNotPt_V4 :
2756     case Hexagon::STriw_GP_cPt_V4 :
2757     case Hexagon::STriw_GP_cNotPt_V4 :
2758     case Hexagon::STd_GP_cPt_V4 :
2759     case Hexagon::STd_GP_cNotPt_V4 :
2760     case Hexagon::STb_GP_cPt_V4 :
2761     case Hexagon::STb_GP_cNotPt_V4 :
2762     case Hexagon::STh_GP_cPt_V4 :
2763     case Hexagon::STh_GP_cNotPt_V4 :
2764     case Hexagon::STw_GP_cPt_V4 :
2765     case Hexagon::STw_GP_cNotPt_V4 :
2766       return QRI.Subtarget.hasV4TOps();
2767
2768     // Predicated new value stores (i.e. if (p0) memw(..)=r0.new) are excluded
2769     // from the "Conditional Store" list. Because a predicated new value store
2770     // would NOT be promoted to a double dot new store. See diagram below:
2771     // This function returns yes for those stores that are predicated but not
2772     // yet promoted to predicate dot new instructions.
2773     //
2774     //                          +---------------------+
2775     //                    /-----| if (p0) memw(..)=r0 |---------\~
2776     //                   ||     +---------------------+         ||
2777     //          promote  ||       /\       /\                   ||  promote
2778     //                   ||      /||\     /||\                  ||
2779     //                  \||/    demote     ||                  \||/
2780     //                   \/       ||       ||                   \/
2781     //       +-------------------------+   ||   +-------------------------+
2782     //       | if (p0.new) memw(..)=r0 |   ||   | if (p0) memw(..)=r0.new |
2783     //       +-------------------------+   ||   +-------------------------+
2784     //                        ||           ||         ||
2785     //                        ||         demote      \||/
2786     //                      promote        ||         \/ NOT possible
2787     //                        ||           ||         /\~
2788     //                       \||/          ||        /||\~
2789     //                        \/           ||         ||
2790     //                      +-----------------------------+
2791     //                      | if (p0.new) memw(..)=r0.new |
2792     //                      +-----------------------------+
2793     //                           Double Dot New Store
2794     //
2795   }
2796 }
2797
2798
2799
2800 DFAPacketizer *HexagonInstrInfo::
2801 CreateTargetScheduleState(const TargetMachine *TM,
2802                            const ScheduleDAG *DAG) const {
2803   const InstrItineraryData *II = TM->getInstrItineraryData();
2804   return TM->getSubtarget<HexagonGenSubtargetInfo>().createDFAPacketizer(II);
2805 }
2806
2807 bool HexagonInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
2808                                             const MachineBasicBlock *MBB,
2809                                             const MachineFunction &MF) const {
2810   // Debug info is never a scheduling boundary. It's necessary to be explicit
2811   // due to the special treatment of IT instructions below, otherwise a
2812   // dbg_value followed by an IT will result in the IT instruction being
2813   // considered a scheduling hazard, which is wrong. It should be the actual
2814   // instruction preceding the dbg_value instruction(s), just like it is
2815   // when debug info is not present.
2816   if (MI->isDebugValue())
2817     return false;
2818
2819   // Terminators and labels can't be scheduled around.
2820   if (MI->getDesc().isTerminator() || MI->isLabel() || MI->isInlineAsm())
2821     return true;
2822
2823   return false;
2824 }