lib/Target/Hexagon/HexagonISelLowering.h

   1 //===-- HexagonISelLowering.h - Hexagon DAG Lowering Interface --*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that Hexagon uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_HEXAGON_HEXAGONISELLOWERING_H
  16 #define LLVM_LIB_TARGET_HEXAGON_HEXAGONISELLOWERING_H
  17
  18 #include "Hexagon.h"
  19 #include "llvm/CodeGen/CallingConvLower.h"
  20 #include "llvm/IR/CallingConv.h"
  21 #include "llvm/Target/TargetLowering.h"
  22
  23 namespace llvm {
  24
  25 // Return true when the given node fits in a positive half word.
  26 bool isPositiveHalfWord(SDNode *N);
  27
  28   namespace HexagonISD {
  29     enum {
  30       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  31
  32       CONST32,
  33       CONST32_GP,  // For marking data present in GP.
  34       CONST32_Int_Real,
  35       FCONST32,
  36       SETCC,
  37       ADJDYNALLOC,
  38       ARGEXTEND,
  39
  40       PIC_ADD,
  41       AT_GOT,
  42       AT_PCREL,
  43
  44       CMPICC,      // Compare two GPR operands, set icc.
  45       CMPFCC,      // Compare two FP operands, set fcc.
  46       BRICC,       // Branch to dest on icc condition
  47       BRFCC,       // Branch to dest on fcc condition
  48       SELECT_ICC,  // Select between two values using the current ICC flags.
  49       SELECT_FCC,  // Select between two values using the current FCC flags.
  50
  51       Hi, Lo,      // Hi/Lo operations, typically on a global address.
  52
  53       FTOI,        // FP to Int within a FP register.
  54       ITOF,        // Int to FP within a FP register.
  55
  56       CALLv3,      // A V3+ call instruction.
  57       CALLv3nr,    // A V3+ call instruction that doesn't return.
  58       CALLR,
  59
  60       RET_FLAG,    // Return with a flag operand.
  61       BR_JT,       // Jump table.
  62       BARRIER,     // Memory barrier
  63       POPCOUNT,
  64       COMBINE,
  65       PACKHL,
  66       JT,
  67       CP,
  68       INSERT_ri,
  69       INSERT_rd,
  70       INSERT_riv,
  71       INSERT_rdv,
  72       EXTRACTU_ri,
  73       EXTRACTU_rd,
  74       EXTRACTU_riv,
  75       EXTRACTU_rdv,
  76       WrapperCombineII,
  77       WrapperCombineRR,
  78       WrapperCombineRI_V4,
  79       WrapperCombineIR_V4,
  80       WrapperPackhl,
  81       WrapperSplatB,
  82       WrapperSplatH,
  83       WrapperShuffEB,
  84       WrapperShuffEH,
  85       WrapperShuffOB,
  86       WrapperShuffOH,
  87       TC_RETURN,
  88       EH_RETURN,
  89       DCFETCH
  90     };
  91   }
  92
  93   class HexagonSubtarget;
  94
  95   class HexagonTargetLowering : public TargetLowering {
  96     int VarArgsFrameOffset;   // Frame offset to start of varargs area.
  97
  98     bool CanReturnSmallStruct(const Function* CalleeFn,
  99                               unsigned& RetSize) const;
 100
 101   public:
 102     const HexagonSubtarget *Subtarget;
 103     explicit HexagonTargetLowering(const TargetMachine &TM,
 104                                    const HexagonSubtarget &Subtarget);
 105
 106     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 107     /// for tail call optimization. Targets which want to do tail call
 108     /// optimization should implement this function.
 109     bool
 110     IsEligibleForTailCallOptimization(SDValue Callee,
 111                                       CallingConv::ID CalleeCC,
 112                                       bool isVarArg,
 113                                       bool isCalleeStructRet,
 114                                       bool isCallerStructRet,
 115                                       const
 116                                       SmallVectorImpl<ISD::OutputArg> &Outs,
 117                                       const SmallVectorImpl<SDValue> &OutVals,
 118                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 119                                       SelectionDAG& DAG) const;
 120
 121     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 122     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 123
 124     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 125
 126     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 127
 128     const char *getTargetNodeName(unsigned Opcode) const override;
 129     SDValue  LowerBR_JT(SDValue Op, SelectionDAG &DAG) const;
 130     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 131     SDValue LowerINLINEASM(SDValue Op, SelectionDAG &DAG) const;
 132     SDValue LowerEH_LABEL(SDValue Op, SelectionDAG &DAG) const;
 133     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 134     SDValue LowerFormalArguments(SDValue Chain,
 135                                  CallingConv::ID CallConv, bool isVarArg,
 136                                  const SmallVectorImpl<ISD::InputArg> &Ins,
 137                                  SDLoc dl, SelectionDAG &DAG,
 138                                  SmallVectorImpl<SDValue> &InVals) const override;
 139     SDValue LowerGLOBALADDRESS(SDValue Op, SelectionDAG &DAG) const;
 140     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 141
 142     SDValue LowerCall(TargetLowering::CallLoweringInfo &CLI,
 143                       SmallVectorImpl<SDValue> &InVals) const override;
 144
 145     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 146                             CallingConv::ID CallConv, bool isVarArg,
 147                             const SmallVectorImpl<ISD::InputArg> &Ins,
 148                             SDLoc dl, SelectionDAG &DAG,
 149                             SmallVectorImpl<SDValue> &InVals,
 150                             const SmallVectorImpl<SDValue> &OutVals,
 151                             SDValue Callee) const;
 152
 153     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 154     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG& DAG) const;
 155     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 156
 157     SDValue LowerReturn(SDValue Chain,
 158                         CallingConv::ID CallConv, bool isVarArg,
 159                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 160                         const SmallVectorImpl<SDValue> &OutVals,
 161                         SDLoc dl, SelectionDAG &DAG) const override;
 162
 163     MachineBasicBlock *
 164     EmitInstrWithCustomInserter(MachineInstr *MI,
 165                                 MachineBasicBlock *BB) const override;
 166
 167     SDValue  LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 168     SDValue  LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 169     EVT getSetCCResultType(LLVMContext &C, EVT VT) const override {
 170       if (!VT.isVector())
 171         return MVT::i1;
 172       else
 173         return EVT::getVectorVT(C, MVT::i1, VT.getVectorNumElements());
 174     }
 175
 176     bool getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 177                                     SDValue &Base, SDValue &Offset,
 178                                     ISD::MemIndexedMode &AM,
 179                                     SelectionDAG &DAG) const override;
 180
 181     std::pair<unsigned, const TargetRegisterClass *>
 182     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 183                                  const std::string &Constraint,
 184                                  MVT VT) const override;
 185
 186     unsigned getInlineAsmMemConstraint(
 187         const std::string &ConstraintCode) const override {
 188       if (ConstraintCode == "o")
 189         return InlineAsm::Constraint_o;
 190       else if (ConstraintCode == "v")
 191         return InlineAsm::Constraint_v;
 192       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 193     }
 194
 195     // Intrinsics
 196     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 197     /// isLegalAddressingMode - Return true if the addressing mode represented
 198     /// by AM is legal for this target, for a load/store of the specified type.
 199     /// The type may be VoidTy, in which case only return true if the addressing
 200     /// mode is legal for a load/store of any legal type.
 201     /// TODO: Handle pre/postinc as well.
 202     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 203     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 204
 205     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 206     /// icmp immediate, that is the target has icmp instructions which can
 207     /// compare a register against the immediate without having to materialize
 208     /// the immediate into a register.
 209     bool isLegalICmpImmediate(int64_t Imm) const override;
 210   };
 211 } // end namespace llvm
 212
 213 #endif    // Hexagon_ISELLOWERING_H