lib/Target/CellSPU/SPUISelLowering.h

   1 //===-- SPUISelLowering.h - Cell SPU DAG Lowering Interface -----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that Cell SPU uses to lower LLVM code into
  11 // a selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef SPU_ISELLOWERING_H
  16 #define SPU_ISELLOWERING_H
  17
  18 #include "llvm/Target/TargetLowering.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "SPU.h"
  21
  22 namespace llvm {
  23   namespace SPUISD {
  24     enum NodeType {
  25       // Start the numbering where the builting ops and target ops leave off.
  26       FIRST_NUMBER = ISD::BUILTIN_OP_END+SPU::INSTRUCTION_LIST_END,
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  28       // Pseudo instructions:
  29       RET_FLAG,                 ///< Return with flag, matched by bi instruction
  30
  31       Hi,                       ///< High address component (upper 16)
  32       Lo,                       ///< Low address component (lower 16)
  33       PCRelAddr,                ///< Program counter relative address
  34       AFormAddr,                ///< A-form address (local store)
  35       IndirectAddr,             ///< D-Form "imm($r)" and X-form "$r($r)"
  36
  37       LDRESULT,                 ///< Load result (value, chain)
  38       CALL,                     ///< CALL instruction
  39       SHUFB,                    ///< Vector shuffle (permute)
  40       INSERT_MASK,              ///< Insert element shuffle mask
  41       CNTB,                     ///< Count leading ones in bytes
  42       PROMOTE_SCALAR,           ///< Promote scalar->vector
  43       EXTRACT_ELT0,             ///< Extract element 0
  44       EXTRACT_ELT0_CHAINED,     ///< Extract element 0, with chain
  45       EXTRACT_I1_ZEXT,          ///< Extract element 0 as i1, zero extend
  46       EXTRACT_I1_SEXT,          ///< Extract element 0 as i1, sign extend
  47       EXTRACT_I8_ZEXT,          ///< Extract element 0 as i8, zero extend
  48       EXTRACT_I8_SEXT,          ///< Extract element 0 as i8, sign extend
  49       MPY,                      ///< 16-bit Multiply (low parts of a 32-bit)
  50       MPYU,                     ///< Multiply Unsigned
  51       MPYH,                     ///< Multiply High
  52       MPYHH,                    ///< Multiply High-High
  53       SHLQUAD_L_BITS,           ///< Rotate quad left, by bits
  54       SHLQUAD_L_BYTES,          ///< Rotate quad left, by bytes
  55       VEC_SHL,                  ///< Vector shift left
  56       VEC_SRL,                  ///< Vector shift right (logical)
  57       VEC_SRA,                  ///< Vector shift right (arithmetic)
  58       VEC_ROTL,                 ///< Vector rotate left
  59       VEC_ROTR,                 ///< Vector rotate right
  60       ROTQUAD_RZ_BYTES,         ///< Rotate quad right, by bytes, zero fill
  61       ROTQUAD_RZ_BITS,          ///< Rotate quad right, by bits, zero fill
  62       ROTBYTES_RIGHT_S,         ///< Vector rotate right, by bytes, sign fill
  63       ROTBYTES_LEFT,            ///< Rotate bytes (loads -> ROTQBYI)
  64       ROTBYTES_LEFT_CHAINED,    ///< Rotate bytes (loads -> ROTQBYI), with chain
  65       ROTBYTES_LEFT_BITS,       ///< Rotate bytes left by bit shift count
  66       SELECT_MASK,              ///< Select Mask (FSM, FSMB, FSMH, FSMBI)
  67       SELB,                     ///< Select bits -> (b & mask) | (a & ~mask)
  68       ADD_EXTENDED,             ///< Add extended, with carry
  69       CARRY_GENERATE,           ///< Carry generate for ADD_EXTENDED
  70       SUB_EXTENDED,             ///< Subtract extended, with borrow
  71       BORROW_GENERATE,          ///< Borrow generate for SUB_EXTENDED
  72       FPInterp,                 ///< Floating point interpolate
  73       FPRecipEst,               ///< Floating point reciprocal estimate
  74       SEXT32TO64,               ///< Sign-extended 32-bit const -> 64-bits
  75       LAST_SPUISD               ///< Last user-defined instruction
  76     };
  77   }
  78
  79   /// Predicates that are used for node matching:
  80   namespace SPU {
  81     SDValue get_vec_u18imm(SDNode *N, SelectionDAG &DAG,
  82                              MVT ValueType);
  83     SDValue get_vec_i16imm(SDNode *N, SelectionDAG &DAG,
  84                              MVT ValueType);
  85     SDValue get_vec_i10imm(SDNode *N, SelectionDAG &DAG,
  86                              MVT ValueType);
  87     SDValue get_vec_i8imm(SDNode *N, SelectionDAG &DAG,
  88                             MVT ValueType);
  89     SDValue get_ILHUvec_imm(SDNode *N, SelectionDAG &DAG,
  90                               MVT ValueType);
  91     SDValue get_v4i32_imm(SDNode *N, SelectionDAG &DAG);
  92     SDValue get_v2i64_imm(SDNode *N, SelectionDAG &DAG);
  93   }
  94
  95   class SPUTargetMachine;            // forward dec'l.
  96
  97   class SPUTargetLowering :
  98     public TargetLowering
  99   {
 100     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
 101     int ReturnAddrIndex;              // FrameIndex for return slot.
 102     SPUTargetMachine &SPUTM;
 103
 104   public:
 105     SPUTargetLowering(SPUTargetMachine &TM);
 106
 107     /// getTargetNodeName() - This method returns the name of a target specific
 108     /// DAG node.
 109     virtual const char *getTargetNodeName(unsigned Opcode) const;
 110
 111     /// getSetCCResultType - Return the ValueType for ISD::SETCC
 112     virtual MVT getSetCCResultType(const SDValue &) const;
 113
 114     /// LowerOperation - Provide custom lowering hooks for some operations.
 115     ///
 116     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG);
 117
 118     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 119
 120     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 121                                                 const APInt &Mask,
 122                                                 APInt &KnownZero,
 123                                                 APInt &KnownOne,
 124                                                 const SelectionDAG &DAG,
 125                                                 unsigned Depth = 0) const;
 126
 127     ConstraintType getConstraintType(const std::string &ConstraintLetter) const;
 128
 129     std::pair<unsigned, const TargetRegisterClass*>
 130       getRegForInlineAsmConstraint(const std::string &Constraint,
 131                                    MVT VT) const;
 132
 133     void LowerAsmOperandForConstraint(SDValue Op, char ConstraintLetter,
 134                                       std::vector<SDValue> &Ops,
 135                                       SelectionDAG &DAG) const;
 136
 137     /// isLegalAddressImmediate - Return true if the integer value can be used
 138     /// as the offset of the target addressing mode.
 139     virtual bool isLegalAddressImmediate(int64_t V, const Type *Ty) const;
 140     virtual bool isLegalAddressImmediate(GlobalValue *) const;
 141   };
 142 }
 143
 144 #endif