lib/Target/CellSPU/SPUISelDAGToDAG.cpp

   1 //===-- SPUISelDAGToDAG.cpp - CellSPU pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for the Cell SPU,
  11 // converting from a legalized dag to a SPU-target dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SPU.h"
  16 #include "SPUTargetMachine.h"
  17 #include "SPUISelLowering.h"
  18 #include "SPUHazardRecognizers.h"
  19 #include "SPUFrameInfo.h"
  20 #include "SPURegisterNames.h"
  21 #include "SPUTargetMachine.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/Target/TargetOptions.h"
  29 #include "llvm/ADT/Statistic.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/GlobalValue.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/LLVMContext.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Compiler.h"
  38 #include "llvm/Support/raw_ostream.h"
  39
  40 using namespace llvm;
  41
  42 namespace {
  43   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  44   bool
  45   isI64IntS10Immediate(ConstantSDNode *CN)
  46   {
  47     return isS10Constant(CN->getSExtValue());
  48   }
  49
  50   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  51   bool
  52   isI32IntS10Immediate(ConstantSDNode *CN)
  53   {
  54     return isS10Constant(CN->getSExtValue());
  55   }
  56
  57   //! ConstantSDNode predicate for i32 unsigned 10-bit immediate values
  58   bool
  59   isI32IntU10Immediate(ConstantSDNode *CN)
  60   {
  61     return isU10Constant(CN->getSExtValue());
  62   }
  63
  64   //! ConstantSDNode predicate for i16 sign-extended, 10-bit immediate values
  65   bool
  66   isI16IntS10Immediate(ConstantSDNode *CN)
  67   {
  68     return isS10Constant(CN->getSExtValue());
  69   }
  70
  71   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  72   bool
  73   isI16IntS10Immediate(SDNode *N)
  74   {
  75     ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
  76     return (CN != 0 && isI16IntS10Immediate(CN));
  77   }
  78
  79   //! ConstantSDNode predicate for i16 unsigned 10-bit immediate values
  80   bool
  81   isI16IntU10Immediate(ConstantSDNode *CN)
  82   {
  83     return isU10Constant((short) CN->getZExtValue());
  84   }
  85
  86   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  87   bool
  88   isI16IntU10Immediate(SDNode *N)
  89   {
  90     return (N->getOpcode() == ISD::Constant
  91             && isI16IntU10Immediate(cast<ConstantSDNode>(N)));
  92   }
  93
  94   //! ConstantSDNode predicate for signed 16-bit values
  95   /*!
  96     \arg CN The constant SelectionDAG node holding the value
  97     \arg Imm The returned 16-bit value, if returning true
  98
  99     This predicate tests the value in \a CN to see whether it can be
 100     represented as a 16-bit, sign-extended quantity. Returns true if
 101     this is the case.
 102    */
 103   bool
 104   isIntS16Immediate(ConstantSDNode *CN, short &Imm)
 105   {
 106     EVT vt = CN->getValueType(0);
 107     Imm = (short) CN->getZExtValue();
 108     if (vt.getSimpleVT() >= MVT::i1 && vt.getSimpleVT() <= MVT::i16) {
 109       return true;
 110     } else if (vt == MVT::i32) {
 111       int32_t i_val = (int32_t) CN->getZExtValue();
 112       short s_val = (short) i_val;
 113       return i_val == s_val;
 114     } else {
 115       int64_t i_val = (int64_t) CN->getZExtValue();
 116       short s_val = (short) i_val;
 117       return i_val == s_val;
 118     }
 119
 120     return false;
 121   }
 122
 123   //! SDNode predicate for signed 16-bit values.
 124   bool
 125   isIntS16Immediate(SDNode *N, short &Imm)
 126   {
 127     return (N->getOpcode() == ISD::Constant
 128             && isIntS16Immediate(cast<ConstantSDNode>(N), Imm));
 129   }
 130
 131   //! ConstantFPSDNode predicate for representing floats as 16-bit sign ext.
 132   static bool
 133   isFPS16Immediate(ConstantFPSDNode *FPN, short &Imm)
 134   {
 135     EVT vt = FPN->getValueType(0);
 136     if (vt == MVT::f32) {
 137       int val = FloatToBits(FPN->getValueAPF().convertToFloat());
 138       int sval = (int) ((val << 16) >> 16);
 139       Imm = (short) val;
 140       return val == sval;
 141     }
 142
 143     return false;
 144   }
 145
 146   bool
 147   isHighLow(const SDValue &Op)
 148   {
 149     return (Op.getOpcode() == SPUISD::IndirectAddr
 150             && ((Op.getOperand(0).getOpcode() == SPUISD::Hi
 151                  && Op.getOperand(1).getOpcode() == SPUISD::Lo)
 152                 || (Op.getOperand(0).getOpcode() == SPUISD::Lo
 153                     && Op.getOperand(1).getOpcode() == SPUISD::Hi)));
 154   }
 155
 156   //===------------------------------------------------------------------===//
 157   //! EVT to "useful stuff" mapping structure:
 158
 159   struct valtype_map_s {
 160     EVT VT;
 161     unsigned ldresult_ins;      /// LDRESULT instruction (0 = undefined)
 162     bool ldresult_imm;          /// LDRESULT instruction requires immediate?
 163     unsigned lrinst;            /// LR instruction
 164   };
 165
 166   const valtype_map_s valtype_map[] = {
 167     { MVT::i8,    SPU::ORBIr8,  true,  SPU::LRr8 },
 168     { MVT::i16,   SPU::ORHIr16, true,  SPU::LRr16 },
 169     { MVT::i32,   SPU::ORIr32,  true,  SPU::LRr32 },
 170     { MVT::i64,   SPU::ORr64,   false, SPU::LRr64 },
 171     { MVT::f32,   SPU::ORf32,   false, SPU::LRf32 },
 172     { MVT::f64,   SPU::ORf64,   false, SPU::LRf64 },
 173     // vector types... (sigh!)
 174     { MVT::v16i8, 0,            false, SPU::LRv16i8 },
 175     { MVT::v8i16, 0,            false, SPU::LRv8i16 },
 176     { MVT::v4i32, 0,            false, SPU::LRv4i32 },
 177     { MVT::v2i64, 0,            false, SPU::LRv2i64 },
 178     { MVT::v4f32, 0,            false, SPU::LRv4f32 },
 179     { MVT::v2f64, 0,            false, SPU::LRv2f64 }
 180   };
 181
 182   const size_t n_valtype_map = sizeof(valtype_map) / sizeof(valtype_map[0]);
 183
 184   const valtype_map_s *getValueTypeMapEntry(EVT VT)
 185   {
 186     const valtype_map_s *retval = 0;
 187     for (size_t i = 0; i < n_valtype_map; ++i) {
 188       if (valtype_map[i].VT == VT) {
 189         retval = valtype_map + i;
 190         break;
 191       }
 192     }
 193
 194
 195 #ifndef NDEBUG
 196     if (retval == 0) {
 197       std::string msg;
 198       raw_string_ostream Msg(msg);
 199       Msg << "SPUISelDAGToDAG.cpp: getValueTypeMapEntry returns NULL for "
 200            << VT.getEVTString();
 201       llvm_report_error(Msg.str());
 202     }
 203 #endif
 204
 205     return retval;
 206   }
 207
 208   //! Generate the carry-generate shuffle mask.
 209   SDValue getCarryGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 210     SmallVector<SDValue, 16 > ShufBytes;
 211
 212     // Create the shuffle mask for "rotating" the borrow up one register slot
 213     // once the borrow is generated.
 214     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 215     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 216     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 217     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 218
 219     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 220                        &ShufBytes[0], ShufBytes.size());
 221   }
 222
 223   //! Generate the borrow-generate shuffle mask
 224   SDValue getBorrowGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 225     SmallVector<SDValue, 16 > ShufBytes;
 226
 227     // Create the shuffle mask for "rotating" the borrow up one register slot
 228     // once the borrow is generated.
 229     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 230     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 231     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 232     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 233
 234     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 235                        &ShufBytes[0], ShufBytes.size());
 236   }
 237
 238   //===------------------------------------------------------------------===//
 239   /// SPUDAGToDAGISel - Cell SPU-specific code to select SPU machine
 240   /// instructions for SelectionDAG operations.
 241   ///
 242   class SPUDAGToDAGISel :
 243     public SelectionDAGISel
 244   {
 245     SPUTargetMachine &TM;
 246     SPUTargetLowering &SPUtli;
 247     unsigned GlobalBaseReg;
 248
 249   public:
 250     explicit SPUDAGToDAGISel(SPUTargetMachine &tm) :
 251       SelectionDAGISel(tm),
 252       TM(tm),
 253       SPUtli(*tm.getTargetLowering())
 254     { }
 255
 256     virtual bool runOnMachineFunction(MachineFunction &MF) {
 257       // Make sure we re-emit a set of the global base reg if necessary
 258       GlobalBaseReg = 0;
 259       SelectionDAGISel::runOnMachineFunction(MF);
 260       return true;
 261     }
 262
 263     /// getI32Imm - Return a target constant with the specified value, of type
 264     /// i32.
 265     inline SDValue getI32Imm(uint32_t Imm) {
 266       return CurDAG->getTargetConstant(Imm, MVT::i32);
 267     }
 268
 269     /// getI64Imm - Return a target constant with the specified value, of type
 270     /// i64.
 271     inline SDValue getI64Imm(uint64_t Imm) {
 272       return CurDAG->getTargetConstant(Imm, MVT::i64);
 273     }
 274
 275     /// getSmallIPtrImm - Return a target constant of pointer type.
 276     inline SDValue getSmallIPtrImm(unsigned Imm) {
 277       return CurDAG->getTargetConstant(Imm, SPUtli.getPointerTy());
 278       }
 279
 280     SDNode *emitBuildVector(SDNode *bvNode) {
 281       EVT vecVT = bvNode->getValueType(0);
 282       EVT eltVT = vecVT.getVectorElementType();
 283       DebugLoc dl = bvNode->getDebugLoc();
 284
 285       // Check to see if this vector can be represented as a CellSPU immediate
 286       // constant by invoking all of the instruction selection predicates:
 287       if (((vecVT == MVT::v8i16) &&
 288            (SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i16).getNode() != 0)) ||
 289           ((vecVT == MVT::v4i32) &&
 290            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 291             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 292             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 293             (SPU::get_v4i32_imm(bvNode, *CurDAG).getNode() != 0))) ||
 294           ((vecVT == MVT::v2i64) &&
 295            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 296             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 297             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i64).getNode() != 0))))
 298         return Select(bvNode);
 299
 300       // No, need to emit a constant pool spill:
 301       std::vector<Constant*> CV;
 302
 303       for (size_t i = 0; i < bvNode->getNumOperands(); ++i) {
 304         ConstantSDNode *V = dyn_cast<ConstantSDNode > (bvNode->getOperand(i));
 305         CV.push_back(const_cast<ConstantInt *> (V->getConstantIntValue()));
 306       }
 307
 308       Constant *CP = ConstantVector::get(CV);
 309       SDValue CPIdx = CurDAG->getConstantPool(CP, SPUtli.getPointerTy());
 310       unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 311       SDValue CGPoolOffset =
 312               SPU::LowerConstantPool(CPIdx, *CurDAG,
 313                                      SPUtli.getSPUTargetMachine());
 314       return SelectCode(CurDAG->getLoad(vecVT, dl,
 315                                         CurDAG->getEntryNode(), CGPoolOffset,
 316                                         PseudoSourceValue::getConstantPool(), 0,
 317                                         false, false, Alignment).getNode());
 318     }
 319
 320     /// Select - Convert the specified operand from a target-independent to a
 321     /// target-specific node if it hasn't already been changed.
 322     SDNode *Select(SDNode *N);
 323
 324     //! Emit the instruction sequence for i64 shl
 325     SDNode *SelectSHLi64(SDNode *N, EVT OpVT);
 326
 327     //! Emit the instruction sequence for i64 srl
 328     SDNode *SelectSRLi64(SDNode *N, EVT OpVT);
 329
 330     //! Emit the instruction sequence for i64 sra
 331     SDNode *SelectSRAi64(SDNode *N, EVT OpVT);
 332
 333     //! Emit the necessary sequence for loading i64 constants:
 334     SDNode *SelectI64Constant(SDNode *N, EVT OpVT, DebugLoc dl);
 335
 336     //! Alternate instruction emit sequence for loading i64 constants
 337     SDNode *SelectI64Constant(uint64_t i64const, EVT OpVT, DebugLoc dl);
 338
 339     //! Returns true if the address N is an A-form (local store) address
 340     bool SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 341                          SDValue &Index);
 342
 343     //! D-form address predicate
 344     bool SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 345                          SDValue &Index);
 346
 347     /// Alternate D-form address using i7 offset predicate
 348     bool SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 349                           SDValue &Base);
 350
 351     /// D-form address selection workhorse
 352     bool DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Disp,
 353                                SDValue &Base, int minOffset, int maxOffset);
 354
 355     //! Address predicate if N can be expressed as an indexed [r+r] operation.
 356     bool SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 357                          SDValue &Index);
 358
 359     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 360     /// inline asm expressions.
 361     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 362                                               char ConstraintCode,
 363                                               std::vector<SDValue> &OutOps) {
 364       SDValue Op0, Op1;
 365       switch (ConstraintCode) {
 366       default: return true;
 367       case 'm':   // memory
 368         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 369             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1))
 370           SelectXFormAddr(Op.getNode(), Op, Op0, Op1);
 371         break;
 372       case 'o':   // offsetable
 373         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 374             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1)) {
 375           Op0 = Op;
 376           Op1 = getSmallIPtrImm(0);
 377         }
 378         break;
 379       case 'v':   // not offsetable
 380 #if 1
 381         llvm_unreachable("InlineAsmMemoryOperand 'v' constraint not handled.");
 382 #else
 383         SelectAddrIdxOnly(Op, Op, Op0, Op1);
 384 #endif
 385         break;
 386       }
 387
 388       OutOps.push_back(Op0);
 389       OutOps.push_back(Op1);
 390       return false;
 391     }
 392
 393     /// InstructionSelect - This callback is invoked by
 394     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 395     virtual void InstructionSelect();
 396
 397     virtual const char *getPassName() const {
 398       return "Cell SPU DAG->DAG Pattern Instruction Selection";
 399     }
 400
 401     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 402     /// this target when scheduling the DAG.
 403     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 404       const TargetInstrInfo *II = TM.getInstrInfo();
 405       assert(II && "No InstrInfo?");
 406       return new SPUHazardRecognizer(*II);
 407     }
 408
 409     // Include the pieces autogenerated from the target description.
 410 #include "SPUGenDAGISel.inc"
 411   };
 412 }
 413
 414 /// InstructionSelect - This callback is invoked by
 415 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 416 void
 417 SPUDAGToDAGISel::InstructionSelect()
 418 {
 419   // Select target instructions for the DAG.
 420   SelectRoot(*CurDAG);
 421   CurDAG->RemoveDeadNodes();
 422 }
 423
 424 /*!
 425  \arg Op The ISD instruction operand
 426  \arg N The address to be tested
 427  \arg Base The base address
 428  \arg Index The base address index
 429  */
 430 bool
 431 SPUDAGToDAGISel::SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 432                     SDValue &Index) {
 433   // These match the addr256k operand type:
 434   EVT OffsVT = MVT::i16;
 435   SDValue Zero = CurDAG->getTargetConstant(0, OffsVT);
 436
 437   switch (N.getOpcode()) {
 438   case ISD::Constant:
 439   case ISD::ConstantPool:
 440   case ISD::GlobalAddress:
 441     llvm_report_error("SPU SelectAFormAddr: Constant/Pool/Global not lowered.");
 442     /*NOTREACHED*/
 443
 444   case ISD::TargetConstant:
 445   case ISD::TargetGlobalAddress:
 446   case ISD::TargetJumpTable:
 447     llvm_report_error("SPUSelectAFormAddr: Target Constant/Pool/Global "
 448                       "not wrapped as A-form address.");
 449     /*NOTREACHED*/
 450
 451   case SPUISD::AFormAddr:
 452     // Just load from memory if there's only a single use of the location,
 453     // otherwise, this will get handled below with D-form offset addresses
 454     if (N.hasOneUse()) {
 455       SDValue Op0 = N.getOperand(0);
 456       switch (Op0.getOpcode()) {
 457       case ISD::TargetConstantPool:
 458       case ISD::TargetJumpTable:
 459         Base = Op0;
 460         Index = Zero;
 461         return true;
 462
 463       case ISD::TargetGlobalAddress: {
 464         GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op0);
 465         GlobalValue *GV = GSDN->getGlobal();
 466         if (GV->getAlignment() == 16) {
 467           Base = Op0;
 468           Index = Zero;
 469           return true;
 470         }
 471         break;
 472       }
 473       }
 474     }
 475     break;
 476   }
 477   return false;
 478 }
 479
 480 bool
 481 SPUDAGToDAGISel::SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 482                                   SDValue &Base) {
 483   const int minDForm2Offset = -(1 << 7);
 484   const int maxDForm2Offset = (1 << 7) - 1;
 485   return DFormAddressPredicate(Op, N, Disp, Base, minDForm2Offset,
 486                                maxDForm2Offset);
 487 }
 488
 489 /*!
 490   \arg Op The ISD instruction (ignored)
 491   \arg N The address to be tested
 492   \arg Base Base address register/pointer
 493   \arg Index Base address index
 494
 495   Examine the input address by a base register plus a signed 10-bit
 496   displacement, [r+I10] (D-form address).
 497
 498   \return true if \a N is a D-form address with \a Base and \a Index set
 499   to non-empty SDValue instances.
 500 */
 501 bool
 502 SPUDAGToDAGISel::SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 503                                  SDValue &Index) {
 504   return DFormAddressPredicate(Op, N, Base, Index,
 505                                SPUFrameInfo::minFrameOffset(),
 506                                SPUFrameInfo::maxFrameOffset());
 507 }
 508
 509 bool
 510 SPUDAGToDAGISel::DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Base,
 511                                       SDValue &Index, int minOffset,
 512                                       int maxOffset) {
 513   unsigned Opc = N.getOpcode();
 514   EVT PtrTy = SPUtli.getPointerTy();
 515
 516   if (Opc == ISD::FrameIndex) {
 517     // Stack frame index must be less than 512 (divided by 16):
 518     FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(N);
 519     int FI = int(FIN->getIndex());
 520     DEBUG(errs() << "SelectDFormAddr: ISD::FrameIndex = "
 521                << FI << "\n");
 522     if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 523       Base = CurDAG->getTargetConstant(0, PtrTy);
 524       Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 525       return true;
 526     }
 527   } else if (Opc == ISD::ADD) {
 528     // Generated by getelementptr
 529     const SDValue Op0 = N.getOperand(0);
 530     const SDValue Op1 = N.getOperand(1);
 531
 532     if ((Op0.getOpcode() == SPUISD::Hi && Op1.getOpcode() == SPUISD::Lo)
 533         || (Op1.getOpcode() == SPUISD::Hi && Op0.getOpcode() == SPUISD::Lo)) {
 534       Base = CurDAG->getTargetConstant(0, PtrTy);
 535       Index = N;
 536       return true;
 537     } else if (Op1.getOpcode() == ISD::Constant
 538                || Op1.getOpcode() == ISD::TargetConstant) {
 539       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op1);
 540       int32_t offset = int32_t(CN->getSExtValue());
 541
 542       if (Op0.getOpcode() == ISD::FrameIndex) {
 543         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op0);
 544         int FI = int(FIN->getIndex());
 545         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 546                    << " frame index = " << FI << "\n");
 547
 548         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 549           Base = CurDAG->getTargetConstant(offset, PtrTy);
 550           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 551           return true;
 552         }
 553       } else if (offset > minOffset && offset < maxOffset) {
 554         Base = CurDAG->getTargetConstant(offset, PtrTy);
 555         Index = Op0;
 556         return true;
 557       }
 558     } else if (Op0.getOpcode() == ISD::Constant
 559                || Op0.getOpcode() == ISD::TargetConstant) {
 560       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0);
 561       int32_t offset = int32_t(CN->getSExtValue());
 562
 563       if (Op1.getOpcode() == ISD::FrameIndex) {
 564         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op1);
 565         int FI = int(FIN->getIndex());
 566         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 567                    << " frame index = " << FI << "\n");
 568
 569         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 570           Base = CurDAG->getTargetConstant(offset, PtrTy);
 571           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 572           return true;
 573         }
 574       } else if (offset > minOffset && offset < maxOffset) {
 575         Base = CurDAG->getTargetConstant(offset, PtrTy);
 576         Index = Op1;
 577         return true;
 578       }
 579     }
 580   } else if (Opc == SPUISD::IndirectAddr) {
 581     // Indirect with constant offset -> D-Form address
 582     const SDValue Op0 = N.getOperand(0);
 583     const SDValue Op1 = N.getOperand(1);
 584
 585     if (Op0.getOpcode() == SPUISD::Hi
 586         && Op1.getOpcode() == SPUISD::Lo) {
 587       // (SPUindirect (SPUhi <arg>, 0), (SPUlo <arg>, 0))
 588       Base = CurDAG->getTargetConstant(0, PtrTy);
 589       Index = N;
 590       return true;
 591     } else if (isa<ConstantSDNode>(Op0) || isa<ConstantSDNode>(Op1)) {
 592       int32_t offset = 0;
 593       SDValue idxOp;
 594
 595       if (isa<ConstantSDNode>(Op1)) {
 596         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 597         offset = int32_t(CN->getSExtValue());
 598         idxOp = Op0;
 599       } else if (isa<ConstantSDNode>(Op0)) {
 600         ConstantSDNode *CN = cast<ConstantSDNode>(Op0);
 601         offset = int32_t(CN->getSExtValue());
 602         idxOp = Op1;
 603       }
 604
 605       if (offset >= minOffset && offset <= maxOffset) {
 606         Base = CurDAG->getTargetConstant(offset, PtrTy);
 607         Index = idxOp;
 608         return true;
 609       }
 610     }
 611   } else if (Opc == SPUISD::AFormAddr) {
 612     Base = CurDAG->getTargetConstant(0, N.getValueType());
 613     Index = N;
 614     return true;
 615   } else if (Opc == SPUISD::LDRESULT) {
 616     Base = CurDAG->getTargetConstant(0, N.getValueType());
 617     Index = N;
 618     return true;
 619   } else if (Opc == ISD::Register || Opc == ISD::CopyFromReg) {
 620     unsigned OpOpc = Op->getOpcode();
 621
 622     if (OpOpc == ISD::STORE || OpOpc == ISD::LOAD) {
 623       // Direct load/store without getelementptr
 624       SDValue Addr, Offs;
 625
 626       // Get the register from CopyFromReg
 627       if (Opc == ISD::CopyFromReg)
 628         Addr = N.getOperand(1);
 629       else
 630         Addr = N;                       // Register
 631
 632       Offs = ((OpOpc == ISD::STORE) ? Op->getOperand(3) : Op->getOperand(2));
 633
 634       if (Offs.getOpcode() == ISD::Constant || Offs.getOpcode() == ISD::UNDEF) {
 635         if (Offs.getOpcode() == ISD::UNDEF)
 636           Offs = CurDAG->getTargetConstant(0, Offs.getValueType());
 637
 638         Base = Offs;
 639         Index = Addr;
 640         return true;
 641       }
 642     } else {
 643       /* If otherwise unadorned, default to D-form address with 0 offset: */
 644       if (Opc == ISD::CopyFromReg) {
 645         Index = N.getOperand(1);
 646       } else {
 647         Index = N;
 648       }
 649
 650       Base = CurDAG->getTargetConstant(0, Index.getValueType());
 651       return true;
 652     }
 653   }
 654
 655   return false;
 656 }
 657
 658 /*!
 659   \arg Op The ISD instruction operand
 660   \arg N The address operand
 661   \arg Base The base pointer operand
 662   \arg Index The offset/index operand
 663
 664   If the address \a N can be expressed as an A-form or D-form address, returns
 665   false.  Otherwise, creates two operands, Base and Index that will become the
 666   (r)(r) X-form address.
 667 */
 668 bool
 669 SPUDAGToDAGISel::SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 670                                  SDValue &Index) {
 671   if (!SelectAFormAddr(Op, N, Base, Index)
 672       && !SelectDFormAddr(Op, N, Base, Index)) {
 673     // If the address is neither A-form or D-form, punt and use an X-form
 674     // address:
 675     Base = N.getOperand(1);
 676     Index = N.getOperand(0);
 677     return true;
 678   }
 679
 680   return false;
 681 }
 682
 683 //! Convert the operand from a target-independent to a target-specific node
 684 /*!
 685  */
 686 SDNode *
 687 SPUDAGToDAGISel::Select(SDNode *N) {
 688   unsigned Opc = N->getOpcode();
 689   int n_ops = -1;
 690   unsigned NewOpc;
 691   EVT OpVT = N->getValueType(0);
 692   SDValue Ops[8];
 693   DebugLoc dl = N->getDebugLoc();
 694
 695   if (N->isMachineOpcode()) {
 696     return NULL;   // Already selected.
 697   }
 698
 699   if (Opc == ISD::FrameIndex) {
 700     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 701     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
 702     SDValue Imm0 = CurDAG->getTargetConstant(0, N->getValueType(0));
 703
 704     if (FI < 128) {
 705       NewOpc = SPU::AIr32;
 706       Ops[0] = TFI;
 707       Ops[1] = Imm0;
 708       n_ops = 2;
 709     } else {
 710       NewOpc = SPU::Ar32;
 711       Ops[0] = CurDAG->getRegister(SPU::R1, N->getValueType(0));
 712       Ops[1] = SDValue(CurDAG->getMachineNode(SPU::ILAr32, dl,
 713                                               N->getValueType(0), TFI, Imm0),
 714                        0);
 715       n_ops = 2;
 716     }
 717   } else if (Opc == ISD::Constant && OpVT == MVT::i64) {
 718     // Catch the i64 constants that end up here. Note: The backend doesn't
 719     // attempt to legalize the constant (it's useless because DAGCombiner
 720     // will insert 64-bit constants and we can't stop it).
 721     return SelectI64Constant(N, OpVT, N->getDebugLoc());
 722   } else if ((Opc == ISD::ZERO_EXTEND || Opc == ISD::ANY_EXTEND)
 723              && OpVT == MVT::i64) {
 724     SDValue Op0 = N->getOperand(0);
 725     EVT Op0VT = Op0.getValueType();
 726     EVT Op0VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 727                                     Op0VT, (128 / Op0VT.getSizeInBits()));
 728     EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(),
 729                                    OpVT, (128 / OpVT.getSizeInBits()));
 730     SDValue shufMask;
 731
 732     switch (Op0VT.getSimpleVT().SimpleTy) {
 733     default:
 734       llvm_report_error("CellSPU Select: Unhandled zero/any extend EVT");
 735       /*NOTREACHED*/
 736     case MVT::i32:
 737       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 738                                  CurDAG->getConstant(0x80808080, MVT::i32),
 739                                  CurDAG->getConstant(0x00010203, MVT::i32),
 740                                  CurDAG->getConstant(0x80808080, MVT::i32),
 741                                  CurDAG->getConstant(0x08090a0b, MVT::i32));
 742       break;
 743
 744     case MVT::i16:
 745       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 746                                  CurDAG->getConstant(0x80808080, MVT::i32),
 747                                  CurDAG->getConstant(0x80800203, MVT::i32),
 748                                  CurDAG->getConstant(0x80808080, MVT::i32),
 749                                  CurDAG->getConstant(0x80800a0b, MVT::i32));
 750       break;
 751
 752     case MVT::i8:
 753       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 754                                  CurDAG->getConstant(0x80808080, MVT::i32),
 755                                  CurDAG->getConstant(0x80808003, MVT::i32),
 756                                  CurDAG->getConstant(0x80808080, MVT::i32),
 757                                  CurDAG->getConstant(0x8080800b, MVT::i32));
 758       break;
 759     }
 760
 761     SDNode *shufMaskLoad = emitBuildVector(shufMask.getNode());
 762     SDNode *PromoteScalar =
 763             SelectCode(CurDAG->getNode(SPUISD::PREFSLOT2VEC, dl,
 764                                        Op0VecVT, Op0).getNode());
 765
 766     SDValue zextShuffle =
 767             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
 768                             SDValue(PromoteScalar, 0),
 769                             SDValue(PromoteScalar, 0),
 770                             SDValue(shufMaskLoad, 0));
 771
 772     // N.B.: BIT_CONVERT replaces and updates the zextShuffle node, so we
 773     // re-use it in the VEC2PREFSLOT selection without needing to explicitly
 774     // call SelectCode (it's already done for us.)
 775     SelectCode(CurDAG->getNode(ISD::BIT_CONVERT, dl, OpVecVT, zextShuffle).getNode());
 776     return SelectCode(CurDAG->getNode(SPUISD::VEC2PREFSLOT, dl, OpVT,
 777                                       zextShuffle).getNode());
 778   } else if (Opc == ISD::ADD && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 779     SDNode *CGLoad =
 780             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 781
 782     return SelectCode(CurDAG->getNode(SPUISD::ADD64_MARKER, dl, OpVT,
 783                                       N->getOperand(0), N->getOperand(1),
 784                                       SDValue(CGLoad, 0)).getNode());
 785   } else if (Opc == ISD::SUB && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 786     SDNode *CGLoad =
 787             emitBuildVector(getBorrowGenerateShufMask(*CurDAG, dl).getNode());
 788
 789     return SelectCode(CurDAG->getNode(SPUISD::SUB64_MARKER, dl, OpVT,
 790                                       N->getOperand(0), N->getOperand(1),
 791                                       SDValue(CGLoad, 0)).getNode());
 792   } else if (Opc == ISD::MUL && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 793     SDNode *CGLoad =
 794             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 795
 796     return SelectCode(CurDAG->getNode(SPUISD::MUL64_MARKER, dl, OpVT,
 797                                       N->getOperand(0), N->getOperand(1),
 798                                       SDValue(CGLoad, 0)).getNode());
 799   } else if (Opc == ISD::TRUNCATE) {
 800     SDValue Op0 = N->getOperand(0);
 801     if ((Op0.getOpcode() == ISD::SRA || Op0.getOpcode() == ISD::SRL)
 802         && OpVT == MVT::i32
 803         && Op0.getValueType() == MVT::i64) {
 804       // Catch (truncate:i32 ([sra|srl]:i64 arg, c), where c >= 32
 805       //
 806       // Take advantage of the fact that the upper 32 bits are in the
 807       // i32 preferred slot and avoid shuffle gymnastics:
 808       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0.getOperand(1));
 809       if (CN != 0) {
 810         unsigned shift_amt = unsigned(CN->getZExtValue());
 811
 812         if (shift_amt >= 32) {
 813           SDNode *hi32 =
 814                   CurDAG->getMachineNode(SPU::ORr32_r64, dl, OpVT,
 815                                          Op0.getOperand(0));
 816
 817           shift_amt -= 32;
 818           if (shift_amt > 0) {
 819             // Take care of the additional shift, if present:
 820             SDValue shift = CurDAG->getTargetConstant(shift_amt, MVT::i32);
 821             unsigned Opc = SPU::ROTMAIr32_i32;
 822
 823             if (Op0.getOpcode() == ISD::SRL)
 824               Opc = SPU::ROTMr32;
 825
 826             hi32 = CurDAG->getMachineNode(Opc, dl, OpVT, SDValue(hi32, 0),
 827                                           shift);
 828           }
 829
 830           return hi32;
 831         }
 832       }
 833     }
 834   } else if (Opc == ISD::SHL) {
 835     if (OpVT == MVT::i64) {
 836       return SelectSHLi64(N, OpVT);
 837     }
 838   } else if (Opc == ISD::SRL) {
 839     if (OpVT == MVT::i64) {
 840       return SelectSRLi64(N, OpVT);
 841     }
 842   } else if (Opc == ISD::SRA) {
 843     if (OpVT == MVT::i64) {
 844       return SelectSRAi64(N, OpVT);
 845     }
 846   } else if (Opc == ISD::FNEG
 847              && (OpVT == MVT::f64 || OpVT == MVT::v2f64)) {
 848     DebugLoc dl = N->getDebugLoc();
 849     // Check if the pattern is a special form of DFNMS:
 850     // (fneg (fsub (fmul R64FP:$rA, R64FP:$rB), R64FP:$rC))
 851     SDValue Op0 = N->getOperand(0);
 852     if (Op0.getOpcode() == ISD::FSUB) {
 853       SDValue Op00 = Op0.getOperand(0);
 854       if (Op00.getOpcode() == ISD::FMUL) {
 855         unsigned Opc = SPU::DFNMSf64;
 856         if (OpVT == MVT::v2f64)
 857           Opc = SPU::DFNMSv2f64;
 858
 859         return CurDAG->getMachineNode(Opc, dl, OpVT,
 860                                       Op00.getOperand(0),
 861                                       Op00.getOperand(1),
 862                                       Op0.getOperand(1));
 863       }
 864     }
 865
 866     SDValue negConst = CurDAG->getConstant(0x8000000000000000ULL, MVT::i64);
 867     SDNode *signMask = 0;
 868     unsigned Opc = SPU::XORfneg64;
 869
 870     if (OpVT == MVT::f64) {
 871       signMask = SelectI64Constant(negConst.getNode(), MVT::i64, dl);
 872     } else if (OpVT == MVT::v2f64) {
 873       Opc = SPU::XORfnegvec;
 874       signMask = emitBuildVector(CurDAG->getNode(ISD::BUILD_VECTOR, dl,
 875                                                  MVT::v2i64,
 876                                                  negConst, negConst).getNode());
 877     }
 878
 879     return CurDAG->getMachineNode(Opc, dl, OpVT,
 880                                   N->getOperand(0), SDValue(signMask, 0));
 881   } else if (Opc == ISD::FABS) {
 882     if (OpVT == MVT::f64) {
 883       SDNode *signMask = SelectI64Constant(0x7fffffffffffffffULL, MVT::i64, dl);
 884       return CurDAG->getMachineNode(SPU::ANDfabs64, dl, OpVT,
 885                                     N->getOperand(0), SDValue(signMask, 0));
 886     } else if (OpVT == MVT::v2f64) {
 887       SDValue absConst = CurDAG->getConstant(0x7fffffffffffffffULL, MVT::i64);
 888       SDValue absVec = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v2i64,
 889                                        absConst, absConst);
 890       SDNode *signMask = emitBuildVector(absVec.getNode());
 891       return CurDAG->getMachineNode(SPU::ANDfabsvec, dl, OpVT,
 892                                     N->getOperand(0), SDValue(signMask, 0));
 893     }
 894   } else if (Opc == SPUISD::LDRESULT) {
 895     // Custom select instructions for LDRESULT
 896     EVT VT = N->getValueType(0);
 897     SDValue Arg = N->getOperand(0);
 898     SDValue Chain = N->getOperand(1);
 899     SDNode *Result;
 900     const valtype_map_s *vtm = getValueTypeMapEntry(VT);
 901
 902     if (vtm->ldresult_ins == 0) {
 903       std::string msg;
 904       raw_string_ostream Msg(msg);
 905       Msg << "LDRESULT for unsupported type: "
 906            << VT.getEVTString();
 907       llvm_report_error(Msg.str());
 908     }
 909
 910     Opc = vtm->ldresult_ins;
 911     if (vtm->ldresult_imm) {
 912       SDValue Zero = CurDAG->getTargetConstant(0, VT);
 913
 914       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Zero, Chain);
 915     } else {
 916       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Arg, Chain);
 917     }
 918
 919     return Result;
 920   } else if (Opc == SPUISD::IndirectAddr) {
 921     // Look at the operands: SelectCode() will catch the cases that aren't
 922     // specifically handled here.
 923     //
 924     // SPUInstrInfo catches the following patterns:
 925     // (SPUindirect (SPUhi ...), (SPUlo ...))
 926     // (SPUindirect $sp, imm)
 927     EVT VT = N->getValueType(0);
 928     SDValue Op0 = N->getOperand(0);
 929     SDValue Op1 = N->getOperand(1);
 930     RegisterSDNode *RN;
 931
 932     if ((Op0.getOpcode() != SPUISD::Hi && Op1.getOpcode() != SPUISD::Lo)
 933         || (Op0.getOpcode() == ISD::Register
 934             && ((RN = dyn_cast<RegisterSDNode>(Op0.getNode())) != 0
 935                 && RN->getReg() != SPU::R1))) {
 936       NewOpc = SPU::Ar32;
 937       if (Op1.getOpcode() == ISD::Constant) {
 938         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 939         Op1 = CurDAG->getTargetConstant(CN->getSExtValue(), VT);
 940         NewOpc = (isI32IntS10Immediate(CN) ? SPU::AIr32 : SPU::Ar32);
 941       }
 942       Ops[0] = Op0;
 943       Ops[1] = Op1;
 944       n_ops = 2;
 945     }
 946   }
 947
 948   if (n_ops > 0) {
 949     if (N->hasOneUse())
 950       return CurDAG->SelectNodeTo(N, NewOpc, OpVT, Ops, n_ops);
 951     else
 952       return CurDAG->getMachineNode(NewOpc, dl, OpVT, Ops, n_ops);
 953   } else
 954     return SelectCode(N);
 955 }
 956
 957 /*!
 958  * Emit the instruction sequence for i64 left shifts. The basic algorithm
 959  * is to fill the bottom two word slots with zeros so that zeros are shifted
 960  * in as the entire quadword is shifted left.
 961  *
 962  * \note This code could also be used to implement v2i64 shl.
 963  *
 964  * @param Op The shl operand
 965  * @param OpVT Op's machine value value type (doesn't need to be passed, but
 966  * makes life easier.)
 967  * @return The SDNode with the entire instruction sequence
 968  */
 969 SDNode *
 970 SPUDAGToDAGISel::SelectSHLi64(SDNode *N, EVT OpVT) {
 971   SDValue Op0 = N->getOperand(0);
 972   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 973                                OpVT, (128 / OpVT.getSizeInBits()));
 974   SDValue ShiftAmt = N->getOperand(1);
 975   EVT ShiftAmtVT = ShiftAmt.getValueType();
 976   SDNode *VecOp0, *SelMask, *ZeroFill, *Shift = 0;
 977   SDValue SelMaskVal;
 978   DebugLoc dl = N->getDebugLoc();
 979
 980   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
 981   SelMaskVal = CurDAG->getTargetConstant(0xff00ULL, MVT::i16);
 982   SelMask = CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT, SelMaskVal);
 983   ZeroFill = CurDAG->getMachineNode(SPU::ILv2i64, dl, VecVT,
 984                                     CurDAG->getTargetConstant(0, OpVT));
 985   VecOp0 = CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
 986                                   SDValue(ZeroFill, 0),
 987                                   SDValue(VecOp0, 0),
 988                                   SDValue(SelMask, 0));
 989
 990   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
 991     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
 992     unsigned bits = unsigned(CN->getZExtValue()) & 7;
 993
 994     if (bytes > 0) {
 995       Shift =
 996         CurDAG->getMachineNode(SPU::SHLQBYIv2i64, dl, VecVT,
 997                                SDValue(VecOp0, 0),
 998                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
 999     }
1000
1001     if (bits > 0) {
1002       Shift =
1003         CurDAG->getMachineNode(SPU::SHLQBIIv2i64, dl, VecVT,
1004                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1005                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1006     }
1007   } else {
1008     SDNode *Bytes =
1009       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1010                              ShiftAmt,
1011                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1012     SDNode *Bits =
1013       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1014                              ShiftAmt,
1015                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1016     Shift =
1017       CurDAG->getMachineNode(SPU::SHLQBYv2i64, dl, VecVT,
1018                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1019     Shift =
1020       CurDAG->getMachineNode(SPU::SHLQBIv2i64, dl, VecVT,
1021                              SDValue(Shift, 0), SDValue(Bits, 0));
1022   }
1023
1024   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1025 }
1026
1027 /*!
1028  * Emit the instruction sequence for i64 logical right shifts.
1029  *
1030  * @param Op The shl operand
1031  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1032  * makes life easier.)
1033  * @return The SDNode with the entire instruction sequence
1034  */
1035 SDNode *
1036 SPUDAGToDAGISel::SelectSRLi64(SDNode *N, EVT OpVT) {
1037   SDValue Op0 = N->getOperand(0);
1038   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1039                                OpVT, (128 / OpVT.getSizeInBits()));
1040   SDValue ShiftAmt = N->getOperand(1);
1041   EVT ShiftAmtVT = ShiftAmt.getValueType();
1042   SDNode *VecOp0, *Shift = 0;
1043   DebugLoc dl = N->getDebugLoc();
1044
1045   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
1046
1047   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1048     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1049     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1050
1051     if (bytes > 0) {
1052       Shift =
1053         CurDAG->getMachineNode(SPU::ROTQMBYIv2i64, dl, VecVT,
1054                                SDValue(VecOp0, 0),
1055                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1056     }
1057
1058     if (bits > 0) {
1059       Shift =
1060         CurDAG->getMachineNode(SPU::ROTQMBIIv2i64, dl, VecVT,
1061                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1062                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1063     }
1064   } else {
1065     SDNode *Bytes =
1066       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1067                              ShiftAmt,
1068                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1069     SDNode *Bits =
1070       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1071                              ShiftAmt,
1072                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1073
1074     // Ensure that the shift amounts are negated!
1075     Bytes = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1076                                    SDValue(Bytes, 0),
1077                                    CurDAG->getTargetConstant(0, ShiftAmtVT));
1078
1079     Bits = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1080                                   SDValue(Bits, 0),
1081                                   CurDAG->getTargetConstant(0, ShiftAmtVT));
1082
1083     Shift =
1084       CurDAG->getMachineNode(SPU::ROTQMBYv2i64, dl, VecVT,
1085                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1086     Shift =
1087       CurDAG->getMachineNode(SPU::ROTQMBIv2i64, dl, VecVT,
1088                              SDValue(Shift, 0), SDValue(Bits, 0));
1089   }
1090
1091   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1092 }
1093
1094 /*!
1095  * Emit the instruction sequence for i64 arithmetic right shifts.
1096  *
1097  * @param Op The shl operand
1098  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1099  * makes life easier.)
1100  * @return The SDNode with the entire instruction sequence
1101  */
1102 SDNode *
1103 SPUDAGToDAGISel::SelectSRAi64(SDNode *N, EVT OpVT) {
1104   // Promote Op0 to vector
1105   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1106                                OpVT, (128 / OpVT.getSizeInBits()));
1107   SDValue ShiftAmt = N->getOperand(1);
1108   EVT ShiftAmtVT = ShiftAmt.getValueType();
1109   DebugLoc dl = N->getDebugLoc();
1110
1111   SDNode *VecOp0 =
1112     CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, N->getOperand(0));
1113
1114   SDValue SignRotAmt = CurDAG->getTargetConstant(31, ShiftAmtVT);
1115   SDNode *SignRot =
1116     CurDAG->getMachineNode(SPU::ROTMAIv2i64_i32, dl, MVT::v2i64,
1117                            SDValue(VecOp0, 0), SignRotAmt);
1118   SDNode *UpperHalfSign =
1119     CurDAG->getMachineNode(SPU::ORi32_v4i32, dl, MVT::i32, SDValue(SignRot, 0));
1120
1121   SDNode *UpperHalfSignMask =
1122     CurDAG->getMachineNode(SPU::FSM64r32, dl, VecVT, SDValue(UpperHalfSign, 0));
1123   SDNode *UpperLowerMask =
1124     CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT,
1125                            CurDAG->getTargetConstant(0xff00ULL, MVT::i16));
1126   SDNode *UpperLowerSelect =
1127     CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
1128                            SDValue(UpperHalfSignMask, 0),
1129                            SDValue(VecOp0, 0),
1130                            SDValue(UpperLowerMask, 0));
1131
1132   SDNode *Shift = 0;
1133
1134   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1135     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1136     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1137
1138     if (bytes > 0) {
1139       bytes = 31 - bytes;
1140       Shift =
1141         CurDAG->getMachineNode(SPU::ROTQBYIv2i64, dl, VecVT,
1142                                SDValue(UpperLowerSelect, 0),
1143                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1144     }
1145
1146     if (bits > 0) {
1147       bits = 8 - bits;
1148       Shift =
1149         CurDAG->getMachineNode(SPU::ROTQBIIv2i64, dl, VecVT,
1150                                SDValue((Shift != 0 ? Shift : UpperLowerSelect), 0),
1151                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1152     }
1153   } else {
1154     SDNode *NegShift =
1155       CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1156                              ShiftAmt, CurDAG->getTargetConstant(0, ShiftAmtVT));
1157
1158     Shift =
1159       CurDAG->getMachineNode(SPU::ROTQBYBIv2i64_r32, dl, VecVT,
1160                              SDValue(UpperLowerSelect, 0), SDValue(NegShift, 0));
1161     Shift =
1162       CurDAG->getMachineNode(SPU::ROTQBIv2i64, dl, VecVT,
1163                              SDValue(Shift, 0), SDValue(NegShift, 0));
1164   }
1165
1166   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1167 }
1168
1169 /*!
1170  Do the necessary magic necessary to load a i64 constant
1171  */
1172 SDNode *SPUDAGToDAGISel::SelectI64Constant(SDNode *N, EVT OpVT,
1173                                            DebugLoc dl) {
1174   ConstantSDNode *CN = cast<ConstantSDNode>(N);
1175   return SelectI64Constant(CN->getZExtValue(), OpVT, dl);
1176 }
1177
1178 SDNode *SPUDAGToDAGISel::SelectI64Constant(uint64_t Value64, EVT OpVT,
1179                                            DebugLoc dl) {
1180   EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(), OpVT, 2);
1181   SDValue i64vec =
1182           SPU::LowerV2I64Splat(OpVecVT, *CurDAG, Value64, dl);
1183
1184   // Here's where it gets interesting, because we have to parse out the
1185   // subtree handed back in i64vec:
1186
1187   if (i64vec.getOpcode() == ISD::BIT_CONVERT) {
1188     // The degenerate case where the upper and lower bits in the splat are
1189     // identical:
1190     SDValue Op0 = i64vec.getOperand(0);
1191
1192     ReplaceUses(i64vec, Op0);
1193     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1194                                   SDValue(emitBuildVector(Op0.getNode()), 0));
1195   } else if (i64vec.getOpcode() == SPUISD::SHUFB) {
1196     SDValue lhs = i64vec.getOperand(0);
1197     SDValue rhs = i64vec.getOperand(1);
1198     SDValue shufmask = i64vec.getOperand(2);
1199
1200     if (lhs.getOpcode() == ISD::BIT_CONVERT) {
1201       ReplaceUses(lhs, lhs.getOperand(0));
1202       lhs = lhs.getOperand(0);
1203     }
1204
1205     SDNode *lhsNode = (lhs.getNode()->isMachineOpcode()
1206                        ? lhs.getNode()
1207                        : emitBuildVector(lhs.getNode()));
1208
1209     if (rhs.getOpcode() == ISD::BIT_CONVERT) {
1210       ReplaceUses(rhs, rhs.getOperand(0));
1211       rhs = rhs.getOperand(0);
1212     }
1213
1214     SDNode *rhsNode = (rhs.getNode()->isMachineOpcode()
1215                        ? rhs.getNode()
1216                        : emitBuildVector(rhs.getNode()));
1217
1218     if (shufmask.getOpcode() == ISD::BIT_CONVERT) {
1219       ReplaceUses(shufmask, shufmask.getOperand(0));
1220       shufmask = shufmask.getOperand(0);
1221     }
1222
1223     SDNode *shufMaskNode = (shufmask.getNode()->isMachineOpcode()
1224                             ? shufmask.getNode()
1225                             : emitBuildVector(shufmask.getNode()));
1226
1227     SDNode *shufNode =
1228             Select(CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
1229                                    SDValue(lhsNode, 0), SDValue(rhsNode, 0),
1230                                    SDValue(shufMaskNode, 0)).getNode());
1231
1232     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1233                                   SDValue(shufNode, 0));
1234   } else if (i64vec.getOpcode() == ISD::BUILD_VECTOR) {
1235     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1236                                   SDValue(emitBuildVector(i64vec.getNode()), 0));
1237   } else {
1238     llvm_report_error("SPUDAGToDAGISel::SelectI64Constant: Unhandled i64vec"
1239                       "condition");
1240   }
1241 }
1242
1243 /// createSPUISelDag - This pass converts a legalized DAG into a
1244 /// SPU-specific DAG, ready for instruction scheduling.
1245 ///
1246 FunctionPass *llvm::createSPUISelDag(SPUTargetMachine &TM) {
1247   return new SPUDAGToDAGISel(TM);
1248 }