lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Andrew Lenharth and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Module.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include <iostream>
  26
  27 using namespace llvm;
  28
  29 /// AddLiveIn - This helper function adds the specified physical register to the
  30 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  31 /// register for it.
  32 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  33                           TargetRegisterClass *RC) {
  34   assert(RC->contains(PReg) && "Not the correct regclass!");
  35   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
  36   MF.addLiveIn(PReg, VReg);
  37   return VReg;
  38 }
  39
  40 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  41   // Set up the TargetLowering object.
  42   //I am having problems with shr n ubyte 1
  43   setShiftAmountType(MVT::i64);
  44   setSetCCResultType(MVT::i64);
  45   setSetCCResultContents(ZeroOrOneSetCCResult);
  46
  47   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  48   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  49   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  50
  51   setLoadXAction(ISD::EXTLOAD, MVT::i1,  Promote);
  52   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
  53
  54   setLoadXAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  55   setLoadXAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  56
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  58   setLoadXAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  59   setLoadXAction(ISD::SEXTLOAD, MVT::i16, Expand);
  60
  61   //  setOperationAction(ISD::BRIND,        MVT::i64,   Expand);
  62   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  63   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  64
  65   setOperationAction(ISD::TRUNCSTORE, MVT::i1, Promote);
  66
  67   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  68
  69   setOperationAction(ISD::FREM, MVT::f32, Expand);
  70   setOperationAction(ISD::FREM, MVT::f64, Expand);
  71
  72   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  73   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  74   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  75   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  76
  77   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  78     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  79     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  80     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  81   }
  82   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  83   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  84   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  85
  86   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  87   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  88   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  89   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  90
  91   setOperationAction(ISD::MEMMOVE  , MVT::Other, Expand);
  92   setOperationAction(ISD::MEMSET   , MVT::Other, Expand);
  93   setOperationAction(ISD::MEMCPY   , MVT::Other, Expand);
  94
  95   // We don't support sin/cos/sqrt
  96   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  97   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  98   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  99   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 100
 101   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 102   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 103
 104   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 105
 106   // We don't have line number support yet.
 107   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 108   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 109   setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
 110
 111   // Not implemented yet.
 112   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 113   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 114   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 115
 116   // We want to legalize GlobalAddress and ConstantPool and
 117   // ExternalSymbols nodes into the appropriate instructions to
 118   // materialize the address.
 119   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 120   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 121   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 122
 123   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 124   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 125   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 126   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 127   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 128
 129   setOperationAction(ISD::RET,     MVT::Other, Custom);
 130
 131   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 132   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 133   setOperationAction(ISD::JumpTableRelocBase, MVT::i64, Custom);
 134
 135   setStackPointerRegisterToSaveRestore(Alpha::R30);
 136
 137   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 138   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 139   addLegalFPImmediate(+0.0); //F31
 140   addLegalFPImmediate(-0.0); //-F31
 141
 142   setJumpBufSize(272);
 143   setJumpBufAlignment(16);
 144
 145   computeRegisterProperties();
 146
 147   useITOF = TM.getSubtarget<AlphaSubtarget>().hasF2I();
 148 }
 149
 150 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 151   switch (Opcode) {
 152   default: return 0;
 153   case AlphaISD::ITOFT_: return "Alpha::ITOFT_";
 154   case AlphaISD::FTOIT_: return "Alpha::FTOIT_";
 155   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 156   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 157   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 158   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 159   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 160   case AlphaISD::RelLit: return "Alpha::RelLit";
 161   case AlphaISD::GlobalBaseReg: return "Alpha::GlobalBaseReg";
 162   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 163   case AlphaISD::CALL:   return "Alpha::CALL";
 164   case AlphaISD::DivCall: return "Alpha::DivCall";
 165   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 166   }
 167 }
 168
 169 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
 170   MVT::ValueType PtrVT = Op.getValueType();
 171   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 172   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 173   SDOperand Zero = DAG.getConstant(0, PtrVT);
 174
 175   const TargetMachine &TM = DAG.getTarget();
 176
 177   SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 178                              DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 179   SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 180   return Lo;
 181 }
 182
 183 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 184 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 185
 186 //For now, just use variable size stack frame format
 187
 188 //In a standard call, the first six items are passed in registers $16
 189 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 190 //of argument-to-register correspondence.) The remaining items are
 191 //collected in a memory argument list that is a naturally aligned
 192 //array of quadwords. In a standard call, this list, if present, must
 193 //be passed at 0(SP).
 194 //7 ... n         0(SP) ... (n-7)*8(SP)
 195
 196 // //#define FP    $15
 197 // //#define RA    $26
 198 // //#define PV    $27
 199 // //#define GP    $29
 200 // //#define SP    $30
 201
 202 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 203                                        int &VarArgsBase,
 204                                        int &VarArgsOffset,
 205                                        unsigned int &GP,
 206                                        unsigned int &RA) {
 207   MachineFunction &MF = DAG.getMachineFunction();
 208   MachineFrameInfo *MFI = MF.getFrameInfo();
 209   SSARegMap *RegMap = MF.getSSARegMap();
 210   std::vector<SDOperand> ArgValues;
 211   SDOperand Root = Op.getOperand(0);
 212
 213   GP = AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass);
 214   RA = AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass);
 215
 216   unsigned args_int[] = {
 217     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 218   unsigned args_float[] = {
 219     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 220
 221   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 222     SDOperand argt;
 223     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 224     SDOperand ArgVal;
 225
 226     if (ArgNo  < 6) {
 227       unsigned Vreg;
 228       switch (ObjectVT) {
 229       default:
 230         std::cerr << "Unknown Type " << ObjectVT << "\n";
 231         abort();
 232       case MVT::f64:
 233         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 234                                       &Alpha::F8RCRegClass);
 235         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 236         break;
 237       case MVT::f32:
 238         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 239                                       &Alpha::F4RCRegClass);
 240         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 241         break;
 242       case MVT::i64:
 243         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 244                                     &Alpha::GPRCRegClass);
 245         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 246         break;
 247       }
 248     } else { //more args
 249       // Create the frame index object for this incoming parameter...
 250       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 251
 252       // Create the SelectionDAG nodes corresponding to a load
 253       //from this parameter
 254       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 255       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, DAG.getSrcValue(NULL));
 256     }
 257     ArgValues.push_back(ArgVal);
 258   }
 259
 260   // If the functions takes variable number of arguments, copy all regs to stack
 261   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 262   if (isVarArg) {
 263     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 264     std::vector<SDOperand> LS;
 265     for (int i = 0; i < 6; ++i) {
 266       if (MRegisterInfo::isPhysicalRegister(args_int[i]))
 267         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 268       SDOperand argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 269       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 270       if (i == 0) VarArgsBase = FI;
 271       SDOperand SDFI = DAG.getFrameIndex(FI, MVT::i64);
 272       LS.push_back(DAG.getNode(ISD::STORE, MVT::Other, Root, argt,
 273                                SDFI, DAG.getSrcValue(NULL)));
 274
 275       if (MRegisterInfo::isPhysicalRegister(args_float[i]))
 276         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 277       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 278       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 279       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 280       LS.push_back(DAG.getNode(ISD::STORE, MVT::Other, Root, argt,
 281                                SDFI, DAG.getSrcValue(NULL)));
 282     }
 283
 284     //Set up a token factor with all the stack traffic
 285     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 286   }
 287
 288   ArgValues.push_back(Root);
 289
 290   // Return the new list of results.
 291   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 292                                     Op.Val->value_end());
 293   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
 294 }
 295
 296 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG, unsigned int RA) {
 297   SDOperand Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 298                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 299                                     MVT::i64),
 300                                     SDOperand());
 301   switch (Op.getNumOperands()) {
 302   default:
 303     assert(0 && "Do not know how to return this many arguments!");
 304     abort();
 305   case 1:
 306     break;
 307     //return SDOperand(); // ret void is legal
 308   case 3: {
 309     MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 310     unsigned ArgReg;
 311     if (MVT::isInteger(ArgVT))
 312       ArgReg = Alpha::R0;
 313     else {
 314       assert(MVT::isFloatingPoint(ArgVT));
 315       ArgReg = Alpha::F0;
 316     }
 317     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 318     if(DAG.getMachineFunction().liveout_empty())
 319       DAG.getMachineFunction().addLiveOut(ArgReg);
 320     break;
 321   }
 322   }
 323   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 324 }
 325
 326 std::pair<SDOperand, SDOperand>
 327 AlphaTargetLowering::LowerCallTo(SDOperand Chain,
 328                                  const Type *RetTy, bool isVarArg,
 329                                  unsigned CallingConv, bool isTailCall,
 330                                  SDOperand Callee, ArgListTy &Args,
 331                                  SelectionDAG &DAG) {
 332   int NumBytes = 0;
 333   if (Args.size() > 6)
 334     NumBytes = (Args.size() - 6) * 8;
 335
 336   Chain = DAG.getCALLSEQ_START(Chain,
 337                                DAG.getConstant(NumBytes, getPointerTy()));
 338   std::vector<SDOperand> args_to_use;
 339   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 340   {
 341     switch (getValueType(Args[i].second)) {
 342     default: assert(0 && "Unexpected ValueType for argument!");
 343     case MVT::i1:
 344     case MVT::i8:
 345     case MVT::i16:
 346     case MVT::i32:
 347       // Promote the integer to 64 bits.  If the input type is signed use a
 348       // sign extend, otherwise use a zero extend.
 349       if (Args[i].second->isSigned())
 350         Args[i].first = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].first);
 351       else
 352         Args[i].first = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].first);
 353       break;
 354     case MVT::i64:
 355     case MVT::f64:
 356     case MVT::f32:
 357       break;
 358     }
 359     args_to_use.push_back(Args[i].first);
 360   }
 361
 362   std::vector<MVT::ValueType> RetVals;
 363   MVT::ValueType RetTyVT = getValueType(RetTy);
 364   MVT::ValueType ActualRetTyVT = RetTyVT;
 365   if (RetTyVT >= MVT::i1 && RetTyVT <= MVT::i32)
 366     ActualRetTyVT = MVT::i64;
 367
 368   if (RetTyVT != MVT::isVoid)
 369     RetVals.push_back(ActualRetTyVT);
 370   RetVals.push_back(MVT::Other);
 371
 372   std::vector<SDOperand> Ops;
 373   Ops.push_back(Chain);
 374   Ops.push_back(Callee);
 375   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 376   SDOperand TheCall = DAG.getNode(AlphaISD::CALL, RetVals, &Ops[0], Ops.size());
 377   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 378   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 379                       DAG.getConstant(NumBytes, getPointerTy()));
 380   SDOperand RetVal = TheCall;
 381
 382   if (RetTyVT != ActualRetTyVT) {
 383     RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext : ISD::AssertZext,
 384                          MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 385     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 386   }
 387
 388   return std::make_pair(RetVal, Chain);
 389 }
 390
 391 void AlphaTargetLowering::restoreGP(MachineBasicBlock* BB)
 392 {
 393   BuildMI(BB, Alpha::BIS, 2, Alpha::R29).addReg(GP).addReg(GP);
 394 }
 395 void AlphaTargetLowering::restoreRA(MachineBasicBlock* BB)
 396 {
 397   BuildMI(BB, Alpha::BIS, 2, Alpha::R26).addReg(RA).addReg(RA);
 398 }
 399
 400 static int getUID()
 401 {
 402   static int id = 0;
 403   return ++id;
 404 }
 405
 406 /// LowerOperation - Provide custom lowering hooks for some operations.
 407 ///
 408 SDOperand AlphaTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 409   switch (Op.getOpcode()) {
 410   default: assert(0 && "Wasn't expecting to be able to lower this!");
 411   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 412                                                            VarArgsBase,
 413                                                            VarArgsOffset,
 414                                                            GP, RA);
 415   case ISD::RET: return LowerRET(Op,DAG, getVRegRA());
 416   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 417   case ISD::JumpTableRelocBase:
 418     return DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64);
 419
 420   case ISD::SINT_TO_FP: {
 421     assert(MVT::i64 == Op.getOperand(0).getValueType() &&
 422            "Unhandled SINT_TO_FP type in custom expander!");
 423     SDOperand LD;
 424     bool isDouble = MVT::f64 == Op.getValueType();
 425     if (useITOF) {
 426       LD = DAG.getNode(AlphaISD::ITOFT_, MVT::f64, Op.getOperand(0));
 427     } else {
 428       int FrameIdx =
 429         DAG.getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 430       SDOperand FI = DAG.getFrameIndex(FrameIdx, MVT::i64);
 431       SDOperand ST = DAG.getNode(ISD::STORE, MVT::Other, DAG.getEntryNode(),
 432                                  Op.getOperand(0), FI, DAG.getSrcValue(0));
 433       LD = DAG.getLoad(MVT::f64, ST, FI, DAG.getSrcValue(0));
 434       }
 435     SDOperand FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 436                                isDouble?MVT::f64:MVT::f32, LD);
 437     return FP;
 438   }
 439   case ISD::FP_TO_SINT: {
 440     bool isDouble = MVT::f64 == Op.getOperand(0).getValueType();
 441     SDOperand src = Op.getOperand(0);
 442
 443     if (!isDouble) //Promote
 444       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 445
 446     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 447
 448     if (useITOF) {
 449       return DAG.getNode(AlphaISD::FTOIT_, MVT::i64, src);
 450     } else {
 451       int FrameIdx =
 452         DAG.getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 453       SDOperand FI = DAG.getFrameIndex(FrameIdx, MVT::i64);
 454       SDOperand ST = DAG.getNode(ISD::STORE, MVT::Other, DAG.getEntryNode(),
 455                                  src, FI, DAG.getSrcValue(0));
 456       return DAG.getLoad(MVT::i64, ST, FI, DAG.getSrcValue(0));
 457       }
 458   }
 459   case ISD::ConstantPool: {
 460     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 461     Constant *C = CP->getConstVal();
 462     SDOperand CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 463
 464     SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 465                                DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 466     SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 467     return Lo;
 468   }
 469   case ISD::GlobalAddress: {
 470     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 471     GlobalValue *GV = GSDN->getGlobal();
 472     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 473
 474     //    if (!GV->hasWeakLinkage() && !GV->isExternal() && !GV->hasLinkOnceLinkage()) {
 475     if (GV->hasInternalLinkage()) {
 476       SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 477                                  DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 478       SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 479       return Lo;
 480     } else
 481       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA, DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 482   }
 483   case ISD::ExternalSymbol: {
 484     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 485                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)->getSymbol(), MVT::i64),
 486                        DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 487   }
 488
 489   case ISD::UREM:
 490   case ISD::SREM:
 491     //Expand only on constant case
 492     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 493       MVT::ValueType VT = Op.Val->getValueType(0);
 494       unsigned Opc = Op.Val->getOpcode() == ISD::UREM ? ISD::UDIV : ISD::SDIV;
 495       SDOperand Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 496         BuildUDIV(Op.Val, DAG, NULL) :
 497         BuildSDIV(Op.Val, DAG, NULL);
 498       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 499       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 500       return Tmp1;
 501     }
 502     //fall through
 503   case ISD::SDIV:
 504   case ISD::UDIV:
 505     if (MVT::isInteger(Op.getValueType())) {
 506       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 507         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 508           : BuildUDIV(Op.Val, DAG, NULL);
 509       const char* opstr = 0;
 510       switch(Op.getOpcode()) {
 511       case ISD::UREM: opstr = "__remqu"; break;
 512       case ISD::SREM: opstr = "__remq";  break;
 513       case ISD::UDIV: opstr = "__divqu"; break;
 514       case ISD::SDIV: opstr = "__divq";  break;
 515       }
 516       SDOperand Tmp1 = Op.getOperand(0),
 517         Tmp2 = Op.getOperand(1),
 518         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 519       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 520     }
 521     break;
 522
 523   case ISD::VAARG: {
 524     SDOperand Chain = Op.getOperand(0);
 525     SDOperand VAListP = Op.getOperand(1);
 526     SDOperand VAListS = Op.getOperand(2);
 527
 528     SDOperand Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS);
 529     SDOperand Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 530                                 DAG.getConstant(8, MVT::i64));
 531     SDOperand Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 532                                       Tmp, DAG.getSrcValue(0), MVT::i32);
 533     SDOperand DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 534     if (MVT::isFloatingPoint(Op.getValueType()))
 535     {
 536       //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 537       SDOperand FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 538                                         DAG.getConstant(8*6, MVT::i64));
 539       SDOperand CC = DAG.getSetCC(MVT::i64, Offset,
 540                                   DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 541       DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 542     }
 543
 544     SDOperand NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 545                                       DAG.getConstant(8, MVT::i64));
 546     SDOperand Update = DAG.getNode(ISD::TRUNCSTORE, MVT::Other,
 547                                    Offset.getValue(1), NewOffset,
 548                                    Tmp, DAG.getSrcValue(0),
 549                                    DAG.getValueType(MVT::i32));
 550
 551     SDOperand Result;
 552     if (Op.getValueType() == MVT::i32)
 553       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Update, DataPtr,
 554                               DAG.getSrcValue(0), MVT::i32);
 555     else
 556       Result = DAG.getLoad(Op.getValueType(), Update, DataPtr,
 557                            DAG.getSrcValue(0));
 558     return Result;
 559   }
 560   case ISD::VACOPY: {
 561     SDOperand Chain = Op.getOperand(0);
 562     SDOperand DestP = Op.getOperand(1);
 563     SDOperand SrcP = Op.getOperand(2);
 564     SDOperand DestS = Op.getOperand(3);
 565     SDOperand SrcS = Op.getOperand(4);
 566
 567     SDOperand Val = DAG.getLoad(getPointerTy(), Chain, SrcP, SrcS);
 568     SDOperand Result = DAG.getNode(ISD::STORE, MVT::Other, Val.getValue(1), Val,
 569                                    DestP, DestS);
 570     SDOperand NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 571                                DAG.getConstant(8, MVT::i64));
 572     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP,
 573                          DAG.getSrcValue(0), MVT::i32);
 574     SDOperand NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 575                                 DAG.getConstant(8, MVT::i64));
 576     return DAG.getNode(ISD::TRUNCSTORE, MVT::Other, Val.getValue(1),
 577                        Val, NPD, DAG.getSrcValue(0),DAG.getValueType(MVT::i32));
 578   }
 579   case ISD::VASTART: {
 580     SDOperand Chain = Op.getOperand(0);
 581     SDOperand VAListP = Op.getOperand(1);
 582     SDOperand VAListS = Op.getOperand(2);
 583
 584     // vastart stores the address of the VarArgsBase and VarArgsOffset
 585     SDOperand FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 586     SDOperand S1  = DAG.getNode(ISD::STORE, MVT::Other, Chain, FR, VAListP,
 587                                 VAListS);
 588     SDOperand SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 589                                 DAG.getConstant(8, MVT::i64));
 590     return DAG.getNode(ISD::TRUNCSTORE, MVT::Other, S1,
 591                        DAG.getConstant(VarArgsOffset, MVT::i64), SA2,
 592                        DAG.getSrcValue(0), DAG.getValueType(MVT::i32));
 593   }
 594   }
 595
 596   return SDOperand();
 597 }
 598
 599 SDOperand AlphaTargetLowering::CustomPromoteOperation(SDOperand Op,
 600                                                       SelectionDAG &DAG) {
 601   assert(Op.getValueType() == MVT::i32 &&
 602          Op.getOpcode() == ISD::VAARG &&
 603          "Unknown node to custom promote!");
 604
 605   // The code in LowerOperation already handles i32 vaarg
 606   return LowerOperation(Op, DAG);
 607 }
 608
 609
 610 //Inline Asm
 611
 612 /// getConstraintType - Given a constraint letter, return the type of
 613 /// constraint it is for this target.
 614 AlphaTargetLowering::ConstraintType
 615 AlphaTargetLowering::getConstraintType(char ConstraintLetter) const {
 616   switch (ConstraintLetter) {
 617   default: break;
 618   case 'f':
 619   case 'r':
 620     return C_RegisterClass;
 621   }
 622   return TargetLowering::getConstraintType(ConstraintLetter);
 623 }
 624
 625 std::vector<unsigned> AlphaTargetLowering::
 626 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 627                                   MVT::ValueType VT) const {
 628   if (Constraint.size() == 1) {
 629     switch (Constraint[0]) {
 630     default: break;  // Unknown constriant letter
 631     case 'f':
 632       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 633                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 634                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 635                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 636                                    Alpha::F12, Alpha::F13, Alpha::F14,
 637                                    Alpha::F15, Alpha::F16, Alpha::F17,
 638                                    Alpha::F18, Alpha::F19, Alpha::F20,
 639                                    Alpha::F21, Alpha::F22, Alpha::F23,
 640                                    Alpha::F24, Alpha::F25, Alpha::F26,
 641                                    Alpha::F27, Alpha::F28, Alpha::F29,
 642                                    Alpha::F30, Alpha::F31, 0);
 643     case 'r':
 644       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 645                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 646                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 647                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 648                                    Alpha::R12, Alpha::R13, Alpha::R14,
 649                                    Alpha::R15, Alpha::R16, Alpha::R17,
 650                                    Alpha::R18, Alpha::R19, Alpha::R20,
 651                                    Alpha::R21, Alpha::R22, Alpha::R23,
 652                                    Alpha::R24, Alpha::R25, Alpha::R26,
 653                                    Alpha::R27, Alpha::R28, Alpha::R29,
 654                                    Alpha::R30, Alpha::R31, 0);
 655
 656     }
 657   }
 658
 659   return std::vector<unsigned>();
 660 }