lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineRegisterInfo.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Module.h"
  25 #include "llvm/Support/CommandLine.h"
  26 using namespace llvm;
  27
  28 /// AddLiveIn - This helper function adds the specified physical register to the
  29 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  30 /// register for it.
  31 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  32                           TargetRegisterClass *RC) {
  33   assert(RC->contains(PReg) && "Not the correct regclass!");
  34   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
  35   MF.getRegInfo().addLiveIn(PReg, VReg);
  36   return VReg;
  37 }
  38
  39 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  40   // Set up the TargetLowering object.
  41   //I am having problems with shr n ubyte 1
  42   setShiftAmountType(MVT::i64);
  43   setSetCCResultContents(ZeroOrOneSetCCResult);
  44
  45   setUsesGlobalOffsetTable(true);
  46
  47   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  48   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  49   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  50
  51   setLoadXAction(ISD::EXTLOAD, MVT::i1,  Promote);
  52   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
  53
  54   setLoadXAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  55   setLoadXAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  56
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  58   setLoadXAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  59   setLoadXAction(ISD::SEXTLOAD, MVT::i16, Expand);
  60
  61   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  62   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  63   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  64   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  65
  66   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  67
  68   setOperationAction(ISD::FREM, MVT::f32, Expand);
  69   setOperationAction(ISD::FREM, MVT::f64, Expand);
  70
  71   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  72   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  73   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  74   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  75
  76   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  77     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  78     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  79     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  80   }
  81   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  82   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  83   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  84
  85   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  86   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  87   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  88   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  89
  90   // We don't support sin/cos/sqrt/pow
  91   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  92   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  93   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  94   setOperationAction(ISD::FCOS , MVT::f32, Expand);
  95
  96   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  97   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  98
  99   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 100   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 101
 102   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 103
 104   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Promote);
 105
 106   // We don't have line number support yet.
 107   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 108   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 109   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 110   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 111
 112   // Not implemented yet.
 113   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 114   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 115   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 116
 117   // We want to legalize GlobalAddress and ConstantPool and
 118   // ExternalSymbols nodes into the appropriate instructions to
 119   // materialize the address.
 120   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 121   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 122   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 123   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 124
 125   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 126   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 127   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 128   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 129   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 130
 131   setOperationAction(ISD::RET,     MVT::Other, Custom);
 132
 133   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 134   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 135
 136   setStackPointerRegisterToSaveRestore(Alpha::R30);
 137
 138   addLegalFPImmediate(APFloat(+0.0)); //F31
 139   addLegalFPImmediate(APFloat(+0.0f)); //F31
 140   addLegalFPImmediate(APFloat(-0.0)); //-F31
 141   addLegalFPImmediate(APFloat(-0.0f)); //-F31
 142
 143   setJumpBufSize(272);
 144   setJumpBufAlignment(16);
 145
 146   computeRegisterProperties();
 147 }
 148
 149 MVT AlphaTargetLowering::getSetCCResultType(const SDValue &) const {
 150   return MVT::i64;
 151 }
 152
 153 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 154   switch (Opcode) {
 155   default: return 0;
 156   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 157   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 158   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 159   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 160   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 161   case AlphaISD::RelLit: return "Alpha::RelLit";
 162   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 163   case AlphaISD::CALL:   return "Alpha::CALL";
 164   case AlphaISD::DivCall: return "Alpha::DivCall";
 165   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 166   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 167   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 168   }
 169 }
 170
 171 static SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
 172   MVT PtrVT = Op.getValueType();
 173   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 174   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 175   SDValue Zero = DAG.getConstant(0, PtrVT);
 176
 177   SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 178                              DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 179   SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 180   return Lo;
 181 }
 182
 183 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 184 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 185
 186 //For now, just use variable size stack frame format
 187
 188 //In a standard call, the first six items are passed in registers $16
 189 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 190 //of argument-to-register correspondence.) The remaining items are
 191 //collected in a memory argument list that is a naturally aligned
 192 //array of quadwords. In a standard call, this list, if present, must
 193 //be passed at 0(SP).
 194 //7 ... n         0(SP) ... (n-7)*8(SP)
 195
 196 // //#define FP    $15
 197 // //#define RA    $26
 198 // //#define PV    $27
 199 // //#define GP    $29
 200 // //#define SP    $30
 201
 202 static SDValue LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG,
 203                                        int &VarArgsBase,
 204                                        int &VarArgsOffset) {
 205   MachineFunction &MF = DAG.getMachineFunction();
 206   MachineFrameInfo *MFI = MF.getFrameInfo();
 207   std::vector<SDValue> ArgValues;
 208   SDValue Root = Op.getOperand(0);
 209
 210   AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass); //GP
 211   AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass); //RA
 212
 213   unsigned args_int[] = {
 214     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 215   unsigned args_float[] = {
 216     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 217
 218   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 219     SDValue argt;
 220     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
 221     SDValue ArgVal;
 222
 223     if (ArgNo  < 6) {
 224       switch (ObjectVT.getSimpleVT()) {
 225       default:
 226         assert(false && "Invalid value type!");
 227       case MVT::f64:
 228         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 229                                       &Alpha::F8RCRegClass);
 230         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 231         break;
 232       case MVT::f32:
 233         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 234                                       &Alpha::F4RCRegClass);
 235         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 236         break;
 237       case MVT::i64:
 238         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 239                                     &Alpha::GPRCRegClass);
 240         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 241         break;
 242       }
 243     } else { //more args
 244       // Create the frame index object for this incoming parameter...
 245       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 246
 247       // Create the SelectionDAG nodes corresponding to a load
 248       //from this parameter
 249       SDValue FIN = DAG.getFrameIndex(FI, MVT::i64);
 250       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 251     }
 252     ArgValues.push_back(ArgVal);
 253   }
 254
 255   // If the functions takes variable number of arguments, copy all regs to stack
 256   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 257   if (isVarArg) {
 258     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 259     std::vector<SDValue> LS;
 260     for (int i = 0; i < 6; ++i) {
 261       if (TargetRegisterInfo::isPhysicalRegister(args_int[i]))
 262         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 263       SDValue argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 264       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 265       if (i == 0) VarArgsBase = FI;
 266       SDValue SDFI = DAG.getFrameIndex(FI, MVT::i64);
 267       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 268
 269       if (TargetRegisterInfo::isPhysicalRegister(args_float[i]))
 270         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 271       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 272       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 273       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 274       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 275     }
 276
 277     //Set up a token factor with all the stack traffic
 278     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 279   }
 280
 281   ArgValues.push_back(Root);
 282
 283   // Return the new list of results.
 284   return DAG.getMergeValues(Op.Val->getVTList(), &ArgValues[0],
 285                             ArgValues.size());
 286 }
 287
 288 static SDValue LowerRET(SDValue Op, SelectionDAG &DAG) {
 289   SDValue Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 290                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 291                                                 MVT::i64),
 292                                     SDValue());
 293   switch (Op.getNumOperands()) {
 294   default:
 295     assert(0 && "Do not know how to return this many arguments!");
 296     abort();
 297   case 1:
 298     break;
 299     //return SDValue(); // ret void is legal
 300   case 3: {
 301     MVT ArgVT = Op.getOperand(1).getValueType();
 302     unsigned ArgReg;
 303     if (ArgVT.isInteger())
 304       ArgReg = Alpha::R0;
 305     else {
 306       assert(ArgVT.isFloatingPoint());
 307       ArgReg = Alpha::F0;
 308     }
 309     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 310     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 311       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg);
 312     break;
 313   }
 314   }
 315   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 316 }
 317
 318 std::pair<SDValue, SDValue>
 319 AlphaTargetLowering::LowerCallTo(SDValue Chain, const Type *RetTy,
 320                                  bool RetSExt, bool RetZExt, bool isVarArg,
 321                                  unsigned CallingConv, bool isTailCall,
 322                                  SDValue Callee, ArgListTy &Args,
 323                                  SelectionDAG &DAG) {
 324   int NumBytes = 0;
 325   if (Args.size() > 6)
 326     NumBytes = (Args.size() - 6) * 8;
 327
 328   Chain = DAG.getCALLSEQ_START(Chain,
 329                                DAG.getConstant(NumBytes, getPointerTy()));
 330   std::vector<SDValue> args_to_use;
 331   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 332   {
 333     switch (getValueType(Args[i].Ty).getSimpleVT()) {
 334     default: assert(0 && "Unexpected ValueType for argument!");
 335     case MVT::i1:
 336     case MVT::i8:
 337     case MVT::i16:
 338     case MVT::i32:
 339       // Promote the integer to 64 bits.  If the input type is signed use a
 340       // sign extend, otherwise use a zero extend.
 341       if (Args[i].isSExt)
 342         Args[i].Node = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].Node);
 343       else if (Args[i].isZExt)
 344         Args[i].Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].Node);
 345       else
 346         Args[i].Node = DAG.getNode(ISD::ANY_EXTEND, MVT::i64, Args[i].Node);
 347       break;
 348     case MVT::i64:
 349     case MVT::f64:
 350     case MVT::f32:
 351       break;
 352     }
 353     args_to_use.push_back(Args[i].Node);
 354   }
 355
 356   std::vector<MVT> RetVals;
 357   MVT RetTyVT = getValueType(RetTy);
 358   MVT ActualRetTyVT = RetTyVT;
 359   if (RetTyVT.getSimpleVT() >= MVT::i1 && RetTyVT.getSimpleVT() <= MVT::i32)
 360     ActualRetTyVT = MVT::i64;
 361
 362   if (RetTyVT != MVT::isVoid)
 363     RetVals.push_back(ActualRetTyVT);
 364   RetVals.push_back(MVT::Other);
 365
 366   std::vector<SDValue> Ops;
 367   Ops.push_back(Chain);
 368   Ops.push_back(Callee);
 369   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 370   SDValue TheCall = DAG.getNode(AlphaISD::CALL, RetVals, &Ops[0], Ops.size());
 371   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 372   Chain = DAG.getCALLSEQ_END(Chain,
 373                              DAG.getConstant(NumBytes, getPointerTy()),
 374                              DAG.getConstant(0, getPointerTy()),
 375                              SDValue());
 376   SDValue RetVal = TheCall;
 377
 378   if (RetTyVT != ActualRetTyVT) {
 379     ISD::NodeType AssertKind = ISD::DELETED_NODE;
 380     if (RetSExt)
 381       AssertKind = ISD::AssertSext;
 382     else if (RetZExt)
 383       AssertKind = ISD::AssertZext;
 384
 385     if (AssertKind != ISD::DELETED_NODE)
 386       RetVal = DAG.getNode(AssertKind, MVT::i64, RetVal,
 387                            DAG.getValueType(RetTyVT));
 388
 389     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 390   }
 391
 392   return std::make_pair(RetVal, Chain);
 393 }
 394
 395 void AlphaTargetLowering::LowerVAARG(SDNode *N, SDValue &Chain,
 396                                      SDValue &DataPtr, SelectionDAG &DAG) {
 397   Chain = N->getOperand(0);
 398   SDValue VAListP = N->getOperand(1);
 399   const Value *VAListS = cast<SrcValueSDNode>(N->getOperand(2))->getValue();
 400
 401   SDValue Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS, 0);
 402   SDValue Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 403                               DAG.getConstant(8, MVT::i64));
 404   SDValue Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 405                                     Tmp, NULL, 0, MVT::i32);
 406   DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 407   if (N->getValueType(0).isFloatingPoint())
 408   {
 409     //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 410     SDValue FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 411                                       DAG.getConstant(8*6, MVT::i64));
 412     SDValue CC = DAG.getSetCC(MVT::i64, Offset,
 413                                 DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 414     DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 415   }
 416
 417   SDValue NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 418                                     DAG.getConstant(8, MVT::i64));
 419   Chain = DAG.getTruncStore(Offset.getValue(1), NewOffset, Tmp, NULL, 0,
 420                             MVT::i32);
 421 }
 422
 423 /// LowerOperation - Provide custom lowering hooks for some operations.
 424 ///
 425 SDValue AlphaTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
 426   switch (Op.getOpcode()) {
 427   default: assert(0 && "Wasn't expecting to be able to lower this!");
 428   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 429                                                            VarArgsBase,
 430                                                            VarArgsOffset);
 431
 432   case ISD::RET: return LowerRET(Op,DAG);
 433   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 434
 435   case ISD::SINT_TO_FP: {
 436     assert(Op.getOperand(0).getValueType() == MVT::i64 &&
 437            "Unhandled SINT_TO_FP type in custom expander!");
 438     SDValue LD;
 439     bool isDouble = Op.getValueType() == MVT::f64;
 440     LD = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
 441     SDValue FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 442                                isDouble?MVT::f64:MVT::f32, LD);
 443     return FP;
 444   }
 445   case ISD::FP_TO_SINT: {
 446     bool isDouble = Op.getOperand(0).getValueType() == MVT::f64;
 447     SDValue src = Op.getOperand(0);
 448
 449     if (!isDouble) //Promote
 450       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 451
 452     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 453
 454     return DAG.getNode(ISD::BIT_CONVERT, MVT::i64, src);
 455   }
 456   case ISD::ConstantPool: {
 457     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 458     Constant *C = CP->getConstVal();
 459     SDValue CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 460
 461     SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 462                                DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 463     SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 464     return Lo;
 465   }
 466   case ISD::GlobalTLSAddress:
 467     assert(0 && "TLS not implemented for Alpha.");
 468   case ISD::GlobalAddress: {
 469     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 470     GlobalValue *GV = GSDN->getGlobal();
 471     SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 472
 473     //    if (!GV->hasWeakLinkage() && !GV->isDeclaration() && !GV->hasLinkOnceLinkage()) {
 474     if (GV->hasInternalLinkage()) {
 475       SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 476                                 DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 477       SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 478       return Lo;
 479     } else
 480       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA,
 481                          DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 482   }
 483   case ISD::ExternalSymbol: {
 484     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 485                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 486                                                    ->getSymbol(), MVT::i64),
 487                        DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 488   }
 489
 490   case ISD::UREM:
 491   case ISD::SREM:
 492     //Expand only on constant case
 493     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 494       MVT VT = Op.Val->getValueType(0);
 495       SDValue Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 496         BuildUDIV(Op.Val, DAG, NULL) :
 497         BuildSDIV(Op.Val, DAG, NULL);
 498       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 499       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 500       return Tmp1;
 501     }
 502     //fall through
 503   case ISD::SDIV:
 504   case ISD::UDIV:
 505     if (Op.getValueType().isInteger()) {
 506       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 507         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 508           : BuildUDIV(Op.Val, DAG, NULL);
 509       const char* opstr = 0;
 510       switch (Op.getOpcode()) {
 511       case ISD::UREM: opstr = "__remqu"; break;
 512       case ISD::SREM: opstr = "__remq";  break;
 513       case ISD::UDIV: opstr = "__divqu"; break;
 514       case ISD::SDIV: opstr = "__divq";  break;
 515       }
 516       SDValue Tmp1 = Op.getOperand(0),
 517         Tmp2 = Op.getOperand(1),
 518         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 519       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 520     }
 521     break;
 522
 523   case ISD::VAARG: {
 524     SDValue Chain, DataPtr;
 525     LowerVAARG(Op.Val, Chain, DataPtr, DAG);
 526
 527     SDValue Result;
 528     if (Op.getValueType() == MVT::i32)
 529       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Chain, DataPtr,
 530                               NULL, 0, MVT::i32);
 531     else
 532       Result = DAG.getLoad(Op.getValueType(), Chain, DataPtr, NULL, 0);
 533     return Result;
 534   }
 535   case ISD::VACOPY: {
 536     SDValue Chain = Op.getOperand(0);
 537     SDValue DestP = Op.getOperand(1);
 538     SDValue SrcP = Op.getOperand(2);
 539     const Value *DestS = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
 540     const Value *SrcS = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
 541
 542     SDValue Val = DAG.getLoad(getPointerTy(), Chain, SrcP, SrcS, 0);
 543     SDValue Result = DAG.getStore(Val.getValue(1), Val, DestP, DestS, 0);
 544     SDValue NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 545                                DAG.getConstant(8, MVT::i64));
 546     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP, NULL,0, MVT::i32);
 547     SDValue NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 548                                 DAG.getConstant(8, MVT::i64));
 549     return DAG.getTruncStore(Val.getValue(1), Val, NPD, NULL, 0, MVT::i32);
 550   }
 551   case ISD::VASTART: {
 552     SDValue Chain = Op.getOperand(0);
 553     SDValue VAListP = Op.getOperand(1);
 554     const Value *VAListS = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 555
 556     // vastart stores the address of the VarArgsBase and VarArgsOffset
 557     SDValue FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 558     SDValue S1  = DAG.getStore(Chain, FR, VAListP, VAListS, 0);
 559     SDValue SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 560                                 DAG.getConstant(8, MVT::i64));
 561     return DAG.getTruncStore(S1, DAG.getConstant(VarArgsOffset, MVT::i64),
 562                              SA2, NULL, 0, MVT::i32);
 563   }
 564   case ISD::RETURNADDR:
 565     return DAG.getNode(AlphaISD::GlobalRetAddr, MVT::i64);
 566       //FIXME: implement
 567   case ISD::FRAMEADDR:          break;
 568   }
 569
 570   return SDValue();
 571 }
 572
 573 SDNode *AlphaTargetLowering::ReplaceNodeResults(SDNode *N,
 574                                                 SelectionDAG &DAG) {
 575   assert(N->getValueType(0) == MVT::i32 &&
 576          N->getOpcode() == ISD::VAARG &&
 577          "Unknown node to custom promote!");
 578
 579   SDValue Chain, DataPtr;
 580   LowerVAARG(N, Chain, DataPtr, DAG);
 581   return DAG.getLoad(N->getValueType(0), Chain, DataPtr, NULL, 0).Val;
 582 }
 583
 584
 585 //Inline Asm
 586
 587 /// getConstraintType - Given a constraint letter, return the type of
 588 /// constraint it is for this target.
 589 AlphaTargetLowering::ConstraintType
 590 AlphaTargetLowering::getConstraintType(const std::string &Constraint) const {
 591   if (Constraint.size() == 1) {
 592     switch (Constraint[0]) {
 593     default: break;
 594     case 'f':
 595     case 'r':
 596       return C_RegisterClass;
 597     }
 598   }
 599   return TargetLowering::getConstraintType(Constraint);
 600 }
 601
 602 std::vector<unsigned> AlphaTargetLowering::
 603 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 604                                   MVT VT) const {
 605   if (Constraint.size() == 1) {
 606     switch (Constraint[0]) {
 607     default: break;  // Unknown constriant letter
 608     case 'f':
 609       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 610                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 611                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 612                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 613                                    Alpha::F12, Alpha::F13, Alpha::F14,
 614                                    Alpha::F15, Alpha::F16, Alpha::F17,
 615                                    Alpha::F18, Alpha::F19, Alpha::F20,
 616                                    Alpha::F21, Alpha::F22, Alpha::F23,
 617                                    Alpha::F24, Alpha::F25, Alpha::F26,
 618                                    Alpha::F27, Alpha::F28, Alpha::F29,
 619                                    Alpha::F30, Alpha::F31, 0);
 620     case 'r':
 621       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 622                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 623                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 624                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 625                                    Alpha::R12, Alpha::R13, Alpha::R14,
 626                                    Alpha::R15, Alpha::R16, Alpha::R17,
 627                                    Alpha::R18, Alpha::R19, Alpha::R20,
 628                                    Alpha::R21, Alpha::R22, Alpha::R23,
 629                                    Alpha::R24, Alpha::R25, Alpha::R26,
 630                                    Alpha::R27, Alpha::R28, Alpha::R29,
 631                                    Alpha::R30, Alpha::R31, 0);
 632     }
 633   }
 634
 635   return std::vector<unsigned>();
 636 }
 637 //===----------------------------------------------------------------------===//
 638 //  Other Lowering Code
 639 //===----------------------------------------------------------------------===//
 640
 641 MachineBasicBlock *
 642 AlphaTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 643                                                  MachineBasicBlock *BB) {
 644   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 645   assert((MI->getOpcode() == Alpha::CAS32 ||
 646           MI->getOpcode() == Alpha::CAS64 ||
 647           MI->getOpcode() == Alpha::LAS32 ||
 648           MI->getOpcode() == Alpha::LAS64 ||
 649           MI->getOpcode() == Alpha::SWAP32 ||
 650           MI->getOpcode() == Alpha::SWAP64) &&
 651          "Unexpected instr type to insert");
 652
 653   bool is32 = MI->getOpcode() == Alpha::CAS32 ||
 654     MI->getOpcode() == Alpha::LAS32 ||
 655     MI->getOpcode() == Alpha::SWAP32;
 656
 657   //Load locked store conditional for atomic ops take on the same form
 658   //start:
 659   //ll
 660   //do stuff (maybe branch to exit)
 661   //sc
 662   //test sc and maybe branck to start
 663   //exit:
 664   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 665   MachineFunction::iterator It = BB;
 666   ++It;
 667
 668   MachineBasicBlock *thisMBB = BB;
 669   MachineFunction *F = BB->getParent();
 670   MachineBasicBlock *llscMBB = F->CreateMachineBasicBlock(LLVM_BB);
 671   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
 672
 673   sinkMBB->transferSuccessors(thisMBB);
 674
 675   F->insert(It, llscMBB);
 676   F->insert(It, sinkMBB);
 677
 678   BuildMI(thisMBB, TII->get(Alpha::BR)).addMBB(llscMBB);
 679
 680   unsigned reg_res = MI->getOperand(0).getReg(),
 681     reg_ptr = MI->getOperand(1).getReg(),
 682     reg_v2 = MI->getOperand(2).getReg(),
 683     reg_store = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 684
 685   BuildMI(llscMBB, TII->get(is32 ? Alpha::LDL_L : Alpha::LDQ_L),
 686           reg_res).addImm(0).addReg(reg_ptr);
 687   switch (MI->getOpcode()) {
 688   case Alpha::CAS32:
 689   case Alpha::CAS64: {
 690     unsigned reg_cmp
 691       = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 692     BuildMI(llscMBB, TII->get(Alpha::CMPEQ), reg_cmp)
 693       .addReg(reg_v2).addReg(reg_res);
 694     BuildMI(llscMBB, TII->get(Alpha::BEQ))
 695       .addImm(0).addReg(reg_cmp).addMBB(sinkMBB);
 696     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 697       .addReg(Alpha::R31).addReg(MI->getOperand(3).getReg());
 698     break;
 699   }
 700   case Alpha::LAS32:
 701   case Alpha::LAS64: {
 702     BuildMI(llscMBB, TII->get(is32 ? Alpha::ADDLr : Alpha::ADDQr), reg_store)
 703       .addReg(reg_res).addReg(reg_v2);
 704     break;
 705   }
 706   case Alpha::SWAP32:
 707   case Alpha::SWAP64: {
 708     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 709       .addReg(reg_v2).addReg(reg_v2);
 710     break;
 711   }
 712   }
 713   BuildMI(llscMBB, TII->get(is32 ? Alpha::STL_C : Alpha::STQ_C), reg_store)
 714     .addReg(reg_store).addImm(0).addReg(reg_ptr);
 715   BuildMI(llscMBB, TII->get(Alpha::BEQ))
 716     .addImm(0).addReg(reg_store).addMBB(llscMBB);
 717   BuildMI(llscMBB, TII->get(Alpha::BR)).addMBB(sinkMBB);
 718
 719   thisMBB->addSuccessor(llscMBB);
 720   llscMBB->addSuccessor(llscMBB);
 721   llscMBB->addSuccessor(sinkMBB);
 722   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
 723
 724   return sinkMBB;
 725 }