lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Andrew Lenharth and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Module.h"
  24 #include "llvm/Support/CommandLine.h"
  25 using namespace llvm;
  26
  27 /// AddLiveIn - This helper function adds the specified physical register to the
  28 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  29 /// register for it.
  30 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  31                           TargetRegisterClass *RC) {
  32   assert(RC->contains(PReg) && "Not the correct regclass!");
  33   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
  34   MF.addLiveIn(PReg, VReg);
  35   return VReg;
  36 }
  37
  38 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  39   // Set up the TargetLowering object.
  40   //I am having problems with shr n ubyte 1
  41   setShiftAmountType(MVT::i64);
  42   setSetCCResultType(MVT::i64);
  43   setSetCCResultContents(ZeroOrOneSetCCResult);
  44
  45   setUsesGlobalOffsetTable(true);
  46
  47   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  48   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  49   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  50
  51   setLoadXAction(ISD::EXTLOAD, MVT::i1,  Promote);
  52   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
  53
  54   setLoadXAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  55   setLoadXAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  56
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  58   setLoadXAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  59   setLoadXAction(ISD::SEXTLOAD, MVT::i16, Expand);
  60
  61   setStoreXAction(MVT::i1, Promote);
  62
  63   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  64   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  65   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  66   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  67
  68   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  69
  70   setOperationAction(ISD::FREM, MVT::f32, Expand);
  71   setOperationAction(ISD::FREM, MVT::f64, Expand);
  72
  73   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  74   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  75   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  76   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  77
  78   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  79     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  80     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  81     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  82   }
  83   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  84   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  85   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  86
  87   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  88   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  89   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  90   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  91
  92   setOperationAction(ISD::MEMMOVE  , MVT::Other, Expand);
  93   setOperationAction(ISD::MEMSET   , MVT::Other, Expand);
  94   setOperationAction(ISD::MEMCPY   , MVT::Other, Expand);
  95
  96   // We don't support sin/cos/sqrt
  97   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  98   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  99   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 100   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 101
 102   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 103   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 104
 105   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 106
 107   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Promote);
 108
 109   // We don't have line number support yet.
 110   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 111   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 112   setOperationAction(ISD::LABEL, MVT::Other, Expand);
 113
 114   // Not implemented yet.
 115   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 116   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 117   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 118
 119   // We want to legalize GlobalAddress and ConstantPool and
 120   // ExternalSymbols nodes into the appropriate instructions to
 121   // materialize the address.
 122   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 123   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 124   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 125
 126   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 127   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 128   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 129   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 130   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 131
 132   setOperationAction(ISD::RET,     MVT::Other, Custom);
 133
 134   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 135   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 136
 137   setStackPointerRegisterToSaveRestore(Alpha::R30);
 138
 139   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 140   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 141   addLegalFPImmediate(+0.0); //F31
 142   addLegalFPImmediate(-0.0); //-F31
 143
 144   setJumpBufSize(272);
 145   setJumpBufAlignment(16);
 146
 147   computeRegisterProperties();
 148 }
 149
 150 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 151   switch (Opcode) {
 152   default: return 0;
 153   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 154   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 155   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 156   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 157   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 158   case AlphaISD::RelLit: return "Alpha::RelLit";
 159   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 160   case AlphaISD::CALL:   return "Alpha::CALL";
 161   case AlphaISD::DivCall: return "Alpha::DivCall";
 162   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 163   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 164   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 165   }
 166 }
 167
 168 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
 169   MVT::ValueType PtrVT = Op.getValueType();
 170   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 171   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 172   SDOperand Zero = DAG.getConstant(0, PtrVT);
 173
 174   SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 175                              DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 176   SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 177   return Lo;
 178 }
 179
 180 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 181 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 182
 183 //For now, just use variable size stack frame format
 184
 185 //In a standard call, the first six items are passed in registers $16
 186 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 187 //of argument-to-register correspondence.) The remaining items are
 188 //collected in a memory argument list that is a naturally aligned
 189 //array of quadwords. In a standard call, this list, if present, must
 190 //be passed at 0(SP).
 191 //7 ... n         0(SP) ... (n-7)*8(SP)
 192
 193 // //#define FP    $15
 194 // //#define RA    $26
 195 // //#define PV    $27
 196 // //#define GP    $29
 197 // //#define SP    $30
 198
 199 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 200                                        int &VarArgsBase,
 201                                        int &VarArgsOffset) {
 202   MachineFunction &MF = DAG.getMachineFunction();
 203   MachineFrameInfo *MFI = MF.getFrameInfo();
 204   std::vector<SDOperand> ArgValues;
 205   SDOperand Root = Op.getOperand(0);
 206
 207   AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass); //GP
 208   AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass); //RA
 209
 210   unsigned args_int[] = {
 211     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 212   unsigned args_float[] = {
 213     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 214
 215   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 216     SDOperand argt;
 217     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 218     SDOperand ArgVal;
 219
 220     if (ArgNo  < 6) {
 221       switch (ObjectVT) {
 222       default:
 223         cerr << "Unknown Type " << ObjectVT << "\n";
 224         abort();
 225       case MVT::f64:
 226         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 227                                       &Alpha::F8RCRegClass);
 228         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 229         break;
 230       case MVT::f32:
 231         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 232                                       &Alpha::F4RCRegClass);
 233         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 234         break;
 235       case MVT::i64:
 236         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 237                                     &Alpha::GPRCRegClass);
 238         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 239         break;
 240       }
 241     } else { //more args
 242       // Create the frame index object for this incoming parameter...
 243       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 244
 245       // Create the SelectionDAG nodes corresponding to a load
 246       //from this parameter
 247       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 248       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 249     }
 250     ArgValues.push_back(ArgVal);
 251   }
 252
 253   // If the functions takes variable number of arguments, copy all regs to stack
 254   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 255   if (isVarArg) {
 256     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 257     std::vector<SDOperand> LS;
 258     for (int i = 0; i < 6; ++i) {
 259       if (MRegisterInfo::isPhysicalRegister(args_int[i]))
 260         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 261       SDOperand argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 262       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 263       if (i == 0) VarArgsBase = FI;
 264       SDOperand SDFI = DAG.getFrameIndex(FI, MVT::i64);
 265       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 266
 267       if (MRegisterInfo::isPhysicalRegister(args_float[i]))
 268         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 269       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 270       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 271       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 272       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 273     }
 274
 275     //Set up a token factor with all the stack traffic
 276     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 277   }
 278
 279   ArgValues.push_back(Root);
 280
 281   // Return the new list of results.
 282   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 283                                     Op.Val->value_end());
 284   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
 285 }
 286
 287 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG) {
 288   SDOperand Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 289                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 290                                     MVT::i64),
 291                                     SDOperand());
 292   switch (Op.getNumOperands()) {
 293   default:
 294     assert(0 && "Do not know how to return this many arguments!");
 295     abort();
 296   case 1:
 297     break;
 298     //return SDOperand(); // ret void is legal
 299   case 3: {
 300     MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 301     unsigned ArgReg;
 302     if (MVT::isInteger(ArgVT))
 303       ArgReg = Alpha::R0;
 304     else {
 305       assert(MVT::isFloatingPoint(ArgVT));
 306       ArgReg = Alpha::F0;
 307     }
 308     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 309     if(DAG.getMachineFunction().liveout_empty())
 310       DAG.getMachineFunction().addLiveOut(ArgReg);
 311     break;
 312   }
 313   }
 314   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 315 }
 316
 317 std::pair<SDOperand, SDOperand>
 318 AlphaTargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 319                                  bool RetTyIsSigned, bool isVarArg,
 320                                  unsigned CallingConv, bool isTailCall,
 321                                  SDOperand Callee, ArgListTy &Args,
 322                                  SelectionDAG &DAG) {
 323   int NumBytes = 0;
 324   if (Args.size() > 6)
 325     NumBytes = (Args.size() - 6) * 8;
 326
 327   Chain = DAG.getCALLSEQ_START(Chain,
 328                                DAG.getConstant(NumBytes, getPointerTy()));
 329   std::vector<SDOperand> args_to_use;
 330   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 331   {
 332     switch (getValueType(Args[i].Ty)) {
 333     default: assert(0 && "Unexpected ValueType for argument!");
 334     case MVT::i1:
 335     case MVT::i8:
 336     case MVT::i16:
 337     case MVT::i32:
 338       // Promote the integer to 64 bits.  If the input type is signed use a
 339       // sign extend, otherwise use a zero extend.
 340       if (Args[i].isSigned)
 341         Args[i].Node = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].Node);
 342       else
 343         Args[i].Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].Node);
 344       break;
 345     case MVT::i64:
 346     case MVT::f64:
 347     case MVT::f32:
 348       break;
 349     }
 350     args_to_use.push_back(Args[i].Node);
 351   }
 352
 353   std::vector<MVT::ValueType> RetVals;
 354   MVT::ValueType RetTyVT = getValueType(RetTy);
 355   MVT::ValueType ActualRetTyVT = RetTyVT;
 356   if (RetTyVT >= MVT::i1 && RetTyVT <= MVT::i32)
 357     ActualRetTyVT = MVT::i64;
 358
 359   if (RetTyVT != MVT::isVoid)
 360     RetVals.push_back(ActualRetTyVT);
 361   RetVals.push_back(MVT::Other);
 362
 363   std::vector<SDOperand> Ops;
 364   Ops.push_back(Chain);
 365   Ops.push_back(Callee);
 366   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 367   SDOperand TheCall = DAG.getNode(AlphaISD::CALL, RetVals, &Ops[0], Ops.size());
 368   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 369   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 370                       DAG.getConstant(NumBytes, getPointerTy()));
 371   SDOperand RetVal = TheCall;
 372
 373   if (RetTyVT != ActualRetTyVT) {
 374     RetVal = DAG.getNode(RetTyIsSigned ? ISD::AssertSext : ISD::AssertZext,
 375                          MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 376     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 377   }
 378
 379   return std::make_pair(RetVal, Chain);
 380 }
 381
 382 /// LowerOperation - Provide custom lowering hooks for some operations.
 383 ///
 384 SDOperand AlphaTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 385   switch (Op.getOpcode()) {
 386   default: assert(0 && "Wasn't expecting to be able to lower this!");
 387   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 388                                                            VarArgsBase,
 389                                                            VarArgsOffset);
 390
 391   case ISD::RET: return LowerRET(Op,DAG);
 392   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 393
 394   case ISD::SINT_TO_FP: {
 395     assert(MVT::i64 == Op.getOperand(0).getValueType() &&
 396            "Unhandled SINT_TO_FP type in custom expander!");
 397     SDOperand LD;
 398     bool isDouble = MVT::f64 == Op.getValueType();
 399     LD = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
 400     SDOperand FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 401                                isDouble?MVT::f64:MVT::f32, LD);
 402     return FP;
 403   }
 404   case ISD::FP_TO_SINT: {
 405     bool isDouble = MVT::f64 == Op.getOperand(0).getValueType();
 406     SDOperand src = Op.getOperand(0);
 407
 408     if (!isDouble) //Promote
 409       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 410
 411     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 412
 413     return DAG.getNode(ISD::BIT_CONVERT, MVT::i64, src);
 414   }
 415   case ISD::ConstantPool: {
 416     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 417     Constant *C = CP->getConstVal();
 418     SDOperand CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 419
 420     SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 421                                DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 422     SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 423     return Lo;
 424   }
 425   case ISD::GlobalAddress: {
 426     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 427     GlobalValue *GV = GSDN->getGlobal();
 428     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 429
 430     //    if (!GV->hasWeakLinkage() && !GV->isDeclaration() && !GV->hasLinkOnceLinkage()) {
 431     if (GV->hasInternalLinkage()) {
 432       SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 433                                  DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 434       SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 435       return Lo;
 436     } else
 437       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA,
 438                          DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 439   }
 440   case ISD::ExternalSymbol: {
 441     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 442                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 443                                                    ->getSymbol(), MVT::i64),
 444                        DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 445   }
 446
 447   case ISD::UREM:
 448   case ISD::SREM:
 449     //Expand only on constant case
 450     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 451       MVT::ValueType VT = Op.Val->getValueType(0);
 452       SDOperand Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 453         BuildUDIV(Op.Val, DAG, NULL) :
 454         BuildSDIV(Op.Val, DAG, NULL);
 455       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 456       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 457       return Tmp1;
 458     }
 459     //fall through
 460   case ISD::SDIV:
 461   case ISD::UDIV:
 462     if (MVT::isInteger(Op.getValueType())) {
 463       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 464         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 465           : BuildUDIV(Op.Val, DAG, NULL);
 466       const char* opstr = 0;
 467       switch(Op.getOpcode()) {
 468       case ISD::UREM: opstr = "__remqu"; break;
 469       case ISD::SREM: opstr = "__remq";  break;
 470       case ISD::UDIV: opstr = "__divqu"; break;
 471       case ISD::SDIV: opstr = "__divq";  break;
 472       }
 473       SDOperand Tmp1 = Op.getOperand(0),
 474         Tmp2 = Op.getOperand(1),
 475         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 476       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 477     }
 478     break;
 479
 480   case ISD::VAARG: {
 481     SDOperand Chain = Op.getOperand(0);
 482     SDOperand VAListP = Op.getOperand(1);
 483     SrcValueSDNode *VAListS = cast<SrcValueSDNode>(Op.getOperand(2));
 484
 485     SDOperand Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS->getValue(),
 486                                  VAListS->getOffset());
 487     SDOperand Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 488                                 DAG.getConstant(8, MVT::i64));
 489     SDOperand Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 490                                       Tmp, NULL, 0, MVT::i32);
 491     SDOperand DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 492     if (MVT::isFloatingPoint(Op.getValueType()))
 493     {
 494       //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 495       SDOperand FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 496                                         DAG.getConstant(8*6, MVT::i64));
 497       SDOperand CC = DAG.getSetCC(MVT::i64, Offset,
 498                                   DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 499       DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 500     }
 501
 502     SDOperand NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 503                                       DAG.getConstant(8, MVT::i64));
 504     SDOperand Update = DAG.getTruncStore(Offset.getValue(1), NewOffset,
 505                                          Tmp, NULL, 0, MVT::i32);
 506
 507     SDOperand Result;
 508     if (Op.getValueType() == MVT::i32)
 509       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Update, DataPtr,
 510                               NULL, 0, MVT::i32);
 511     else
 512       Result = DAG.getLoad(Op.getValueType(), Update, DataPtr, NULL, 0);
 513     return Result;
 514   }
 515   case ISD::VACOPY: {
 516     SDOperand Chain = Op.getOperand(0);
 517     SDOperand DestP = Op.getOperand(1);
 518     SDOperand SrcP = Op.getOperand(2);
 519     SrcValueSDNode *DestS = cast<SrcValueSDNode>(Op.getOperand(3));
 520     SrcValueSDNode *SrcS = cast<SrcValueSDNode>(Op.getOperand(4));
 521
 522     SDOperand Val = DAG.getLoad(getPointerTy(), Chain, SrcP,
 523                                 SrcS->getValue(), SrcS->getOffset());
 524     SDOperand Result = DAG.getStore(Val.getValue(1), Val, DestP, DestS->getValue(),
 525                                     DestS->getOffset());
 526     SDOperand NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 527                                DAG.getConstant(8, MVT::i64));
 528     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP, NULL,0, MVT::i32);
 529     SDOperand NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 530                                 DAG.getConstant(8, MVT::i64));
 531     return DAG.getTruncStore(Val.getValue(1), Val, NPD, NULL, 0, MVT::i32);
 532   }
 533   case ISD::VASTART: {
 534     SDOperand Chain = Op.getOperand(0);
 535     SDOperand VAListP = Op.getOperand(1);
 536     SrcValueSDNode *VAListS = cast<SrcValueSDNode>(Op.getOperand(2));
 537
 538     // vastart stores the address of the VarArgsBase and VarArgsOffset
 539     SDOperand FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 540     SDOperand S1  = DAG.getStore(Chain, FR, VAListP, VAListS->getValue(),
 541                                  VAListS->getOffset());
 542     SDOperand SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 543                                 DAG.getConstant(8, MVT::i64));
 544     return DAG.getTruncStore(S1, DAG.getConstant(VarArgsOffset, MVT::i64),
 545                              SA2, NULL, 0, MVT::i32);
 546   }
 547   case ISD::RETURNADDR:
 548     return DAG.getNode(AlphaISD::GlobalRetAddr, MVT::i64);
 549       //FIXME: implement
 550   case ISD::FRAMEADDR:          break;
 551   // Exception address and exception selector.  Currently unimplemented.
 552   case ISD::EXCEPTIONADDR: break;
 553   case ISD::EHSELECTION:   break;
 554   }
 555
 556   return SDOperand();
 557 }
 558
 559 SDOperand AlphaTargetLowering::CustomPromoteOperation(SDOperand Op,
 560                                                       SelectionDAG &DAG) {
 561   assert(Op.getValueType() == MVT::i32 &&
 562          Op.getOpcode() == ISD::VAARG &&
 563          "Unknown node to custom promote!");
 564
 565   // The code in LowerOperation already handles i32 vaarg
 566   return LowerOperation(Op, DAG);
 567 }
 568
 569
 570 //Inline Asm
 571
 572 /// getConstraintType - Given a constraint letter, return the type of
 573 /// constraint it is for this target.
 574 AlphaTargetLowering::ConstraintType
 575 AlphaTargetLowering::getConstraintType(char ConstraintLetter) const {
 576   switch (ConstraintLetter) {
 577   default: break;
 578   case 'f':
 579   case 'r':
 580     return C_RegisterClass;
 581   }
 582   return TargetLowering::getConstraintType(ConstraintLetter);
 583 }
 584
 585 std::vector<unsigned> AlphaTargetLowering::
 586 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 587                                   MVT::ValueType VT) const {
 588   if (Constraint.size() == 1) {
 589     switch (Constraint[0]) {
 590     default: break;  // Unknown constriant letter
 591     case 'f':
 592       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 593                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 594                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 595                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 596                                    Alpha::F12, Alpha::F13, Alpha::F14,
 597                                    Alpha::F15, Alpha::F16, Alpha::F17,
 598                                    Alpha::F18, Alpha::F19, Alpha::F20,
 599                                    Alpha::F21, Alpha::F22, Alpha::F23,
 600                                    Alpha::F24, Alpha::F25, Alpha::F26,
 601                                    Alpha::F27, Alpha::F28, Alpha::F29,
 602                                    Alpha::F30, Alpha::F31, 0);
 603     case 'r':
 604       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 605                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 606                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 607                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 608                                    Alpha::R12, Alpha::R13, Alpha::R14,
 609                                    Alpha::R15, Alpha::R16, Alpha::R17,
 610                                    Alpha::R18, Alpha::R19, Alpha::R20,
 611                                    Alpha::R21, Alpha::R22, Alpha::R23,
 612                                    Alpha::R24, Alpha::R25, Alpha::R26,
 613                                    Alpha::R27, Alpha::R28, Alpha::R29,
 614                                    Alpha::R30, Alpha::R31, 0);
 615
 616     }
 617   }
 618
 619   return std::vector<unsigned>();
 620 }