lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM64-specific DAG Nodes.
  16 //
  17
  18 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  19 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  20                                               [SDTCisSameAs<0, 2>,
  21                                                SDTCisSameAs<0, 3>,
  22                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  23
  24 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  25 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  26                                             [SDTCisSameAs<0, 1>,
  27                                              SDTCisSameAs<0, 2>,
  28                                              SDTCisInt<0>,
  29                                              SDTCisVT<3, i32>]>;
  30
  31 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  32 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  33                                             [SDTCisSameAs<0, 2>,
  34                                              SDTCisSameAs<0, 3>,
  35                                              SDTCisInt<0>,
  36                                              SDTCisVT<1, i32>,
  37                                              SDTCisVT<4, i32>]>;
  38
  39 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  40                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  41                                       SDTCisVT<2, i32>]>;
  42 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  43 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  44                                         SDTCisVT<2, OtherVT>]>;
  45
  46
  47 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  48                                    [SDTCisSameAs<0, 1>,
  49                                     SDTCisSameAs<0, 2>,
  50                                     SDTCisInt<3>,
  51                                     SDTCisVT<4, i32>]>;
  52 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  53                                    [SDTCisFP<0>,
  54                                     SDTCisSameAs<0, 1>]>;
  55 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  56 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  57 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  58                                           SDTCisSameAs<0, 1>,
  59                                           SDTCisSameAs<0, 2>]>;
  60 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  61 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  62 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  63                                            SDTCisInt<2>, SDTCisInt<3>]>;
  64 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  65 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  66                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  67 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  68
  69 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  70 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  71 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  72 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  73                                            SDTCisSameAs<0,2>]>;
  74 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  75                                            SDTCisSameAs<0,2>,
  76                                            SDTCisSameAs<0,3>]>;
  77 def SDT_ARM64TCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  78 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  79
  80 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  81
  82 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  83                                                  SDTCisPtrTy<1>]>;
  84 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  85                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
  86                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
  87                                          SDTCisSameAs<1, 4>]>;
  88
  89
  90 // Node definitions.
  91 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
  92 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
  93 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
  94 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
  95                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
  96                                 [SDNPHasChain, SDNPOutGlue]>;
  97 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
  98                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
  99                                                SDTCisVT<1, i32> ]>,
 100                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 101 def ARM64call          : SDNode<"ARM64ISD::CALL",
 102                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 103                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 104                                  SDNPVariadic]>;
 105 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 106                                 [SDNPHasChain]>;
 107 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 108                                 [SDNPHasChain]>;
 109 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 110                                 [SDNPHasChain]>;
 111 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 112                                 [SDNPHasChain]>;
 113 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 114                                 [SDNPHasChain]>;
 115
 116
 117 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 118 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 119 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 120 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 121 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 122                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 124 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 125 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 126                             [SDNPCommutative]>;
 127 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 128 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut>;
 129 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 130 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 131
 132 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 133
 134 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 135
 136 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 137 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 138
 139 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 140 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 141 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 142 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 143 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 144
 145 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 146 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 147 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 148 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 149 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 150 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 151
 152 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 153 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 154 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 155 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 156 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 157 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 158 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 159
 160 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 161 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 162 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 163 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 164
 165 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 166 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 167 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 168 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 169 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 170 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 171 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 172 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 173
 174 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 175 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 176
 177 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 178 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 179 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 180 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 181 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 182
 183 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 184 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 185 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 186
 187 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 188 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 189 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 190 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 191 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 192 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 193                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 194
 195 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 196 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 197 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 198 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 199 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 200
 201 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 202 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 203
 204 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 205
 206 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 207                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 208
 209 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 210                                [SDNPHasChain, SDNPSideEffect]>;
 211
 212 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 213 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 214
 215 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 216                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 217                                 SDNPVariadic]>;
 218
 219 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 220
 221
 222 //===----------------------------------------------------------------------===//
 223
 224 //===----------------------------------------------------------------------===//
 225
 226 // ARM64 Instruction Predicate Definitions.
 227 //
 228 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 229 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 230 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 231 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 232 def ForCodeSize   : Predicate<"ForCodeSize">;
 233 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 234
 235 include "ARM64InstrFormats.td"
 236
 237 //===----------------------------------------------------------------------===//
 238
 239 //===----------------------------------------------------------------------===//
 240 // Miscellaneous instructions.
 241 //===----------------------------------------------------------------------===//
 242
 243 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 244 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 245                               [(ARM64callseq_start timm:$amt)]>;
 246 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 247                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 248 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 249
 250 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 251 // FIXME: The following pseudo instructions are only needed because remat
 252 // cannot handle multiple instructions.  When that changes, they can be
 253 // removed, along with the ARM64Wrapper node.
 254
 255 let AddedComplexity = 10 in
 256 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 257                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 258               Sched<[WriteLDAdr]>;
 259
 260 // The MOVaddr instruction should match only when the add is not folded
 261 // into a load or store address.
 262 def MOVaddr
 263     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 264              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 265                                             tglobaladdr:$low))]>,
 266       Sched<[WriteAdrAdr]>;
 267 def MOVaddrJT
 268     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 269              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 270                                              tjumptable:$low))]>,
 271       Sched<[WriteAdrAdr]>;
 272 def MOVaddrCP
 273     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 274              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 275                                              tconstpool:$low))]>,
 276       Sched<[WriteAdrAdr]>;
 277 def MOVaddrBA
 278     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 279              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 280                                              tblockaddress:$low))]>,
 281       Sched<[WriteAdrAdr]>;
 282 def MOVaddrTLS
 283     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 284              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 285                                             tglobaltlsaddr:$low))]>,
 286       Sched<[WriteAdrAdr]>;
 287 def MOVaddrEXT
 288     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 289              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 290                                             texternalsym:$low))]>,
 291       Sched<[WriteAdrAdr]>;
 292
 293 } // isReMaterializable, isCodeGenOnly
 294
 295 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 296           (LOADgot tglobaltlsaddr:$addr)>;
 297
 298 def : Pat<(ARM64LOADgot texternalsym:$addr),
 299           (LOADgot texternalsym:$addr)>;
 300
 301 def : Pat<(ARM64LOADgot tconstpool:$addr),
 302           (LOADgot tconstpool:$addr)>;
 303
 304 //===----------------------------------------------------------------------===//
 305 // System instructions.
 306 //===----------------------------------------------------------------------===//
 307
 308 def HINT  : HintI<"hint">;
 309 def : InstAlias<"nop",  (HINT 0b000)>;
 310 def : InstAlias<"yield",(HINT 0b001)>;
 311 def : InstAlias<"wfe",  (HINT 0b010)>;
 312 def : InstAlias<"wfi",  (HINT 0b011)>;
 313 def : InstAlias<"sev",  (HINT 0b100)>;
 314 def : InstAlias<"sevl", (HINT 0b101)>;
 315
 316   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 317 let mayLoad = 1, mayStore = 1 in
 318 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 319
 320 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 321 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 322 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 323 def : InstAlias<"clrex", (CLREX 0xf)>;
 324 def : InstAlias<"isb", (ISB 0xf)>;
 325
 326 def MRS    : MRSI;
 327 def MSR    : MSRI;
 328 def MSRcpsr: MSRcpsrI;
 329
 330 // The thread pointer (on Linux, at least, where this has been implemented) is
 331 // TPIDR_EL0.
 332 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 333
 334 // Generic system instructions
 335 def SYSxt  : SystemXtI<0, "sys">;
 336 def SYSLxt : SystemLXtI<1, "sysl">;
 337
 338 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 339                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 340                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 341
 342 //===----------------------------------------------------------------------===//
 343 // Move immediate instructions.
 344 //===----------------------------------------------------------------------===//
 345
 346 defm MOVK : InsertImmediate<0b11, "movk">;
 347 defm MOVN : MoveImmediate<0b00, "movn">;
 348
 349 let PostEncoderMethod = "fixMOVZ" in
 350 defm MOVZ : MoveImmediate<0b10, "movz">;
 351
 352 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 353 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 354 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 355 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 356 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 357 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 358
 359 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 360 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 361 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 362 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 363
 364 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 365 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 366 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 367 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 368
 369 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g3:$sym, 48)>;
 370 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g2:$sym, 32)>;
 371 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 372 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 373
 374 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 375 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 376 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 377
 378 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g2:$sym, 32)>;
 379 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 380 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 381
 382 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 383     isAsCheapAsAMove = 1 in {
 384 // FIXME: The following pseudo instructions are only needed because remat
 385 // cannot handle multiple instructions.  When that changes, we can select
 386 // directly to the real instructions and get rid of these pseudos.
 387
 388 def MOVi32imm
 389     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 390              [(set GPR32:$dst, imm:$src)]>,
 391       Sched<[WriteImm]>;
 392 def MOVi64imm
 393     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 394              [(set GPR64:$dst, imm:$src)]>,
 395       Sched<[WriteImm]>;
 396 } // isReMaterializable, isCodeGenOnly
 397
 398 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 399                              tglobaladdr:$g1, tglobaladdr:$g0),
 400           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 401                                   tglobaladdr:$g2, 32),
 402                           tglobaladdr:$g1, 16),
 403                   tglobaladdr:$g0, 0)>;
 404
 405 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 406                              tblockaddress:$g1, tblockaddress:$g0),
 407           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 408                                   tblockaddress:$g2, 32),
 409                           tblockaddress:$g1, 16),
 410                   tblockaddress:$g0, 0)>;
 411
 412 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 413                              tconstpool:$g1, tconstpool:$g0),
 414           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 415                                   tconstpool:$g2, 32),
 416                           tconstpool:$g1, 16),
 417                   tconstpool:$g0, 0)>;
 418
 419
 420 //===----------------------------------------------------------------------===//
 421 // Arithmetic instructions.
 422 //===----------------------------------------------------------------------===//
 423
 424 // Add/subtract with carry.
 425 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 426 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 427
 428 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 429 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 430 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 431 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 432
 433 // Add/subtract
 434 defm ADD : AddSub<0, "add", add>;
 435 defm SUB : AddSub<1, "sub">;
 436
 437 defm ADDS : AddSubS<0, "adds", ARM64add_flag>;
 438 defm SUBS : AddSubS<1, "subs", ARM64sub_flag>;
 439
 440 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 441 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 442           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 443 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 444           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 445 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 446           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 447 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 448           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 449 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 450           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 451 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 452           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 453 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 454           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 455 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 456           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 457
 458 // Because of the immediate format for add/sub-imm instructions, the
 459 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 460 //  These patterns capture that transformation.
 461 let AddedComplexity = 1 in {
 462 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 463           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 464 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 465           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 466 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 467           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 468 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 469           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 470 }
 471
 472 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 473 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 474 def : InstAlias<"neg $dst, $src, $shift",
 475                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 476 def : InstAlias<"neg $dst, $src, $shift",
 477                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 478
 479 // Because of the immediate format for add/sub-imm instructions, the
 480 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 481 //  These patterns capture that transformation.
 482 let AddedComplexity = 1 in {
 483 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 484           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 485 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 486           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 487 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 488           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 489 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 490           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 491 }
 492
 493 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 494 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 495 def : InstAlias<"negs $dst, $src, $shift",
 496                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 497 def : InstAlias<"negs $dst, $src, $shift",
 498                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 499
 500 // Unsigned/Signed divide
 501 defm UDIV : Div<0, "udiv", udiv>;
 502 defm SDIV : Div<1, "sdiv", sdiv>;
 503 let isCodeGenOnly = 1 in {
 504 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 505 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 506 }
 507
 508 // Variable shift
 509 defm ASRV : Shift<0b10, "asrv", sra>;
 510 defm LSLV : Shift<0b00, "lslv", shl>;
 511 defm LSRV : Shift<0b01, "lsrv", srl>;
 512 defm RORV : Shift<0b11, "rorv", rotr>;
 513
 514 def : ShiftAlias<"asr", ASRVWr, GPR32>;
 515 def : ShiftAlias<"asr", ASRVXr, GPR64>;
 516 def : ShiftAlias<"lsl", LSLVWr, GPR32>;
 517 def : ShiftAlias<"lsl", LSLVXr, GPR64>;
 518 def : ShiftAlias<"lsr", LSRVWr, GPR32>;
 519 def : ShiftAlias<"lsr", LSRVXr, GPR64>;
 520 def : ShiftAlias<"ror", RORVWr, GPR32>;
 521 def : ShiftAlias<"ror", RORVXr, GPR64>;
 522
 523 // Multiply-add
 524 let AddedComplexity = 7 in {
 525 defm MADD : MulAccum<0, "madd", add>;
 526 defm MSUB : MulAccum<1, "msub", sub>;
 527
 528 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 529           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 530 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 531           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 532
 533 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 534           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 535 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 536           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 537 } // AddedComplexity = 7
 538
 539 let AddedComplexity = 5 in {
 540 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 541 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 542 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 543 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 544
 545 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 546           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 547 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 548           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 549
 550 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 551           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 552 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 553           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 554 } // AddedComplexity = 5
 555
 556 def : MulAccumWAlias<"mul", MADDWrrr>;
 557 def : MulAccumXAlias<"mul", MADDXrrr>;
 558 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 559 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 560 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 561 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 562 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 563 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 564
 565 // Multiply-high
 566 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 567 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 568
 569 // CRC32
 570 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 571 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 572 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 573 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 574
 575 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 576 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 577 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 578 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 579
 580
 581 //===----------------------------------------------------------------------===//
 582 // Logical instructions.
 583 //===----------------------------------------------------------------------===//
 584
 585 // (immediate)
 586 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 587 defm AND  : LogicalImm<0b00, "and", and>;
 588 defm EOR  : LogicalImm<0b10, "eor", xor>;
 589 defm ORR  : LogicalImm<0b01, "orr", or>;
 590
 591 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 592                                           logical_imm32:$imm)>;
 593 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 594                                           logical_imm64:$imm)>;
 595
 596
 597 // (register)
 598 defm ANDS : LogicalRegS<0b11, 0, "ands">;
 599 defm BICS : LogicalRegS<0b11, 1, "bics">;
 600 defm AND  : LogicalReg<0b00, 0, "and", and>;
 601 defm BIC  : LogicalReg<0b00, 1, "bic",
 602                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 603 defm EON  : LogicalReg<0b10, 1, "eon",
 604                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 605 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 606 defm ORN  : LogicalReg<0b01, 1, "orn",
 607                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 608 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 609
 610 def : InstAlias<"tst $src1, $src2",
 611                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 612 def : InstAlias<"tst $src1, $src2",
 613                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 614
 615 def : InstAlias<"tst $src1, $src2",
 616                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 617 def : InstAlias<"tst $src1, $src2",
 618                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 619
 620 def : InstAlias<"tst $src1, $src2, $sh",
 621                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift:$sh)>;
 622 def : InstAlias<"tst $src1, $src2, $sh",
 623                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift:$sh)>;
 624
 625 def : InstAlias<"mvn $Wd, $Wm",
 626                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 627 def : InstAlias<"mvn $Xd, $Xm",
 628                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 629
 630 def : InstAlias<"mvn $Wd, $Wm, $sh",
 631                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift:$sh)>;
 632 def : InstAlias<"mvn $Xd, $Xm, $sh",
 633                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift:$sh)>;
 634
 635 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 636 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 637
 638
 639 //===----------------------------------------------------------------------===//
 640 // One operand data processing instructions.
 641 //===----------------------------------------------------------------------===//
 642
 643 defm CLS    : OneOperandData<0b101, "cls">;
 644 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 645 defm RBIT   : OneOperandData<0b000, "rbit">;
 646 def  REV16Wr : OneWRegData<0b001, "rev16",
 647                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 648 def  REV16Xr : OneXRegData<0b001, "rev16",
 649                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 650
 651 def : Pat<(cttz GPR32:$Rn),
 652           (CLZWr (RBITWr GPR32:$Rn))>;
 653 def : Pat<(cttz GPR64:$Rn),
 654           (CLZXr (RBITXr GPR64:$Rn))>;
 655 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 656                 (i32 1))),
 657           (CLSWr GPR32:$Rn)>;
 658 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 659                 (i64 1))),
 660           (CLSXr GPR64:$Rn)>;
 661
 662 // Unlike the other one operand instructions, the instructions with the "rev"
 663 // mnemonic do *not* just different in the size bit, but actually use different
 664 // opcode bits for the different sizes.
 665 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 666 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 667 def REV32Xr : OneXRegData<0b010, "rev32",
 668                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 669
 670 //===----------------------------------------------------------------------===//
 671 // Bitfield immediate extraction instruction.
 672 //===----------------------------------------------------------------------===//
 673 let neverHasSideEffects = 1 in
 674 defm EXTR : ExtractImm<"extr">;
 675 def : InstAlias<"ror $dst, $src, $shift",
 676             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 677 def : InstAlias<"ror $dst, $src, $shift",
 678             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 679
 680 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 681           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 682 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 683           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 684
 685 //===----------------------------------------------------------------------===//
 686 // Other bitfield immediate instructions.
 687 //===----------------------------------------------------------------------===//
 688 let neverHasSideEffects = 1 in {
 689 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 690 defm SBFM : BitfieldImm<0b00, "sbfm">;
 691 defm UBFM : BitfieldImm<0b10, "ubfm">;
 692 }
 693
 694 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 695   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 696   return CurDAG->getTargetConstant(enc, MVT::i64);
 697 }]>;
 698
 699 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 700   uint64_t enc = 31 - N->getZExtValue();
 701   return CurDAG->getTargetConstant(enc, MVT::i64);
 702 }]>;
 703
 704 // min(7, 31 - shift_amt)
 705 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 706   uint64_t enc = 31 - N->getZExtValue();
 707   enc = enc > 7 ? 7 : enc;
 708   return CurDAG->getTargetConstant(enc, MVT::i64);
 709 }]>;
 710
 711 // min(15, 31 - shift_amt)
 712 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 713   uint64_t enc = 31 - N->getZExtValue();
 714   enc = enc > 15 ? 15 : enc;
 715   return CurDAG->getTargetConstant(enc, MVT::i64);
 716 }]>;
 717
 718 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 719   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 720   return CurDAG->getTargetConstant(enc, MVT::i64);
 721 }]>;
 722
 723 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 724   uint64_t enc = 63 - N->getZExtValue();
 725   return CurDAG->getTargetConstant(enc, MVT::i64);
 726 }]>;
 727
 728 // min(7, 63 - shift_amt)
 729 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 730   uint64_t enc = 63 - N->getZExtValue();
 731   enc = enc > 7 ? 7 : enc;
 732   return CurDAG->getTargetConstant(enc, MVT::i64);
 733 }]>;
 734
 735 // min(15, 63 - shift_amt)
 736 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 737   uint64_t enc = 63 - N->getZExtValue();
 738   enc = enc > 15 ? 15 : enc;
 739   return CurDAG->getTargetConstant(enc, MVT::i64);
 740 }]>;
 741
 742 // min(31, 63 - shift_amt)
 743 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 744   uint64_t enc = 63 - N->getZExtValue();
 745   enc = enc > 31 ? 31 : enc;
 746   return CurDAG->getTargetConstant(enc, MVT::i64);
 747 }]>;
 748
 749 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 750           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 751                               (i64 (i32shift_b imm0_31:$imm)))>;
 752 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 753           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 754                               (i64 (i64shift_b imm0_63:$imm)))>;
 755
 756 let AddedComplexity = 10 in {
 757 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 758           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 759 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 760           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 761 }
 762
 763 def : InstAlias<"asr $dst, $src, $shift",
 764                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 765 def : InstAlias<"asr $dst, $src, $shift",
 766                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 767 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 768 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 769 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 770 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 771 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 772
 773 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 774           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 775 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 776           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 777
 778 def : InstAlias<"lsr $dst, $src, $shift",
 779                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 780 def : InstAlias<"lsr $dst, $src, $shift",
 781                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 782 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 783 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 784 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 785 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 786 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 787
 788 //===----------------------------------------------------------------------===//
 789 // Conditionally set flags instructions.
 790 //===----------------------------------------------------------------------===//
 791 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 792 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 793
 794 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 795 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 796
 797 //===----------------------------------------------------------------------===//
 798 // Conditional select instructions.
 799 //===----------------------------------------------------------------------===//
 800 defm CSEL  : CondSelect<0, 0b00, "csel">;
 801
 802 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 803 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 804 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 805 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 806
 807 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 808           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 809 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 810           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 811 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 812           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 813 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 814           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 815 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 816           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 817 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 818           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 819
 820 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), CPSR),
 821           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 822 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), CPSR),
 823           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 824 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), CPSR),
 825           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 826 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), CPSR),
 827           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 828
 829 // The inverse of the condition code from the alias instruction is what is used
 830 // in the aliased instruction. The parser all ready inverts the condition code
 831 // for these aliases.
 832 // FIXME: Is this the correct way to handle these aliases?
 833 def : InstAlias<"cset $dst, $cc", (CSINCWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 834 def : InstAlias<"cset $dst, $cc", (CSINCXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 835
 836 def : InstAlias<"csetm $dst, $cc", (CSINVWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 837 def : InstAlias<"csetm $dst, $cc", (CSINVXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 838
 839 def : InstAlias<"cinc $dst, $src, $cc",
 840                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 841 def : InstAlias<"cinc $dst, $src, $cc",
 842                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 843
 844 def : InstAlias<"cinv $dst, $src, $cc",
 845                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 846 def : InstAlias<"cinv $dst, $src, $cc",
 847                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 848
 849 def : InstAlias<"cneg $dst, $src, $cc",
 850                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 851 def : InstAlias<"cneg $dst, $src, $cc",
 852                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 853
 854 //===----------------------------------------------------------------------===//
 855 // PC-relative instructions.
 856 //===----------------------------------------------------------------------===//
 857 let isReMaterializable = 1 in {
 858 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 859 def ADR  : ADRI<0, "adr", adrlabel, []>;
 860 } // neverHasSideEffects = 1
 861
 862 def ADRP : ADRI<1, "adrp", adrplabel,
 863                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 864 } // isReMaterializable = 1
 865
 866 // page address of a constant pool entry, block address
 867 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 868 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 869
 870 //===----------------------------------------------------------------------===//
 871 // Unconditional branch (register) instructions.
 872 //===----------------------------------------------------------------------===//
 873
 874 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 875 def RET  : BranchReg<0b0010, "ret", []>;
 876 def DRPS : SpecialReturn<0b0101, "drps">;
 877 def ERET : SpecialReturn<0b0100, "eret">;
 878 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 879
 880 // Default to the LR register.
 881 def : InstAlias<"ret", (RET LR)>;
 882
 883 let isCall = 1, Defs = [LR], Uses = [SP] in {
 884 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 885 } // isCall
 886
 887 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 888 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 889 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 890
 891 // Create a separate pseudo-instruction for codegen to use so that we don't
 892 // flag lr as used in every function. It'll be restored before the RET by the
 893 // epilogue if it's legitimately used.
 894 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 895   let isTerminator = 1;
 896   let isBarrier = 1;
 897   let isReturn = 1;
 898 }
 899
 900 // This is a directive-like pseudo-instruction. The purpose is to insert an
 901 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
 902 // (which in the usual case is a BLR).
 903 let hasSideEffects = 1 in
 904 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
 905   let AsmString = ".tlsdesccall $sym";
 906 }
 907
 908 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
 909 // gets expanded to two MCInsts during lowering.
 910 let isCall = 1, Defs = [LR] in
 911 def TLSDESC_BLR
 912     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
 913              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
 914
 915 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
 916           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
 917 //===----------------------------------------------------------------------===//
 918 // Conditional branch (immediate) instruction.
 919 //===----------------------------------------------------------------------===//
 920 def Bcc : BranchCond;
 921
 922 //===----------------------------------------------------------------------===//
 923 // Compare-and-branch instructions.
 924 //===----------------------------------------------------------------------===//
 925 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
 926 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
 927
 928 //===----------------------------------------------------------------------===//
 929 // Test-bit-and-branch instructions.
 930 //===----------------------------------------------------------------------===//
 931 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
 932 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
 933
 934 //===----------------------------------------------------------------------===//
 935 // Unconditional branch (immediate) instructions.
 936 //===----------------------------------------------------------------------===//
 937 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 938 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
 939 } // isBranch, isTerminator, isBarrier
 940
 941 let isCall = 1, Defs = [LR], Uses = [SP] in {
 942 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
 943 } // isCall
 944 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
 945
 946 //===----------------------------------------------------------------------===//
 947 // Exception generation instructions.
 948 //===----------------------------------------------------------------------===//
 949 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
 950 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
 951 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
 952 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
 953 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
 954 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
 955 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
 956 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
 957
 958 // DCPSn defaults to an immediate operand of zero if unspecified.
 959 def : InstAlias<"dcps1", (DCPS1 0)>;
 960 def : InstAlias<"dcps2", (DCPS2 0)>;
 961 def : InstAlias<"dcps3", (DCPS3 0)>;
 962
 963 //===----------------------------------------------------------------------===//
 964 // Load instructions.
 965 //===----------------------------------------------------------------------===//
 966
 967 // Pair (indexed, offset)
 968 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 969 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
 970 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
 971 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
 972 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
 973
 974 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
 975
 976 // Pair (pre-indexed)
 977 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "ldp">;
 978 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "ldp">;
 979 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "ldp">;
 980 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "ldp">;
 981 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "ldp">;
 982
 983 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7_wb, "ldpsw">;
 984
 985 // Pair (post-indexed)
 986 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
 987 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
 988 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
 989 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
 990 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
 991
 992 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
 993
 994
 995 // Pair (no allocate)
 996 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
 997 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
 998 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
 999 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
1000 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
1001
1002 //---
1003 // (register offset)
1004 //---
1005
1006 let AddedComplexity = 10 in {
1007 // Integer
1008 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1009                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1010 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1011                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1012 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1013                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1014 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1015                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1016
1017 // Floating-point
1018 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1019                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1020 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1021                       [(set FPR16:$Rt, (load ro_indexed16:$addr))]>;
1022 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1023                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1024 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1025                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1026 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1027   let mayLoad = 1;
1028 }
1029
1030 // For regular load, we do not have any alignment requirement.
1031 // Thus, it is safe to directly map the vector loads with interesting
1032 // addressing modes.
1033 // FIXME: We could do the same for bitconvert to floating point vectors.
1034 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1035            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1036                           (LDRBro ro_indexed8:$addr), bsub)>;
1037 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1038            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1039                           (LDRBro ro_indexed8:$addr), bsub)>;
1040 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1041            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1042                           (LDRHro ro_indexed16:$addr), hsub)>;
1043 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1044            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1045                           (LDRHro ro_indexed16:$addr), hsub)>;
1046 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1047            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1048                           (LDRSro ro_indexed32:$addr), ssub)>;
1049 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1050            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1051                           (LDRSro ro_indexed32:$addr), ssub)>;
1052 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1053            (LDRDro ro_indexed64:$addr)>;
1054 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1055            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1056                           (LDRDro ro_indexed64:$addr), dsub)>;
1057
1058 // Match all load 64 bits width whose type is compatible with FPR64
1059 def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1060 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1061 def : Pat<(v8i8 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1062 def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1063 def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1064 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1065
1066 // Match all load 128 bits width whose type is compatible with FPR128
1067 def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1068 def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1069 def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1070 def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1071 def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1072 def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1073 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1074
1075 // Load sign-extended half-word
1076 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1077                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1078 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1079                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1080
1081 // Load sign-extended byte
1082 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1083                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1084 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1085                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1086
1087 // Load sign-extended word
1088 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1089                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1090
1091 // Pre-fetch.
1092 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1093                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1094
1095 // zextload -> i64
1096 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1097     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1098 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1099     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1100
1101 // zextloadi1 -> zextloadi8
1102 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1103 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1104     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1105
1106 // extload -> zextload
1107 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1108 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1109 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1110 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1111     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1112 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1113     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1114 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1115     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1116 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1117     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1118
1119 } // AddedComplexity = 10
1120
1121 //---
1122 // (unsigned immediate)
1123 //---
1124 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1125                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1126 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1127                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1128 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1129                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1130 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1131                     [(set FPR16:$Rt, (load am_indexed16:$addr))]>;
1132 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1133                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1134 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1135                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1136 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1137                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1138
1139 // For regular load, we do not have any alignment requirement.
1140 // Thus, it is safe to directly map the vector loads with interesting
1141 // addressing modes.
1142 // FIXME: We could do the same for bitconvert to floating point vectors.
1143 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1144            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1145                           (LDRBui am_indexed8:$addr), bsub)>;
1146 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1147            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1148                           (LDRBui am_indexed8:$addr), bsub)>;
1149 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1150            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1151                           (LDRHui am_indexed16:$addr), hsub)>;
1152 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1153            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1154                           (LDRHui am_indexed16:$addr), hsub)>;
1155 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1156            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1157                           (LDRSui am_indexed32:$addr), ssub)>;
1158 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1159            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1160                           (LDRSui am_indexed32:$addr), ssub)>;
1161 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1162            (LDRDui am_indexed64:$addr)>;
1163 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1164            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1165                           (LDRDui am_indexed64:$addr), dsub)>;
1166
1167 // Match all load 64 bits width whose type is compatible with FPR64
1168 def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1169 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1170 def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1171 def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1172 def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1173 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1174
1175 // Match all load 128 bits width whose type is compatible with FPR128
1176 def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1177 def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1178 def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1179 def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1180 def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1181 def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1182 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1183
1184 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1185                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1186 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1187                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1188 // zextload -> i64
1189 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1190     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1191 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1192     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1193
1194 // zextloadi1 -> zextloadi8
1195 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1196 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1197     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1198
1199 // extload -> zextload
1200 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1201 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1202 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1203 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1204     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1205 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1206     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1207 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1208     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1209 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1210     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1211
1212 // load sign-extended half-word
1213 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1214                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1215 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1216                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1217
1218 // load sign-extended byte
1219 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1220                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1221 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1222                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1223
1224 // load sign-extended word
1225 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1226                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1227
1228 // load zero-extended word
1229 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1230  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1231
1232 // Pre-fetch.
1233 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1234                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1235
1236 //---
1237 // (literal)
1238 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1239 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1240 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1241 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1242 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1243
1244 // load sign-extended word
1245 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1246
1247 // prefetch
1248 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1249 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1250
1251 //---
1252 // (unscaled immediate)
1253 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1254                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1255 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1256                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1257 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1258                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1259 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1260                           [(set FPR16:$Rt, (load am_unscaled16:$addr))]>;
1261 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1262                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1263 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1264                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1265 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1266                         [(set (v2f64 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1267
1268 def LDURHHi
1269     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1270                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1271 def LDURBBi
1272     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1273                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1274
1275 // Match all load 64 bits width whose type is compatible with FPR64
1276 def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1277 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1278 def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1279 def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1280 def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1281 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1282
1283 // Match all load 128 bits width whose type is compatible with FPR128
1284 def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1285 def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1286 def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1287 def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1288 def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1289 def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1290 def : Pat<(f128  (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1291
1292 //  anyext -> zext
1293 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1294 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1295 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1296 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1297     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1298 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1299     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1300 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1301     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1302 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1303     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1304 // unscaled zext
1305 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1306     (LDURHHi am_unscaled16:$addr)>;
1307 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1308     (LDURBBi am_unscaled8:$addr)>;
1309 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1310     (LDURBBi am_unscaled8:$addr)>;
1311 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1312     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1313 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1314     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1315 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1316     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1317 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1318     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1319
1320
1321 //---
1322 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1323
1324 // Define new assembler match classes as we want to only match these when
1325 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1326 // associate a DiagnosticType either, as we want the diagnostic for the
1327 // canonical form (the scaled operand) to take precedence.
1328 def MemoryUnscaledFB8Operand : AsmOperandClass {
1329   let Name = "MemoryUnscaledFB8";
1330   let RenderMethod = "addMemoryUnscaledOperands";
1331 }
1332 def MemoryUnscaledFB16Operand : AsmOperandClass {
1333   let Name = "MemoryUnscaledFB16";
1334   let RenderMethod = "addMemoryUnscaledOperands";
1335 }
1336 def MemoryUnscaledFB32Operand : AsmOperandClass {
1337   let Name = "MemoryUnscaledFB32";
1338   let RenderMethod = "addMemoryUnscaledOperands";
1339 }
1340 def MemoryUnscaledFB64Operand : AsmOperandClass {
1341   let Name = "MemoryUnscaledFB64";
1342   let RenderMethod = "addMemoryUnscaledOperands";
1343 }
1344 def MemoryUnscaledFB128Operand : AsmOperandClass {
1345   let Name = "MemoryUnscaledFB128";
1346   let RenderMethod = "addMemoryUnscaledOperands";
1347 }
1348 def am_unscaled_fb8 : Operand<i64> {
1349   let ParserMatchClass = MemoryUnscaledFB8Operand;
1350   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1351 }
1352 def am_unscaled_fb16 : Operand<i64> {
1353   let ParserMatchClass = MemoryUnscaledFB16Operand;
1354   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1355 }
1356 def am_unscaled_fb32 : Operand<i64> {
1357   let ParserMatchClass = MemoryUnscaledFB32Operand;
1358   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1359 }
1360 def am_unscaled_fb64 : Operand<i64> {
1361   let ParserMatchClass = MemoryUnscaledFB64Operand;
1362   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1363 }
1364 def am_unscaled_fb128 : Operand<i64> {
1365   let ParserMatchClass = MemoryUnscaledFB128Operand;
1366   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1367 }
1368 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1369 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1370 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1371 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1372 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1373 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1374 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1375
1376 // zextload -> i64
1377 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1378   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1379 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1380   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1381
1382 // load sign-extended half-word
1383 def LDURSHWi
1384     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1385                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1386 def LDURSHXi
1387     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1388                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1389
1390 // load sign-extended byte
1391 def LDURSBWi
1392     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1393                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1394 def LDURSBXi
1395     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1396                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1397
1398 // load sign-extended word
1399 def LDURSWi
1400     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1401                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1402
1403 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1404 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1405 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1406 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1407 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1408 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1409 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1410 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1411
1412 // Pre-fetch.
1413 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1414                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1415
1416 //---
1417 // (unscaled immediate, unprivileged)
1418 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1419 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1420
1421 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1422 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1423
1424 // load sign-extended half-word
1425 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1426 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1427
1428 // load sign-extended byte
1429 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1430 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1431
1432 // load sign-extended word
1433 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1434
1435 //---
1436 // (immediate pre-indexed)
1437 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1438 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1439 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1440 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1441 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1442 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1443 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1444
1445 // load sign-extended half-word
1446 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1447 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1448
1449 // load sign-extended byte
1450 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1451 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1452
1453 // load zero-extended byte
1454 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1455 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1456
1457 // load sign-extended word
1458 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1459
1460 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1461 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1462 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1463 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1464 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1465 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1466 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1467
1468 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1469 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1470 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1471 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1472 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1473
1474 //---
1475 // (immediate post-indexed)
1476 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1477 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1478 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1479 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1480 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1481 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1482 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1483
1484 // load sign-extended half-word
1485 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1486 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1487
1488 // load sign-extended byte
1489 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1490 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1491
1492 // load zero-extended byte
1493 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1494 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1495
1496 // load sign-extended word
1497 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1498
1499 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1500 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1501 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1502 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1503 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1504 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1505 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1506
1507 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1508 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1509 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1510 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1511 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1512
1513 //===----------------------------------------------------------------------===//
1514 // Store instructions.
1515 //===----------------------------------------------------------------------===//
1516
1517 // Pair (indexed, offset)
1518 // FIXME: Use dedicated range-checked addressing mode operand here.
1519 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1520 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1521 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1522 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1523 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1524
1525 // Pair (pre-indexed)
1526 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "stp">;
1527 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "stp">;
1528 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "stp">;
1529 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "stp">;
1530 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "stp">;
1531
1532 // Pair (pre-indexed)
1533 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1534 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1535 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1536 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1537 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1538
1539 // Pair (no allocate)
1540 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1541 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1542 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1543 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1544 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1545
1546 //---
1547 // (Register offset)
1548
1549 let AddedComplexity = 10 in {
1550
1551 // Integer
1552 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1553                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1554 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1555                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1556 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1557                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1558 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1559                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1560
1561 // truncstore i64
1562 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1563            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1564 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1565            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1566 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1567            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1568
1569
1570 // Floating-point
1571 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1572                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1573 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1574                             [(store FPR16:$Rt, ro_indexed16:$addr)]>;
1575 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1576                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1577 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1578                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1579 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1580   let mayStore = 1;
1581 }
1582
1583 // Match all store 64 bits width whose type is compatible with FPR64
1584 def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1585           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1586 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1587           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1588 def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1589           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1590 def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1591           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1592 def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1593           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1594 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1595           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1596
1597 // Match all store 128 bits width whose type is compatible with FPR128
1598 def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1599           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1600 def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1601           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1602 def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1603           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1604 def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1605           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1606 def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1607           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1608 def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1609           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1610 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1611           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1612
1613 //---
1614 // (unsigned immediate)
1615 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1616                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1617 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1618                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1619 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1620                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1621 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1622                      [(store FPR16:$Rt, am_indexed16:$addr)]>;
1623 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1624                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1625 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1626                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1627 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1628   let mayStore = 1;
1629 }
1630
1631 // Match all store 64 bits width whose type is compatible with FPR64
1632 def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1633           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1634 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1635           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1636 def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1637           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1638 def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1639           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1640 def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1641           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1642 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1643           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1644
1645 // Match all store 128 bits width whose type is compatible with FPR128
1646 def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1647           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1648 def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1649           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1650 def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1651           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1652 def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1653           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1654 def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1655           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1656 def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1657           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1658 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1659           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1660
1661 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1662                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1663 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1664                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1665
1666 // truncstore i64
1667 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1668   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1669 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1670   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1671 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1672   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1673
1674 } // AddedComplexity = 10
1675
1676 //---
1677 // (unscaled immediate)
1678 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1679                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1680 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1681                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1682 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1683                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1684 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1685                            [(store FPR16:$Rt, am_unscaled16:$addr)]>;
1686 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1687                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1688 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1689                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1690 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1691                            [(store (v2f64 FPR128:$Rt), am_unscaled128:$addr)]>;
1692 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1693                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1694 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1695                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1696
1697 // Match all store 64 bits width whose type is compatible with FPR64
1698 def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1699           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1700 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1701           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1702 def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1703           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1704 def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1705           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1706 def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1707           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1708 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1709           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1710
1711 // Match all store 128 bits width whose type is compatible with FPR128
1712 def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1713           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1714 def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1715           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1716 def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1717           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1718 def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1719           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1720 def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1721           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1722 def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1723           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1724 def : Pat<(store (f128  FPR128:$Rn), am_unscaled128:$addr),
1725           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1726
1727 // unscaled i64 truncating stores
1728 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1729   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1730 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1731   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1732 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1733   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1734
1735 //---
1736 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1737 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1738 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1739 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1740 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1741 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1742 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1743 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1744
1745 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1746 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1747
1748 //---
1749 // (unscaled immediate, unprivileged)
1750 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1751 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1752
1753 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1754 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1755
1756 //---
1757 // (immediate pre-indexed)
1758 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1759 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1760 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1761 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1762 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1763 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1764 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1765
1766 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1767 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1768
1769 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1770 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1771 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1772 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1773 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1774 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1775 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1776 // truncstore i64
1777 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1778   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1779                   simm9:$off)>;
1780 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1781   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1782                   simm9:$off)>;
1783 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1784   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1785                   simm9:$off)>;
1786
1787 //---
1788 // (immediate post-indexed)
1789 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1790 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1791 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1792 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1793 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1794 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1795 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1796
1797 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1798 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1799
1800 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1801 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1802 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1803 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1804 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1805 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1806 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1807 // truncstore i64
1808 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1809   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1810                   simm9:$off)>;
1811 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1812   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1813                   simm9:$off)>;
1814 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1815   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1816                   simm9:$off)>;
1817
1818
1819 //===----------------------------------------------------------------------===//
1820 // Load/store exclusive instructions.
1821 //===----------------------------------------------------------------------===//
1822
1823 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
1824 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
1825 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
1826 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
1827
1828 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
1829 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
1830 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
1831 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
1832
1833 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
1834 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
1835 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
1836 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
1837
1838 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
1839 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
1840 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
1841 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
1842
1843 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
1844 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
1845 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
1846 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
1847
1848 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
1849 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
1850 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
1851 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
1852
1853 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
1854 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
1855
1856 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
1857 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
1858
1859 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
1860 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
1861
1862 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
1863 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
1864
1865 //===----------------------------------------------------------------------===//
1866 // Scaled floating point to integer conversion instructions.
1867 //===----------------------------------------------------------------------===//
1868
1869 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
1870 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
1871 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
1872 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
1873 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
1874 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
1875 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
1876 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
1877 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1878 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1879 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1880 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1881 let isCodeGenOnly = 1 in {
1882 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1883 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1884 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1885 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1886 }
1887
1888 //===----------------------------------------------------------------------===//
1889 // Scaled integer to floating point conversion instructions.
1890 //===----------------------------------------------------------------------===//
1891
1892 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
1893 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
1894
1895 //===----------------------------------------------------------------------===//
1896 // Unscaled integer to floating point conversion instruction.
1897 //===----------------------------------------------------------------------===//
1898
1899 defm FMOV : UnscaledConversion<"fmov">;
1900
1901 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
1902 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
1903
1904 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1905 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1906 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1907 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1908 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1909 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1910 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
1911           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1912 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
1913           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1914 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
1915
1916 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
1917           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1918 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
1919           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1920 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
1921           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1922 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
1923           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1924 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
1925           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1926 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
1927           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1928
1929 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
1930           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
1931 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
1932           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
1933 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
1934           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1935 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
1936           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
1937
1938 //===----------------------------------------------------------------------===//
1939 // Floating point conversion instruction.
1940 //===----------------------------------------------------------------------===//
1941
1942 defm FCVT : FPConversion<"fcvt">;
1943
1944 def : Pat<(f32_to_f16 FPR32:$Rn),
1945           (i32 (COPY_TO_REGCLASS
1946                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
1947                    GPR32))>;
1948
1949 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
1950                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
1951
1952 //===----------------------------------------------------------------------===//
1953 // Floating point single operand instructions.
1954 //===----------------------------------------------------------------------===//
1955
1956 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
1957 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
1958 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
1959 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
1960 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
1961 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
1962 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
1963 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
1964
1965 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
1966           (FRINTNDr FPR64:$Rn)>;
1967
1968 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
1969 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
1970 // <rdar://problem/13715968>
1971 // TODO: We should really model the FPSR flags correctly. This is really ugly.
1972 let hasSideEffects = 1 in {
1973 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
1974 }
1975
1976 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
1977
1978 let SchedRW = [WriteFDiv] in {
1979 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
1980 }
1981
1982 //===----------------------------------------------------------------------===//
1983 // Floating point two operand instructions.
1984 //===----------------------------------------------------------------------===//
1985
1986 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
1987 let SchedRW = [WriteFDiv] in {
1988 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
1989 }
1990 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
1991 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
1992 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
1993 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
1994 let SchedRW = [WriteFMul] in {
1995 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
1996 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
1997 }
1998 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
1999
2000 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2001           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2002 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2003           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2004 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2005           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2006 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2007           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2008
2009 //===----------------------------------------------------------------------===//
2010 // Floating point three operand instructions.
2011 //===----------------------------------------------------------------------===//
2012
2013 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2014 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2015      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2016 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2017      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2018 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2019      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2020
2021 // The following def pats catch the case where the LHS of an FMA is negated.
2022 // The TriOpFrag above catches the case where the middle operand is negated.
2023
2024 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2025 // the NEON variant.
2026 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2027           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2028
2029 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2030           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2031
2032 //===----------------------------------------------------------------------===//
2033 // Floating point comparison instructions.
2034 //===----------------------------------------------------------------------===//
2035
2036 defm FCMPE : FPComparison<1, "fcmpe">;
2037 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2038
2039 //===----------------------------------------------------------------------===//
2040 // Floating point conditional comparison instructions.
2041 //===----------------------------------------------------------------------===//
2042
2043 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2044 defm FCCMP  : FPCondComparison<0, "fccmp">;
2045
2046 //===----------------------------------------------------------------------===//
2047 // Floating point conditional select instruction.
2048 //===----------------------------------------------------------------------===//
2049
2050 defm FCSEL : FPCondSelect<"fcsel">;
2051
2052 // CSEL instructions providing f128 types need to be handled by a
2053 // pseudo-instruction since the eventual code will need to introduce basic
2054 // blocks and control flow.
2055 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2056                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2057                       [(set (f128 FPR128:$Rd),
2058                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2059                                        (i32 imm:$cond), CPSR))]> {
2060   let Uses = [CPSR];
2061   let usesCustomInserter = 1;
2062 }
2063
2064
2065 //===----------------------------------------------------------------------===//
2066 // Floating point immediate move.
2067 //===----------------------------------------------------------------------===//
2068
2069 let isReMaterializable = 1 in {
2070 defm FMOV : FPMoveImmediate<"fmov">;
2071 }
2072
2073 //===----------------------------------------------------------------------===//
2074 // Advanced SIMD two vector instructions.
2075 //===----------------------------------------------------------------------===//
2076
2077 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2078 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2079 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2080 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2081 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2082 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2083 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2084 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2085 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2086 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2087
2088 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2089 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2090 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2091 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2092 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2093 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2094 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2095 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2096 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2097           (FCVTLv4i16 V64:$Rn)>;
2098 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2099                                                               (i64 4)))),
2100           (FCVTLv8i16 V128:$Rn)>;
2101 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2102 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2103                                                     (i64 2))))),
2104           (FCVTLv4i32 V128:$Rn)>;
2105
2106 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2107 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2108 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2109 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2110 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2111 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2112           (FCVTNv4i16 V128:$Rn)>;
2113 def : Pat<(concat_vectors V64:$Rd,
2114                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2115           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2116 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2117 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2118           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2119 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2120 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2121 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2122                                         int_arm64_neon_fcvtxn>;
2123 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2124 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2125 let isCodeGenOnly = 1 in {
2126 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2127                                        int_arm64_neon_fcvtzs>;
2128 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2129                                        int_arm64_neon_fcvtzu>;
2130 }
2131 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2132 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2133 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2134 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2135 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2136 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2137 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2138 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2139 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2140 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2141 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2142 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2143                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2144 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2145 // Aliases for MVN -> NOT.
2146 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2147 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2148 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2149 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2150
2151 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2152 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2153 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2154 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2155 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2156 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2157 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2158
2159 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2160 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2161 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2162 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2163 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2164 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2165 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2166 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2167
2168 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2169 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2170 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2171 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2172 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2173
2174 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2175 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2176 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2177 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2178 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2179        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2180 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2181 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2182 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2183 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2184 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2185 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2186 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2187 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2188 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2189        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2190 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2191                     int_arm64_neon_uaddlp>;
2192 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2193 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2194 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2195 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2196 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2197 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2198
2199 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2200 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2201
2202 // Patterns for vector long shift (by element width). These need to match all
2203 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2204 // definition.
2205 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2206   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2207             (SHLLv8i8 V64:$Rn)>;
2208   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2209             (SHLLv16i8 V128:$Rn)>;
2210   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2211             (SHLLv4i16 V64:$Rn)>;
2212   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2213             (SHLLv8i16 V128:$Rn)>;
2214   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2215             (SHLLv2i32 V64:$Rn)>;
2216   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2217             (SHLLv4i32 V128:$Rn)>;
2218 }
2219
2220 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2221 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2222 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2223
2224 //===----------------------------------------------------------------------===//
2225 // Advanced SIMD three vector instructions.
2226 //===----------------------------------------------------------------------===//
2227
2228 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2229 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2230 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2231 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2232 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2233 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2234 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2235 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2236 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2237 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2238 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2239 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2240 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2241 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2242 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2243 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2244 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2245 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2246 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2247 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2248 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2249 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2250 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2251 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2252 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2253
2254 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2255 // instruction expects the addend first, while the fma intrinsic puts it last.
2256 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2257             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2258 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2259             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2260
2261 // The following def pats catch the case where the LHS of an FMA is negated.
2262 // The TriOpFrag above catches the case where the middle operand is negated.
2263 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2264           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2265
2266 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2267           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2268
2269 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2270           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2271
2272 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2273 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2274 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2275 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2276 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2277 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2278                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2279 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2280                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2281 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2282 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2283 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2284       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2285 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2286 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2287 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2288 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2289 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2290 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2291 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2292 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2293 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2294 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2295 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2296 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2297 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2298 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2299 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2300 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2301 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2302 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2303       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2304 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2305 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2306 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2307 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2308 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2309 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2310 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2311 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2312 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2313 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2314 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2315 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2316 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2317 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2318
2319 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2320 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2321                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2322 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2323 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2324 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2325     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2326 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2327 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2328                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2329 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2330
2331 // FIXME: the .16b and .8b variantes should be emitted by the
2332 // AsmWriter. TableGen's AsmWriter-generator doesn't deal with variant syntaxes
2333 // in aliases yet though.
2334 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2335                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2336 def : InstAlias<"{mov\t$dst.8h, $src.8h|mov.8h\t$dst, $src}",
2337                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2338 def : InstAlias<"{mov\t$dst.4s, $src.4s|mov.4s\t$dst, $src}",
2339                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2340 def : InstAlias<"{mov\t$dst.2d, $src.2d|mov.2d\t$dst, $src}",
2341                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2342
2343 def : InstAlias<"{mov\t$dst.8b, $src.8b|mov.8b\t$dst, $src}",
2344                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2345 def : InstAlias<"{mov\t$dst.4h, $src.4h|mov.4h\t$dst, $src}",
2346                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2347 def : InstAlias<"{mov\t$dst.2s, $src.2s|mov.2s\t$dst, $src}",
2348                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2349 def : InstAlias<"{mov\t$dst.1d, $src.1d|mov.1d\t$dst, $src}",
2350                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2351
2352 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2353                 "|cmls.8b\t$dst, $src1, $src2}",
2354                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2355 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2356                 "|cmls.16b\t$dst, $src1, $src2}",
2357                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2358 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2359                 "|cmls.4h\t$dst, $src1, $src2}",
2360                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2361 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2362                 "|cmls.8h\t$dst, $src1, $src2}",
2363                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2364 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2365                 "|cmls.2s\t$dst, $src1, $src2}",
2366                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2367 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2368                 "|cmls.4s\t$dst, $src1, $src2}",
2369                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2370 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2371                 "|cmls.2d\t$dst, $src1, $src2}",
2372                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2373
2374 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2375                 "|cmlo.8b\t$dst, $src1, $src2}",
2376                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2377 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2378                 "|cmlo.16b\t$dst, $src1, $src2}",
2379                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2380 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2381                 "|cmlo.4h\t$dst, $src1, $src2}",
2382                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2383 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2384                 "|cmlo.8h\t$dst, $src1, $src2}",
2385                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2386 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2387                 "|cmlo.2s\t$dst, $src1, $src2}",
2388                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2389 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2390                 "|cmlo.4s\t$dst, $src1, $src2}",
2391                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2392 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2393                 "|cmlo.2d\t$dst, $src1, $src2}",
2394                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2395
2396 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2397                 "|cmle.8b\t$dst, $src1, $src2}",
2398                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2399 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2400                 "|cmle.16b\t$dst, $src1, $src2}",
2401                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2402 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2403                 "|cmle.4h\t$dst, $src1, $src2}",
2404                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2405 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2406                 "|cmle.8h\t$dst, $src1, $src2}",
2407                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2408 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2409                 "|cmle.2s\t$dst, $src1, $src2}",
2410                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2411 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2412                 "|cmle.4s\t$dst, $src1, $src2}",
2413                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2414 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2415                 "|cmle.2d\t$dst, $src1, $src2}",
2416                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2417
2418 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2419                 "|cmlt.8b\t$dst, $src1, $src2}",
2420                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2421 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2422                 "|cmlt.16b\t$dst, $src1, $src2}",
2423                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2424 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2425                 "|cmlt.4h\t$dst, $src1, $src2}",
2426                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2427 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2428                 "|cmlt.8h\t$dst, $src1, $src2}",
2429                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2430 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2431                 "|cmlt.2s\t$dst, $src1, $src2}",
2432                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2433 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2434                 "|cmlt.4s\t$dst, $src1, $src2}",
2435                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2436 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2437                 "|cmlt.2d\t$dst, $src1, $src2}",
2438                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2439
2440 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2441                 "|fcmle.2s\t$dst, $src1, $src2}",
2442                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2443 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2444                 "|fcmle.4s\t$dst, $src1, $src2}",
2445                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2446 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2447                 "|fcmle.2d\t$dst, $src1, $src2}",
2448                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2449
2450 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2451                 "|fcmlt.2s\t$dst, $src1, $src2}",
2452                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2453 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2454                 "|fcmlt.4s\t$dst, $src1, $src2}",
2455                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2456 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2457                 "|fcmlt.2d\t$dst, $src1, $src2}",
2458                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2459
2460 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2461                 "|facle.2s\t$dst, $src1, $src2}",
2462                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2463 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2464                 "|facle.4s\t$dst, $src1, $src2}",
2465                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2466 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2467                 "|facle.2d\t$dst, $src1, $src2}",
2468                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2469
2470 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2471                 "|faclt.2s\t$dst, $src1, $src2}",
2472                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2473 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2474                 "|faclt.4s\t$dst, $src1, $src2}",
2475                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2476 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2477                 "|faclt.2d\t$dst, $src1, $src2}",
2478                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2479
2480 //===----------------------------------------------------------------------===//
2481 // Advanced SIMD three scalar instructions.
2482 //===----------------------------------------------------------------------===//
2483
2484 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2485 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2486 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2487 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2488 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2489 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2490 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2491 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2492 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2493           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2494 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2495                                      int_arm64_neon_facge>;
2496 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2497                                      int_arm64_neon_facgt>;
2498 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2499 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2500 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2501 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2502 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2503 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2504 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2505 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2506 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2507 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2508 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2509 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2510 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2511 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2512 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2513 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2514 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2515 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2516 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2517 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2518 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2519
2520 def : InstAlias<"cmls $dst, $src1, $src2",
2521                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2522 def : InstAlias<"cmle $dst, $src1, $src2",
2523                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2524 def : InstAlias<"cmlo $dst, $src1, $src2",
2525                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2526 def : InstAlias<"cmlt $dst, $src1, $src2",
2527                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2528 def : InstAlias<"fcmle $dst, $src1, $src2",
2529                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2530 def : InstAlias<"fcmle $dst, $src1, $src2",
2531                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2532 def : InstAlias<"fcmlt $dst, $src1, $src2",
2533                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2534 def : InstAlias<"fcmlt $dst, $src1, $src2",
2535                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2536 def : InstAlias<"facle $dst, $src1, $src2",
2537                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2538 def : InstAlias<"facle $dst, $src1, $src2",
2539                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2540 def : InstAlias<"faclt $dst, $src1, $src2",
2541                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2542 def : InstAlias<"faclt $dst, $src1, $src2",
2543                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2544
2545 //===----------------------------------------------------------------------===//
2546 // Advanced SIMD three scalar instructions (mixed operands).
2547 //===----------------------------------------------------------------------===//
2548 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2549                                        int_arm64_neon_sqdmulls_scalar>;
2550 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2551 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2552
2553 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2554                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2555                                                         (i32 FPR32:$Rm))))),
2556           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2557 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2558                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2559                                                         (i32 FPR32:$Rm))))),
2560           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2561
2562 //===----------------------------------------------------------------------===//
2563 // Advanced SIMD two scalar instructions.
2564 //===----------------------------------------------------------------------===//
2565
2566 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2567 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2568 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2569 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2570 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2571 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2572 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2573 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2574 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2575 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2576 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2577 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2578 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2579 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2580 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2581 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2582 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2583 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2584 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2585 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2586 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2587 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2588 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2589 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2590 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2591 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2592                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2593 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2594 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2595 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2596 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2597 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2598 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2599                                      int_arm64_neon_suqadd>;
2600 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2601 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2602 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2603                                     int_arm64_neon_usqadd>;
2604
2605 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2606           (FCVTASv1i64 FPR64:$Rn)>;
2607 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2608           (FCVTAUv1i64 FPR64:$Rn)>;
2609 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2610           (FCVTMSv1i64 FPR64:$Rn)>;
2611 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2612           (FCVTMUv1i64 FPR64:$Rn)>;
2613 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2614           (FCVTNSv1i64 FPR64:$Rn)>;
2615 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2616           (FCVTNUv1i64 FPR64:$Rn)>;
2617 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2618           (FCVTPSv1i64 FPR64:$Rn)>;
2619 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2620           (FCVTPUv1i64 FPR64:$Rn)>;
2621
2622 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2623           (FRECPEv1i32 FPR32:$Rn)>;
2624 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2625           (FRECPEv1i64 FPR64:$Rn)>;
2626 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2627           (FRECPEv1i64 FPR64:$Rn)>;
2628
2629 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2630           (FRECPXv1i32 FPR32:$Rn)>;
2631 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2632           (FRECPXv1i64 FPR64:$Rn)>;
2633
2634 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2635           (FRSQRTEv1i32 FPR32:$Rn)>;
2636 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2637           (FRSQRTEv1i64 FPR64:$Rn)>;
2638 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2639           (FRSQRTEv1i64 FPR64:$Rn)>;
2640
2641 // If an integer is about to be converted to a floating point value,
2642 // just load it on the floating point unit.
2643 // Here are the patterns for 8 and 16-bits to float.
2644 // 8-bits -> float.
2645 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2646            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2647                           (LDRBro ro_indexed8:$addr), bsub))>;
2648 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2649            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2650                           (LDRBui am_indexed8:$addr), bsub))>;
2651 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2652            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2653                           (LDURBi am_unscaled8:$addr), bsub))>;
2654 // 16-bits -> float.
2655 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2656            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2657                           (LDRHro ro_indexed16:$addr), hsub))>;
2658 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2659            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2660                           (LDRHui am_indexed16:$addr), hsub))>;
2661 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2662            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2663                           (LDURHi am_unscaled16:$addr), hsub))>;
2664 // 32-bits are handled in target specific dag combine:
2665 // performIntToFpCombine.
2666 // 64-bits integer to 32-bits floating point, not possible with
2667 // UCVTF on floating point registers (both source and destination
2668 // must have the same size).
2669
2670 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2671 // 8-bits -> double.
2672 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2673            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2674                           (LDRBro ro_indexed8:$addr), bsub))>;
2675 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2676            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2677                           (LDRBui am_indexed8:$addr), bsub))>;
2678 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2679            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2680                           (LDURBi am_unscaled8:$addr), bsub))>;
2681 // 16-bits -> double.
2682 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2683            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2684                           (LDRHro ro_indexed16:$addr), hsub))>;
2685 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2686            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2687                           (LDRHui am_indexed16:$addr), hsub))>;
2688 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2689            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2690                           (LDURHi am_unscaled16:$addr), hsub))>;
2691 // 32-bits -> double.
2692 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2693            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2694                           (LDRSro ro_indexed32:$addr), ssub))>;
2695 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2696            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2697                           (LDRSui am_indexed32:$addr), ssub))>;
2698 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2699            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2700                           (LDURSi am_unscaled32:$addr), ssub))>;
2701 // 64-bits -> double are handled in target specific dag combine:
2702 // performIntToFpCombine.
2703
2704 //===----------------------------------------------------------------------===//
2705 // Advanced SIMD three different-sized vector instructions.
2706 //===----------------------------------------------------------------------===//
2707
2708 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2709 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2710 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2711 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2712 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2713 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2714                                              int_arm64_neon_sabd>;
2715 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2716                                           int_arm64_neon_sabd>;
2717 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2718             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2719 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2720                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2721 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2722     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2723 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2724     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2725 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2726 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2727                                                int_arm64_neon_sqadd>;
2728 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2729                                                int_arm64_neon_sqsub>;
2730 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2731                                      int_arm64_neon_sqdmull>;
2732 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2733                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2734 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2735                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2736 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2737                                               int_arm64_neon_uabd>;
2738 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2739                                           int_arm64_neon_uabd>;
2740 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2741                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2742 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2743                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2744 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2745     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2746 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2747     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2748 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2749 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2750                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2751 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2752                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2753
2754 // Patterns for 64-bit pmull
2755 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2756           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2757 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2758                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2759           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2760
2761 // CodeGen patterns for addhn and subhn instructions, which can actually be
2762 // written in LLVM IR without too much difficulty.
2763
2764 // ADDHN
2765 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2766           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2767 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2768                                            (i32 16))))),
2769           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2770 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2771                                            (i32 32))))),
2772           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2773 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2774                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2775                                                     (i32 8))))),
2776           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2777                             V128:$Rn, V128:$Rm)>;
2778 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2779                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2780                                                     (i32 16))))),
2781           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2782                             V128:$Rn, V128:$Rm)>;
2783 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2784                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2785                                                     (i32 32))))),
2786           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2787                             V128:$Rn, V128:$Rm)>;
2788
2789 // SUBHN
2790 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2791           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2792 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2793                                            (i32 16))))),
2794           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2795 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2796                                            (i32 32))))),
2797           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2798 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2799                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2800                                                     (i32 8))))),
2801           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2802                             V128:$Rn, V128:$Rm)>;
2803 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2804                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2805                                                     (i32 16))))),
2806           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2807                             V128:$Rn, V128:$Rm)>;
2808 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2809                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2810                                                     (i32 32))))),
2811           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2812                             V128:$Rn, V128:$Rm)>;
2813
2814 //----------------------------------------------------------------------------
2815 // AdvSIMD bitwise extract from vector instruction.
2816 //----------------------------------------------------------------------------
2817
2818 defm EXT : SIMDBitwiseExtract<"ext">;
2819
2820 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2821           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2822 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2823           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2824 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2825           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2826 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2827           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2828 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2829           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2830 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2831           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2832 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2833           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2834 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2835           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2836
2837 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
2838 // 128-bit vector.
2839 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
2840           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2841 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
2842           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2843 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
2844           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2845 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
2846           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2847 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
2848           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2849 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
2850           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2851
2852
2853 //----------------------------------------------------------------------------
2854 // AdvSIMD zip vector
2855 //----------------------------------------------------------------------------
2856
2857 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
2858 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
2859 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
2860 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
2861 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
2862 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
2863
2864 //----------------------------------------------------------------------------
2865 // AdvSIMD TBL/TBX instructions
2866 //----------------------------------------------------------------------------
2867
2868 defm TBL : SIMDTableLookup<    0, "tbl">;
2869 defm TBX : SIMDTableLookupTied<1, "tbx">;
2870
2871 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2872           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
2873 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2874           (TBLv16i8One V128:$Ri, V128:$Rn)>;
2875
2876 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
2877                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2878           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
2879 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
2880                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2881           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
2882
2883
2884 //----------------------------------------------------------------------------
2885 // AdvSIMD scalar CPY instruction
2886 //----------------------------------------------------------------------------
2887
2888 defm CPY : SIMDScalarCPY<"cpy">;
2889
2890 //----------------------------------------------------------------------------
2891 // AdvSIMD scalar pairwise instructions
2892 //----------------------------------------------------------------------------
2893
2894 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
2895 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
2896 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
2897 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
2898 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
2899 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
2900 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
2901           (ADDPv2i64p V128:$Rn)>;
2902 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
2903           (ADDPv2i64p V128:$Rn)>;
2904 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
2905           (FADDPv2i32p V64:$Rn)>;
2906 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
2907           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
2908 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
2909           (FADDPv2i64p V128:$Rn)>;
2910 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
2911           (FMAXNMPv2i32p V64:$Rn)>;
2912 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
2913           (FMAXNMPv2i64p V128:$Rn)>;
2914 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
2915           (FMAXPv2i32p V64:$Rn)>;
2916 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
2917           (FMAXPv2i64p V128:$Rn)>;
2918 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
2919           (FMINNMPv2i32p V64:$Rn)>;
2920 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
2921           (FMINNMPv2i64p V128:$Rn)>;
2922 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
2923           (FMINPv2i32p V64:$Rn)>;
2924 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
2925           (FMINPv2i64p V128:$Rn)>;
2926
2927 //----------------------------------------------------------------------------
2928 // AdvSIMD INS/DUP instructions
2929 //----------------------------------------------------------------------------
2930
2931 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
2932 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
2933 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
2934 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
2935 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
2936 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
2937 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
2938
2939 def DUPv2i64lane : SIMDDup64FromElement;
2940 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
2941 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
2942 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
2943 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
2944 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
2945 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
2946
2947 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
2948           (v2f32 (DUPv2i32lane
2949             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2950             (i64 0)))>;
2951 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
2952           (v4f32 (DUPv4i32lane
2953             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2954             (i64 0)))>;
2955 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
2956           (v2f64 (DUPv2i64lane
2957             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
2958             (i64 0)))>;
2959
2960 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2961           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
2962 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2963          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
2964 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
2965           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
2966
2967 defm SMOV : SMov;
2968 defm UMOV : UMov;
2969
2970 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2971           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
2972 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2973           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
2974 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2975           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2976 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2977           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
2978 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2979           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2980 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
2981           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
2982
2983 // Extracting i8 or i16 elements will have the zero-extend transformed to
2984 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
2985 // for ARM64. Match these patterns here since UMOV already zeroes out the high
2986 // bits of the destination register.
2987 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
2988                (i32 0xff)),
2989           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
2990 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
2991                (i32 0xffff)),
2992           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
2993
2994 defm INS : SIMDIns;
2995
2996 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
2997           (SUBREG_TO_REG (i32 0),
2998                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
2999 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3000           (SUBREG_TO_REG (i32 0),
3001                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3002
3003 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3004           (SUBREG_TO_REG (i32 0),
3005                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3006 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3007           (SUBREG_TO_REG (i32 0),
3008                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3009
3010 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3011             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3012                                   (i32 FPR32:$Rn), ssub))>;
3013 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3014             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3015                                   (i32 FPR32:$Rn), ssub))>;
3016 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3017             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3018                                   (i64 FPR64:$Rn), dsub))>;
3019
3020 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3021           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3022 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3023           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3024 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3025           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3026
3027 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3028             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3029           (EXTRACT_SUBREG
3030             (INSvi32lane
3031               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3032               VectorIndexS:$imm,
3033               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3034               (i64 0)),
3035             dsub)>;
3036 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3037             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3038           (INSvi32lane
3039             V128:$Rn, VectorIndexS:$imm,
3040             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3041             (i64 0))>;
3042 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3043             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3044           (INSvi64lane
3045             V128:$Rn, VectorIndexD:$imm,
3046             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3047             (i64 0))>;
3048
3049 // Copy an element at a constant index in one vector into a constant indexed
3050 // element of another.
3051 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3052 // index type and INS extension
3053 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3054                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3055                    VectorIndexB:$idx2)),
3056           (v16i8 (INSvi8lane
3057                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3058           )>;
3059 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3060                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3061                    VectorIndexH:$idx2)),
3062           (v8i16 (INSvi16lane
3063                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3064           )>;
3065 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3066                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3067                    VectorIndexS:$idx2)),
3068           (v4i32 (INSvi32lane
3069                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3070           )>;
3071 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3072                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3073                    VectorIndexD:$idx2)),
3074           (v2i64 (INSvi64lane
3075                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3076           )>;
3077
3078 // Floating point vector extractions are codegen'd as either a sequence of
3079 // subregister extractions, possibly fed by an INS if the lane number is
3080 // anything other than zero.
3081 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3082           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3083 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3084           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3085 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3086           (f64 (EXTRACT_SUBREG
3087             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3088                          V128:$Rn, VectorIndexD:$idx),
3089             dsub))>;
3090 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3091           (f32 (EXTRACT_SUBREG
3092             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3093                          V128:$Rn, VectorIndexS:$idx),
3094             ssub))>;
3095
3096 // All concat_vectors operations are canonicalised to act on i64 vectors for
3097 // ARM64. In the general case we need an instruction, which had just as well be
3098 // INS.
3099 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3100   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3101         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3102                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3103
3104 def : ConcatPat<v2i64, v1i64>;
3105 def : ConcatPat<v2f64, v1f64>;
3106 def : ConcatPat<v4i32, v2i32>;
3107 def : ConcatPat<v4f32, v2f32>;
3108 def : ConcatPat<v8i16, v4i16>;
3109 def : ConcatPat<v16i8, v8i8>;
3110
3111 // If the high lanes are undef, though, we can just ignore them:
3112 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3113   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3114         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3115
3116 def : ConcatUndefPat<v2i64, v1i64>;
3117 def : ConcatUndefPat<v2f64, v1f64>;
3118 def : ConcatUndefPat<v4i32, v2i32>;
3119 def : ConcatUndefPat<v4f32, v2f32>;
3120 def : ConcatUndefPat<v8i16, v4i16>;
3121 def : ConcatUndefPat<v16i8, v8i8>;
3122
3123 //----------------------------------------------------------------------------
3124 // AdvSIMD across lanes instructions
3125 //----------------------------------------------------------------------------
3126
3127 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3128 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3129 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3130 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3131 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3132 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3133 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3134 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3135 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3136 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3137 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3138
3139 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3140 // If there is a sign extension after this intrinsic, consume it as smov already
3141 // performed it
3142   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3143         (i32 (SMOVvi8to32
3144           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3145             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3146           (i64 0)))>;
3147   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3148         (i32 (SMOVvi8to32
3149           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3150             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3151           (i64 0)))>;
3152 // If there is a sign extension after this intrinsic, consume it as smov already
3153 // performed it
3154 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3155         (i32 (SMOVvi8to32
3156           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3157            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3158           (i64 0)))>;
3159 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3160         (i32 (SMOVvi8to32
3161           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3162            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3163           (i64 0)))>;
3164 // If there is a sign extension after this intrinsic, consume it as smov already
3165 // performed it
3166 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3167           (i32 (SMOVvi16to32
3168            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3169             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3170            (i64 0)))>;
3171 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3172           (i32 (SMOVvi16to32
3173            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3174             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3175            (i64 0)))>;
3176 // If there is a sign extension after this intrinsic, consume it as smov already
3177 // performed it
3178 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3179         (i32 (SMOVvi16to32
3180           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3181            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3182           (i64 0)))>;
3183 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3184         (i32 (SMOVvi16to32
3185           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3186            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3187           (i64 0)))>;
3188
3189 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3190         (i32 (EXTRACT_SUBREG
3191           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3192            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3193           ssub))>;
3194 }
3195
3196 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3197 // If there is a masking operation keeping only what has been actually
3198 // generated, consume it.
3199   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3200         (i32 (EXTRACT_SUBREG
3201           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3202             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3203           ssub))>;
3204   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3205         (i32 (EXTRACT_SUBREG
3206           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3207             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3208           ssub))>;
3209 // If there is a masking operation keeping only what has been actually
3210 // generated, consume it.
3211 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3212         (i32 (EXTRACT_SUBREG
3213           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3214             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3215           ssub))>;
3216 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3217         (i32 (EXTRACT_SUBREG
3218           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3219             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3220           ssub))>;
3221
3222 // If there is a masking operation keeping only what has been actually
3223 // generated, consume it.
3224 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3225           (i32 (EXTRACT_SUBREG
3226             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3227               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3228             ssub))>;
3229 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3230           (i32 (EXTRACT_SUBREG
3231             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3232               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3233             ssub))>;
3234 // If there is a masking operation keeping only what has been actually
3235 // generated, consume it.
3236 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3237         (i32 (EXTRACT_SUBREG
3238           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3239             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3240           ssub))>;
3241 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3242         (i32 (EXTRACT_SUBREG
3243           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3244             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3245           ssub))>;
3246
3247 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3248         (i32 (EXTRACT_SUBREG
3249           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3250             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3251           ssub))>;
3252
3253 }
3254
3255 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3256   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3257         (i32 (SMOVvi16to32
3258           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3259             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3260           (i64 0)))>;
3261 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3262         (i32 (SMOVvi16to32
3263           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3264            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3265           (i64 0)))>;
3266
3267 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3268           (i32 (EXTRACT_SUBREG
3269            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3270             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3271            ssub))>;
3272 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3273         (i32 (EXTRACT_SUBREG
3274           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3275            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3276           ssub))>;
3277
3278 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3279         (i64 (EXTRACT_SUBREG
3280           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3281            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3282           dsub))>;
3283 }
3284
3285 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3286                                                 Intrinsic intOp> {
3287   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3288         (i32 (EXTRACT_SUBREG
3289           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3290             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3291           ssub))>;
3292 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3293         (i32 (EXTRACT_SUBREG
3294           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3295             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3296           ssub))>;
3297
3298 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3299           (i32 (EXTRACT_SUBREG
3300             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3301               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3302             ssub))>;
3303 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3304         (i32 (EXTRACT_SUBREG
3305           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3306             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3307           ssub))>;
3308
3309 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3310         (i64 (EXTRACT_SUBREG
3311           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3312             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3313           dsub))>;
3314 }
3315
3316 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3317 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3318 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3319           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3320
3321 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3322 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3323 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3324           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3325
3326 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3327 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3328            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3329
3330 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3331 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3332            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3333
3334 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3335 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3336            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3337
3338 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3339 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3340            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3341
3342 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3343 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3344
3345 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3346 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3347           (i64 (EXTRACT_SUBREG
3348             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3349               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3350             dsub))>;
3351 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3352 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3353           (i64 (EXTRACT_SUBREG
3354             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3355               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3356             dsub))>;
3357
3358 //------------------------------------------------------------------------------
3359 // AdvSIMD modified immediate instructions
3360 //------------------------------------------------------------------------------
3361
3362 // AdvSIMD BIC
3363 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3364 // AdvSIMD ORR
3365 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3366
3367
3368 // AdvSIMD FMOV
3369 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3370                                               "fmov", ".2d",
3371                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3372 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3373                                               "fmov", ".2s",
3374                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3375 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3376                                               "fmov", ".4s",
3377                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3378
3379 // AdvSIMD MOVI
3380
3381 // EDIT byte mask: scalar
3382 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3383 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3384                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3385 // The movi_edit node has the immediate value already encoded, so we use
3386 // a plain imm0_255 here.
3387 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3388           (MOVID imm0_255:$shift)>;
3389
3390 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3391 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3392 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3393 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3394
3395 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3396 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3397 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3398 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3399
3400 // EDIT byte mask: 2d
3401
3402 // The movi_edit node has the immediate value already encoded, so we use
3403 // a plain imm0_255 in the pattern
3404 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3405 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3406                                                 simdimmtype10,
3407                                                 "movi", ".2d",
3408                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3409
3410
3411 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3412 // Complexity is added to break a tie with a plain MOVI.
3413 let AddedComplexity = 1 in {
3414 def : Pat<(f32   fpimm0),
3415           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3416       Requires<[HasZCZ]>;
3417 def : Pat<(f64   fpimm0),
3418           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3419       Requires<[HasZCZ]>;
3420 }
3421
3422 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3423 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3424 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3425 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3426
3427 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3428 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3429 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3430 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3431
3432 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3433 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3434 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3435           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3436 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3437           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3438 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3439           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3440 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3441           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3442
3443 // EDIT per word: 2s & 4s with MSL shifter
3444 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3445                       [(set (v2i32 V64:$Rd),
3446                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3447 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3448                       [(set (v4i32 V128:$Rd),
3449                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3450
3451 // Per byte: 8b & 16b
3452 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3453                                                  "movi", ".8b",
3454                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3455 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3456                                                  "movi", ".16b",
3457                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3458
3459 // AdvSIMD MVNI
3460
3461 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3462 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3463 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3464           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3465 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3466           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3467 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3468           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3469 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3470           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3471
3472 // EDIT per word: 2s & 4s with MSL shifter
3473 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3474                       [(set (v2i32 V64:$Rd),
3475                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3476 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3477                       [(set (v4i32 V128:$Rd),
3478                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3479
3480 //----------------------------------------------------------------------------
3481 // AdvSIMD indexed element
3482 //----------------------------------------------------------------------------
3483
3484 let neverHasSideEffects = 1 in {
3485   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3486   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3487 }
3488
3489 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3490 // instruction expects the addend first, while the intrinsic expects it last.
3491
3492 // On the other hand, there are quite a few valid combinatorial options due to
3493 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3494 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3495            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3496 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3497            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3498
3499 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3500            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3501 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3502            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3503 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3504            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3505 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3506            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3507
3508 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3509   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3510   // and DUP scalar.
3511   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3512                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3513                                            VectorIndexS:$idx))),
3514             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3515   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3516                            (v2f32 (ARM64duplane32
3517                                       (v4f32 (insert_subvector undef,
3518                                                  (v2f32 (fneg V64:$Rm)),
3519                                                  (i32 0))),
3520                                       VectorIndexS:$idx)))),
3521             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3522                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3523                                VectorIndexS:$idx)>;
3524   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3525                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3526             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3527                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3528
3529   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3530   // and DUP scalar.
3531   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3532                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3533                                            VectorIndexS:$idx))),
3534             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3535                                VectorIndexS:$idx)>;
3536   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3537                            (v4f32 (ARM64duplane32
3538                                       (v4f32 (insert_subvector undef,
3539                                                  (v2f32 (fneg V64:$Rm)),
3540                                                  (i32 0))),
3541                                       VectorIndexS:$idx)))),
3542             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3543                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3544                                VectorIndexS:$idx)>;
3545   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3546                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3547             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3548                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3549
3550   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3551   // (DUPLANE from 64-bit would be trivial).
3552   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3553                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3554                                            VectorIndexD:$idx))),
3555             (FMLSv2i64_indexed
3556                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3557   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3558                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3559             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3560                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3561
3562   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3563   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3564                          (vector_extract (v4f32 (fneg V128:$Rm)),
3565                                          VectorIndexS:$idx))),
3566             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3567                 V128:$Rm, VectorIndexS:$idx)>;
3568   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3569                          (vector_extract (v2f32 (fneg V64:$Rm)),
3570                                          VectorIndexS:$idx))),
3571             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3572                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3573
3574   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3575   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3576                          (vector_extract (v2f64 (fneg V128:$Rm)),
3577                                          VectorIndexS:$idx))),
3578             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3579                 V128:$Rm, VectorIndexS:$idx)>;
3580 }
3581
3582 defm : FMLSIndexedAfterNegPatterns<
3583            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3584 defm : FMLSIndexedAfterNegPatterns<
3585            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3586
3587 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3588 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3589
3590 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3591           (FMULv2i32_indexed V64:$Rn,
3592             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3593             (i64 0))>;
3594 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3595           (FMULv4i32_indexed V128:$Rn,
3596             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3597             (i64 0))>;
3598 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3599           (FMULv2i64_indexed V128:$Rn,
3600             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3601             (i64 0))>;
3602
3603 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3604 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3605 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3606               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3607 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3608               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3609 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3610 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3611     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3612 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3613     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3614 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3615                 int_arm64_neon_smull>;
3616 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3617                                            int_arm64_neon_sqadd>;
3618 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3619                                            int_arm64_neon_sqsub>;
3620 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3621 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3622     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3623 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3624     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3625 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3626                 int_arm64_neon_umull>;
3627
3628 // A scalar sqdmull with the second operand being a vector lane can be
3629 // handled directly with the indexed instruction encoding.
3630 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3631                                           (vector_extract (v4i32 V128:$Vm),
3632                                                            VectorIndexS:$idx)),
3633           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3634
3635 //----------------------------------------------------------------------------
3636 // AdvSIMD scalar shift instructions
3637 //----------------------------------------------------------------------------
3638 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3639 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3640 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3641 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3642 // Codegen patterns for the above. We don't put these directly on the
3643 // instructions because TableGen's type inference can't handle the truth.
3644 // Having the same base pattern for fp <--> int totally freaks it out.
3645 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3646           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3647 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3648           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3649 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3650           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3651 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3652           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3653 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3654                                             vecshiftR64:$imm)),
3655           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3656 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3657                                             vecshiftR64:$imm)),
3658           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3659 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3660           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3661 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3662           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3663 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3664           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3665 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3666           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3667 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3668                                             vecshiftR64:$imm)),
3669           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3670 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3671                                             vecshiftR64:$imm)),
3672           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3673
3674 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
3675 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
3676 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
3677                                      int_arm64_neon_sqrshrn>;
3678 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
3679                                      int_arm64_neon_sqrshrun>;
3680 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3681 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3682 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
3683                                      int_arm64_neon_sqshrn>;
3684 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
3685                                      int_arm64_neon_sqshrun>;
3686 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
3687 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
3688 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
3689     TriOpFrag<(add node:$LHS,
3690                    (ARM64srshri node:$MHS, node:$RHS))>>;
3691 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
3692 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
3693     TriOpFrag<(add node:$LHS,
3694                    (ARM64vashr node:$MHS, node:$RHS))>>;
3695 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
3696                                      int_arm64_neon_uqrshrn>;
3697 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3698 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
3699                                      int_arm64_neon_uqshrn>;
3700 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
3701 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
3702     TriOpFrag<(add node:$LHS,
3703                    (ARM64urshri node:$MHS, node:$RHS))>>;
3704 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
3705 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
3706     TriOpFrag<(add node:$LHS,
3707                    (ARM64vlshr node:$MHS, node:$RHS))>>;
3708
3709 //----------------------------------------------------------------------------
3710 // AdvSIMD vector shift instructions
3711 //----------------------------------------------------------------------------
3712 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
3713 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
3714 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
3715                                    int_arm64_neon_vcvtfxs2fp>;
3716 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
3717                                          int_arm64_neon_rshrn>;
3718 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
3719 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
3720                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
3721 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
3722 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3723                                       (i32 vecshiftL64:$imm))),
3724           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
3725 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
3726                                          int_arm64_neon_sqrshrn>;
3727 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
3728                                          int_arm64_neon_sqrshrun>;
3729 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3730 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3731 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
3732                                          int_arm64_neon_sqshrn>;
3733 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
3734                                          int_arm64_neon_sqshrun>;
3735 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
3736 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3737                                       (i32 vecshiftR64:$imm))),
3738           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
3739 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
3740 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
3741                  TriOpFrag<(add node:$LHS,
3742                                 (ARM64srshri node:$MHS, node:$RHS))> >;
3743 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
3744                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
3745
3746 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
3747 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
3748                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
3749 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
3750                         int_arm64_neon_vcvtfxu2fp>;
3751 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
3752                                          int_arm64_neon_uqrshrn>;
3753 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3754 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
3755                                          int_arm64_neon_uqshrn>;
3756 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
3757 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
3758                 TriOpFrag<(add node:$LHS,
3759                                (ARM64urshri node:$MHS, node:$RHS))> >;
3760 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
3761                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
3762 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
3763 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
3764                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
3765
3766 // SHRN patterns for when a logical right shift was used instead of arithmetic
3767 // (the immediate guarantees no sign bits actually end up in the result so it
3768 // doesn't matter).
3769 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
3770           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
3771 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
3772           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
3773 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
3774           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
3775
3776 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
3777                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
3778                                                     vecshiftR16Narrow:$imm)))),
3779           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3780                            V128:$Rn, vecshiftR16Narrow:$imm)>;
3781 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
3782                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
3783                                                     vecshiftR32Narrow:$imm)))),
3784           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3785                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3786 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
3787                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
3788                                                     vecshiftR64Narrow:$imm)))),
3789           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3790                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3791
3792 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
3793 // Anyexts are implemented as zexts.
3794 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
3795 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3796 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3797 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
3798 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3799 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3800 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
3801 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3802 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3803 // Also match an extend from the upper half of a 128 bit source register.
3804 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3805           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3806 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3807           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3808 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3809           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
3810 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3811           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3812 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3813           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3814 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3815           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
3816 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3817           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3818 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3819           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3820 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3821           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
3822
3823 // Vector shift sxtl aliases
3824 def : InstAlias<"sxtl.8h $dst, $src1",
3825                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3826 def : InstAlias<"sxtl $dst.8h, $src1.8b",
3827                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3828 def : InstAlias<"sxtl.4s $dst, $src1",
3829                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3830 def : InstAlias<"sxtl $dst.4s, $src1.4h",
3831                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3832 def : InstAlias<"sxtl.2d $dst, $src1",
3833                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3834 def : InstAlias<"sxtl $dst.2d, $src1.2s",
3835                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3836
3837 // Vector shift sxtl2 aliases
3838 def : InstAlias<"sxtl2.8h $dst, $src1",
3839                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3840 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
3841                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3842 def : InstAlias<"sxtl2.4s $dst, $src1",
3843                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3844 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
3845                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3846 def : InstAlias<"sxtl2.2d $dst, $src1",
3847                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3848 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
3849                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3850
3851 // Vector shift uxtl aliases
3852 def : InstAlias<"uxtl.8h $dst, $src1",
3853                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3854 def : InstAlias<"uxtl $dst.8h, $src1.8b",
3855                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3856 def : InstAlias<"uxtl.4s $dst, $src1",
3857                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3858 def : InstAlias<"uxtl $dst.4s, $src1.4h",
3859                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3860 def : InstAlias<"uxtl.2d $dst, $src1",
3861                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3862 def : InstAlias<"uxtl $dst.2d, $src1.2s",
3863                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3864
3865 // Vector shift uxtl2 aliases
3866 def : InstAlias<"uxtl2.8h $dst, $src1",
3867                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3868 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
3869                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3870 def : InstAlias<"uxtl2.4s $dst, $src1",
3871                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3872 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
3873                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3874 def : InstAlias<"uxtl2.2d $dst, $src1",
3875                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3876 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
3877                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3878
3879 // If an integer is about to be converted to a floating point value,
3880 // just load it on the floating point unit.
3881 // These patterns are more complex because floating point loads do not
3882 // support sign extension.
3883 // The sign extension has to be explicitly added and is only supported for
3884 // one step: byte-to-half, half-to-word, word-to-doubleword.
3885 // SCVTF GPR -> FPR is 9 cycles.
3886 // SCVTF FPR -> FPR is 4 cyclces.
3887 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
3888 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
3889 // and still being faster.
3890 // However, this is not good for code size.
3891 // 8-bits -> float. 2 sizes step-up.
3892 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
3893            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3894                               (SSHLLv4i16_shift
3895                                 (f64
3896                                   (EXTRACT_SUBREG
3897                                     (SSHLLv8i8_shift
3898                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3899                                                   (LDRBro ro_indexed8:$addr),
3900                                                   bsub),
3901                                      0),
3902                                    dsub)),
3903                                0),
3904                            ssub)))>, Requires<[NotForCodeSize]>;
3905 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
3906            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3907                               (SSHLLv4i16_shift
3908                                 (f64
3909                                   (EXTRACT_SUBREG
3910                                     (SSHLLv8i8_shift
3911                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3912                                                   (LDRBui am_indexed8:$addr),
3913                                                   bsub),
3914                                      0),
3915                                    dsub)),
3916                                0),
3917                            ssub)))>, Requires<[NotForCodeSize]>;
3918 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
3919            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3920                               (SSHLLv4i16_shift
3921                                 (f64
3922                                   (EXTRACT_SUBREG
3923                                     (SSHLLv8i8_shift
3924                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3925                                                   (LDURBi am_unscaled8:$addr),
3926                                                   bsub),
3927                                      0),
3928                                    dsub)),
3929                                0),
3930                            ssub)))>, Requires<[NotForCodeSize]>;
3931 // 16-bits -> float. 1 size step-up.
3932 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3933            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3934                               (SSHLLv4i16_shift
3935                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3936                                                (LDRHro ro_indexed16:$addr),
3937                                                hsub),
3938                                0),
3939                            ssub)))>, Requires<[NotForCodeSize]>;
3940 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3941            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3942                               (SSHLLv4i16_shift
3943                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3944                                                (LDRHui am_indexed16:$addr),
3945                                                hsub),
3946                                0),
3947                            ssub)))>, Requires<[NotForCodeSize]>;
3948 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3949            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3950                               (SSHLLv4i16_shift
3951                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3952                                                (LDURHi am_unscaled16:$addr),
3953                                                hsub),
3954                                0),
3955                            ssub)))>, Requires<[NotForCodeSize]>;
3956 // 32-bits to 32-bits are handled in target specific dag combine:
3957 // performIntToFpCombine.
3958 // 64-bits integer to 32-bits floating point, not possible with
3959 // SCVTF on floating point registers (both source and destination
3960 // must have the same size).
3961
3962 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3963 // 8-bits -> double. 3 size step-up: give up.
3964 // 16-bits -> double. 2 size step.
3965 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3966            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3967                               (SSHLLv2i32_shift
3968                                  (f64
3969                                   (EXTRACT_SUBREG
3970                                     (SSHLLv4i16_shift
3971                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3972                                                   (LDRHro ro_indexed16:$addr),
3973                                                   hsub),
3974                                      0),
3975                                    dsub)),
3976                                0),
3977                              dsub)))>, Requires<[NotForCodeSize]>;
3978 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3979            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
3980                                (SSHLLv2i32_shift
3981                                  (f64
3982                                    (EXTRACT_SUBREG
3983                                      (SSHLLv4i16_shift
3984                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3985                                                   (LDRHui am_indexed16:$addr),
3986                                                   hsub),
3987                                       0),
3988                                     dsub)),
3989                                  0),
3990                               dsub)))>, Requires<[NotForCodeSize]>;
3991 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3992            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3993                               (SSHLLv2i32_shift
3994                                 (f64
3995                                   (EXTRACT_SUBREG
3996                                     (SSHLLv4i16_shift
3997                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3998                                                   (LDURHi am_unscaled16:$addr),
3999                                                   hsub),
4000                                       0),
4001                                    dsub)),
4002                                0),
4003                              dsub)))>, Requires<[NotForCodeSize]>;
4004 // 32-bits -> double. 1 size step-up.
4005 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
4006            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4007                               (SSHLLv2i32_shift
4008                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4009                                                (LDRSro ro_indexed32:$addr),
4010                                                ssub),
4011                                0),
4012                              dsub)))>, Requires<[NotForCodeSize]>;
4013 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4014            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4015                               (SSHLLv2i32_shift
4016                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4017                                                (LDRSui am_indexed32:$addr),
4018                                                ssub),
4019                                0),
4020                              dsub)))>, Requires<[NotForCodeSize]>;
4021 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4022            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4023                               (SSHLLv2i32_shift
4024                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4025                                                (LDURSi am_unscaled32:$addr),
4026                                                ssub),
4027                                0),
4028                              dsub)))>, Requires<[NotForCodeSize]>;
4029 // 64-bits -> double are handled in target specific dag combine:
4030 // performIntToFpCombine.
4031
4032
4033 //----------------------------------------------------------------------------
4034 // AdvSIMD Load-Store Structure
4035 //----------------------------------------------------------------------------
4036 defm LD1 : SIMDLd1Multiple<"ld1">;
4037 defm LD2 : SIMDLd2Multiple<"ld2">;
4038 defm LD3 : SIMDLd3Multiple<"ld3">;
4039 defm LD4 : SIMDLd4Multiple<"ld4">;
4040
4041 defm ST1 : SIMDSt1Multiple<"st1">;
4042 defm ST2 : SIMDSt2Multiple<"st2">;
4043 defm ST3 : SIMDSt3Multiple<"st3">;
4044 defm ST4 : SIMDSt4Multiple<"st4">;
4045
4046 class Ld1Pat<ValueType ty, Instruction INST>
4047   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4048
4049 def : Ld1Pat<v16i8, LD1Onev16b>;
4050 def : Ld1Pat<v8i16, LD1Onev8h>;
4051 def : Ld1Pat<v4i32, LD1Onev4s>;
4052 def : Ld1Pat<v2i64, LD1Onev2d>;
4053 def : Ld1Pat<v8i8,  LD1Onev8b>;
4054 def : Ld1Pat<v4i16, LD1Onev4h>;
4055 def : Ld1Pat<v2i32, LD1Onev2s>;
4056 def : Ld1Pat<v1i64, LD1Onev1d>;
4057
4058 class St1Pat<ValueType ty, Instruction INST>
4059   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4060         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4061
4062 def : St1Pat<v16i8, ST1Onev16b>;
4063 def : St1Pat<v8i16, ST1Onev8h>;
4064 def : St1Pat<v4i32, ST1Onev4s>;
4065 def : St1Pat<v2i64, ST1Onev2d>;
4066 def : St1Pat<v8i8,  ST1Onev8b>;
4067 def : St1Pat<v4i16, ST1Onev4h>;
4068 def : St1Pat<v2i32, ST1Onev2s>;
4069 def : St1Pat<v1i64, ST1Onev1d>;
4070
4071 //---
4072 // Single-element
4073 //---
4074
4075 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4076 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4077 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4078 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4079 let mayLoad = 1, neverHasSideEffects = 1 in {
4080 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4081 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4082 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4083 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4084 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4085 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4086 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4087 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4088 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4089 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4090 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4091 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4092 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4093 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4094 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4095 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4096 }
4097
4098 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4099           (LD1Rv8b am_simdnoindex:$vaddr)>;
4100 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4101           (LD1Rv16b am_simdnoindex:$vaddr)>;
4102 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4103           (LD1Rv4h am_simdnoindex:$vaddr)>;
4104 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4105           (LD1Rv8h am_simdnoindex:$vaddr)>;
4106 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4107           (LD1Rv2s am_simdnoindex:$vaddr)>;
4108 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4109           (LD1Rv4s am_simdnoindex:$vaddr)>;
4110 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4111           (LD1Rv2d am_simdnoindex:$vaddr)>;
4112 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4113           (LD1Rv1d am_simdnoindex:$vaddr)>;
4114 // Grab the floating point version too
4115 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4116           (LD1Rv2s am_simdnoindex:$vaddr)>;
4117 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4118           (LD1Rv4s am_simdnoindex:$vaddr)>;
4119 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4120           (LD1Rv2d am_simdnoindex:$vaddr)>;
4121 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4122           (LD1Rv1d am_simdnoindex:$vaddr)>;
4123
4124 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4125                     ValueType VTy, ValueType STy, Instruction LD1>
4126   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4127            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4128         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4129
4130 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4131 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4132 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4133 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4134 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4135 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4136
4137 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4138                    ValueType VTy, ValueType STy, Instruction LD1>
4139   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4140            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4141         (EXTRACT_SUBREG
4142             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4143                           VecIndex:$idx, am_simdnoindex:$vaddr),
4144             dsub)>;
4145
4146 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4147 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4148 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4149 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4150
4151
4152 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4153 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4154 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4155 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4156
4157 // Stores
4158 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4159 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4160 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4161 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4162
4163 let AddedComplexity = 8 in
4164 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4165                     ValueType VTy, ValueType STy, Instruction ST1>
4166   : Pat<(scalar_store
4167              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4168              am_simdnoindex:$vaddr),
4169         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4170
4171 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4172 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4173 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4174 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4175 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4176 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4177
4178 let AddedComplexity = 8 in
4179 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4180                    ValueType VTy, ValueType STy, Instruction ST1>
4181   : Pat<(scalar_store
4182              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4183              am_simdnoindex:$vaddr),
4184         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4185              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4186
4187 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4188 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4189 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4190 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4191
4192 let mayStore = 1, neverHasSideEffects = 1 in {
4193 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4194 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4195 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4196 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4197 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4198 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4199 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4200 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4201 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4202 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4203 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4204 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4205 }
4206
4207 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4208 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4209 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4210 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4211
4212 //----------------------------------------------------------------------------
4213 // Crypto extensions
4214 //----------------------------------------------------------------------------
4215
4216 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4217 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4218 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4219 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4220
4221 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4222 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4223 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4224 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4225 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4226 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4227 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4228
4229 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4230 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4231 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4232
4233 //----------------------------------------------------------------------------
4234 // Compiler-pseudos
4235 //----------------------------------------------------------------------------
4236 // FIXME: Like for X86, these should go in their own separate .td file.
4237
4238 // Any instruction that defines a 32-bit result leaves the high half of the
4239 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4240 // be copying from a truncate. But any other 32-bit operation will zero-extend
4241 // up to 64 bits.
4242 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4243 def def32 : PatLeaf<(i32 GPR32:$src), [{
4244   return N->getOpcode() != ISD::TRUNCATE &&
4245          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4246          N->getOpcode() != ISD::CopyFromReg;
4247 }]>;
4248
4249 // In the case of a 32-bit def that is known to implicitly zero-extend,
4250 // we can use a SUBREG_TO_REG.
4251 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4252
4253 // For an anyext, we don't care what the high bits are, so we can perform an
4254 // INSERT_SUBREF into an IMPLICIT_DEF.
4255 def : Pat<(i64 (anyext GPR32:$src)),
4256           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4257
4258 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4259 // instruction (UBFM) on the enclosing super-reg.
4260 def : Pat<(i64 (zext GPR32:$src)),
4261  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4262
4263 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4264 // containing super-reg.
4265 def : Pat<(i64 (sext GPR32:$src)),
4266    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4267 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4268 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4269 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4270 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4271 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4272 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4273 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4274
4275 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4276           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4277                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4278 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4279           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4280                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4281
4282 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4283           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4284                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4285 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4286           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4287                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4288
4289 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4290           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4291                    (i64 (i64shift_a        imm0_63:$imm)),
4292                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4293
4294 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4295 // AddedComplexity for the following patterns since we want to match sext + sra
4296 // patterns before we attempt to match a single sra node.
4297 let AddedComplexity = 20 in {
4298 // We support all sext + sra combinations which preserve at least one bit of the
4299 // original value which is to be sign extended. E.g. we support shifts up to
4300 // bitwidth-1 bits.
4301 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4302           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4303 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4304           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4305
4306 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4307           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4308 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4309           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4310
4311 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4312           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4313                    (i64 imm0_31:$imm), 31)>;
4314 } // AddedComplexity = 20
4315
4316 // To truncate, we can simply extract from a subregister.
4317 def : Pat<(i32 (trunc GPR64sp:$src)),
4318           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4319
4320 // __builtin_trap() uses the BRK instruction on ARM64.
4321 def : Pat<(trap), (BRK 1)>;
4322
4323 // Conversions within AdvSIMD types in the same register size are free.
4324
4325 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4326 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4327 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4328 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4329 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4330 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4331
4332 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4333 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4334 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4335 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4336 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4337 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4338
4339 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4340 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4341 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4342 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4343 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4344 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4345
4346 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4347 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4348 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4349 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4350 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4351 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4352
4353 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4354 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4355 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4356 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4357 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4358 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4359
4360 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4361 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4362 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4363 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4364 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4365 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4366
4367 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4368 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4369 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4370 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4371 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4372 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4373
4374
4375 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4376 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4377 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4378 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4379 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4380
4381 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4382 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4383 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4384 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4385 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4386 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4387
4388 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4389 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
4390 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4391 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4392 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4393 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
4394
4395 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
4396 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
4397 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
4398 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
4399 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
4400 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
4401
4402 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
4403 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
4404 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
4405 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
4406 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
4407 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
4408
4409 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
4410 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
4411 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
4412 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
4413 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
4414 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
4415
4416 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
4417 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
4418 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
4419 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
4420 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
4421 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
4422
4423 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
4424           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4425 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
4426           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4427 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
4428           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4429 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
4430           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4431
4432 // A 64-bit subvector insert to the first 128-bit vector position
4433 // is a subregister copy that needs no instruction.
4434 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
4435           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4436 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
4437           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4438 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
4439           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4440 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
4441           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4442 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
4443           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4444 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
4445           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4446
4447 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
4448 // or v2f32.
4449 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
4450                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
4451            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
4452 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
4453                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
4454            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
4455     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
4456     // so we match on v4f32 here, not v2f32. This will also catch adding
4457     // the low two lanes of a true v4f32 vector.
4458 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
4459                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
4460           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
4461
4462 // Scalar 64-bit shifts in FPR64 registers.
4463 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4464           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4465 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4466           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4467 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4468           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4469 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4470           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4471
4472 // Tail call return handling. These are all compiler pseudo-instructions,
4473 // so no encoding information or anything like that.
4474 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
4475   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst), []>;
4476   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst), []>;
4477 }
4478
4479 def : Pat<(ARM64tcret tcGPR64:$dst), (TCRETURNri tcGPR64:$dst)>;
4480 def : Pat<(ARM64tcret (i64 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4481 def : Pat<(ARM64tcret (i64 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4482
4483 include "ARM64InstrAtomics.td"