lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  23 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  24                                  AssemblerPredicate<"FeatureCRC", "crc">;
  25 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  26 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  27
  28 //===----------------------------------------------------------------------===//
  29 // ARM64-specific DAG Nodes.
  30 //
  31
  32 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  33 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  34                                               [SDTCisSameAs<0, 2>,
  35                                                SDTCisSameAs<0, 3>,
  36                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  37
  38 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  39 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  40                                             [SDTCisSameAs<0, 1>,
  41                                              SDTCisSameAs<0, 2>,
  42                                              SDTCisInt<0>,
  43                                              SDTCisVT<3, i32>]>;
  44
  45 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  46 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  47                                             [SDTCisSameAs<0, 2>,
  48                                              SDTCisSameAs<0, 3>,
  49                                              SDTCisInt<0>,
  50                                              SDTCisVT<1, i32>,
  51                                              SDTCisVT<4, i32>]>;
  52
  53 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  54                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  55                                       SDTCisVT<2, i32>]>;
  56 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  57 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  58                                         SDTCisVT<2, OtherVT>]>;
  59
  60
  61 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  62                                    [SDTCisSameAs<0, 1>,
  63                                     SDTCisSameAs<0, 2>,
  64                                     SDTCisInt<3>,
  65                                     SDTCisVT<4, i32>]>;
  66 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  67                                    [SDTCisFP<0>,
  68                                     SDTCisSameAs<0, 1>]>;
  69 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  70 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  71 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  72                                           SDTCisSameAs<0, 1>,
  73                                           SDTCisSameAs<0, 2>]>;
  74 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  75 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  76 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  77                                            SDTCisInt<2>, SDTCisInt<3>]>;
  78 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  79 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  80                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  81 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  82
  83 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  84 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  85 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  86 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  87                                            SDTCisSameAs<0,2>]>;
  88 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  89                                            SDTCisSameAs<0,2>,
  90                                            SDTCisSameAs<0,3>]>;
  91 def SDT_ARM64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
  92 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  93
  94 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  95
  96 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  97                                                  SDTCisPtrTy<1>]>;
  98 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  99                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 100                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 101                                          SDTCisSameAs<1, 4>]>;
 102
 103
 104 // Node definitions.
 105 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
 106 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
 107 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
 108 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
 109                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 110                                 [SDNPHasChain, SDNPOutGlue]>;
 111 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 112                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 113                                                SDTCisVT<1, i32> ]>,
 114                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 115 def ARM64call          : SDNode<"ARM64ISD::CALL",
 116                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 117                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 118                                  SDNPVariadic]>;
 119 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 120                                 [SDNPHasChain]>;
 121 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 122                                 [SDNPHasChain]>;
 123 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 124                                 [SDNPHasChain]>;
 125 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 126                                 [SDNPHasChain]>;
 127 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 128                                 [SDNPHasChain]>;
 129
 130
 131 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 132 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 133 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 134 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 135 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 136                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 137 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 138 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 139 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 140                             [SDNPCommutative]>;
 141 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 142 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 143                             [SDNPCommutative]>;
 144 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 145 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 146
 147 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 148
 149 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 150
 151 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 152 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 153
 154 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 155 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 156 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 157 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 158 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 159
 160 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 161 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 162 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 163 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 164 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 165 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 166
 167 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 168 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 169 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 170 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 171 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 172 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 173 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 174
 175 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 176 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 177 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 178 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 179
 180 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 181 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 182 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 183 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 184 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 185 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 186 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 187 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 188
 189 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 190 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 191 def ARM64bsl: SDNode<"ARM64ISD::BSL", SDT_ARM64trivec>;
 192
 193 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 194 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 195 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 196 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 197 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 198
 199 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 200 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 201 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 202
 203 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 204 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 205 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 206 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 207 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 208 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 209                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 210
 211 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 212 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 213 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 214 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 215 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 216
 217 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 218 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 219
 220 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 221
 222 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 223                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 224
 225 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 226                                [SDNPHasChain, SDNPSideEffect]>;
 227
 228 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 229 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 230
 231 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 232                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 233                                 SDNPVariadic]>;
 234
 235 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 236
 237
 238 //===----------------------------------------------------------------------===//
 239
 240 //===----------------------------------------------------------------------===//
 241
 242 // ARM64 Instruction Predicate Definitions.
 243 //
 244 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 245 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 246 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 247 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 248 def ForCodeSize   : Predicate<"ForCodeSize">;
 249 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 250
 251 include "ARM64InstrFormats.td"
 252
 253 //===----------------------------------------------------------------------===//
 254
 255 //===----------------------------------------------------------------------===//
 256 // Miscellaneous instructions.
 257 //===----------------------------------------------------------------------===//
 258
 259 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 260 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 261                               [(ARM64callseq_start timm:$amt)]>;
 262 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 263                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 264 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 265
 266 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 267 // FIXME: The following pseudo instructions are only needed because remat
 268 // cannot handle multiple instructions.  When that changes, they can be
 269 // removed, along with the ARM64Wrapper node.
 270
 271 let AddedComplexity = 10 in
 272 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 273                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 274               Sched<[WriteLDAdr]>;
 275
 276 // The MOVaddr instruction should match only when the add is not folded
 277 // into a load or store address.
 278 def MOVaddr
 279     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 280              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 281                                             tglobaladdr:$low))]>,
 282       Sched<[WriteAdrAdr]>;
 283 def MOVaddrJT
 284     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 285              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 286                                              tjumptable:$low))]>,
 287       Sched<[WriteAdrAdr]>;
 288 def MOVaddrCP
 289     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 290              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 291                                              tconstpool:$low))]>,
 292       Sched<[WriteAdrAdr]>;
 293 def MOVaddrBA
 294     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 295              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 296                                              tblockaddress:$low))]>,
 297       Sched<[WriteAdrAdr]>;
 298 def MOVaddrTLS
 299     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 300              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 301                                             tglobaltlsaddr:$low))]>,
 302       Sched<[WriteAdrAdr]>;
 303 def MOVaddrEXT
 304     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 305              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 306                                             texternalsym:$low))]>,
 307       Sched<[WriteAdrAdr]>;
 308
 309 } // isReMaterializable, isCodeGenOnly
 310
 311 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 312           (LOADgot tglobaltlsaddr:$addr)>;
 313
 314 def : Pat<(ARM64LOADgot texternalsym:$addr),
 315           (LOADgot texternalsym:$addr)>;
 316
 317 def : Pat<(ARM64LOADgot tconstpool:$addr),
 318           (LOADgot tconstpool:$addr)>;
 319
 320 //===----------------------------------------------------------------------===//
 321 // System instructions.
 322 //===----------------------------------------------------------------------===//
 323
 324 def HINT  : HintI<"hint">;
 325 def : InstAlias<"nop",  (HINT 0b000)>;
 326 def : InstAlias<"yield",(HINT 0b001)>;
 327 def : InstAlias<"wfe",  (HINT 0b010)>;
 328 def : InstAlias<"wfi",  (HINT 0b011)>;
 329 def : InstAlias<"sev",  (HINT 0b100)>;
 330 def : InstAlias<"sevl", (HINT 0b101)>;
 331
 332   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 333 let mayLoad = 1, mayStore = 1 in
 334 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 335
 336 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 337 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 338 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 339 def : InstAlias<"clrex", (CLREX 0xf)>;
 340 def : InstAlias<"isb", (ISB 0xf)>;
 341
 342 def MRS    : MRSI;
 343 def MSR    : MSRI;
 344 def MSRpstate: MSRpstateI;
 345
 346 // The thread pointer (on Linux, at least, where this has been implemented) is
 347 // TPIDR_EL0.
 348 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 349
 350 // Generic system instructions
 351 def SYSxt  : SystemXtI<0, "sys">;
 352 def SYSLxt : SystemLXtI<1, "sysl">;
 353
 354 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 355                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 356                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 357
 358 //===----------------------------------------------------------------------===//
 359 // Move immediate instructions.
 360 //===----------------------------------------------------------------------===//
 361
 362 defm MOVK : InsertImmediate<0b11, "movk">;
 363 defm MOVN : MoveImmediate<0b00, "movn">;
 364
 365 let PostEncoderMethod = "fixMOVZ" in
 366 defm MOVZ : MoveImmediate<0b10, "movz">;
 367
 368 // First group of aliases covers an implicit "lsl #0".
 369 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 370 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 371 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 372 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 373 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 374 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 375
 376 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 377 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 378 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 379 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 380 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 381
 382 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 383 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 384 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 385 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 386
 387 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 388 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 389 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 390 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 391
 392 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 393 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 394
 395 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 396 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 397
 398 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 399 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 400
 401 // Final group of aliases covers true "mov $Rd, $imm" cases.
 402 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 403                           int width, int shift> {
 404   def _asmoperand : AsmOperandClass {
 405     let Name = basename # width # "_lsl" # shift # "MovAlias";
 406     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 407                                # shift # ">";
 408     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 409   }
 410
 411   def _movimm : Operand<i32> {
 412     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 413   }
 414
 415   def : InstAlias<"mov $Rd, $imm",
 416                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 417 }
 418
 419 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 420 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 421
 422 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 423 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 424 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 425 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 426
 427 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 428 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 429
 430 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 431 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 432 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 433 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 434
 435 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 436     isAsCheapAsAMove = 1 in {
 437 // FIXME: The following pseudo instructions are only needed because remat
 438 // cannot handle multiple instructions.  When that changes, we can select
 439 // directly to the real instructions and get rid of these pseudos.
 440
 441 def MOVi32imm
 442     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 443              [(set GPR32:$dst, imm:$src)]>,
 444       Sched<[WriteImm]>;
 445 def MOVi64imm
 446     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 447              [(set GPR64:$dst, imm:$src)]>,
 448       Sched<[WriteImm]>;
 449 } // isReMaterializable, isCodeGenOnly
 450
 451 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 452 // eventual expansion code fewer bits to worry about getting right. Marshalling
 453 // the types is a little tricky though:
 454 def i64imm_32bit : ImmLeaf<i64, [{
 455   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 456 }]>;
 457
 458 def trunc_imm : SDNodeXForm<imm, [{
 459   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 460 }]>;
 461
 462 def : Pat<(i64 i64imm_32bit:$src),
 463           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 464
 465 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 466 // sequences.
 467 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 468                              tglobaladdr:$g1, tglobaladdr:$g0),
 469           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 470                                   tglobaladdr:$g2, 32),
 471                           tglobaladdr:$g1, 16),
 472                   tglobaladdr:$g0, 0)>;
 473
 474 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 475                              tblockaddress:$g1, tblockaddress:$g0),
 476           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 477                                   tblockaddress:$g2, 32),
 478                           tblockaddress:$g1, 16),
 479                   tblockaddress:$g0, 0)>;
 480
 481 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 482                              tconstpool:$g1, tconstpool:$g0),
 483           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 484                                   tconstpool:$g2, 32),
 485                           tconstpool:$g1, 16),
 486                   tconstpool:$g0, 0)>;
 487
 488 def : Pat<(ARM64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 489                              tjumptable:$g1, tjumptable:$g0),
 490           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 491                                   tjumptable:$g2, 32),
 492                           tjumptable:$g1, 16),
 493                   tjumptable:$g0, 0)>;
 494
 495
 496 //===----------------------------------------------------------------------===//
 497 // Arithmetic instructions.
 498 //===----------------------------------------------------------------------===//
 499
 500 // Add/subtract with carry.
 501 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 502 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 503
 504 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 505 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 506 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 507 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 508
 509 // Add/subtract
 510 defm ADD : AddSub<0, "add", add>;
 511 defm SUB : AddSub<1, "sub">;
 512
 513 def : InstAlias<"mov $dst, $src",
 514                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 515 def : InstAlias<"mov $dst, $src",
 516                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 517 def : InstAlias<"mov $dst, $src",
 518                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 519 def : InstAlias<"mov $dst, $src",
 520                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 521
 522 defm ADDS : AddSubS<0, "adds", ARM64add_flag, "cmn">;
 523 defm SUBS : AddSubS<1, "subs", ARM64sub_flag, "cmp">;
 524
 525 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 526 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 527           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 528 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 529           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 530 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 531           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 532 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 533           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 534 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 535           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 536 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 537           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 538 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 539           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 540 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 541           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 542
 543 // Because of the immediate format for add/sub-imm instructions, the
 544 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 545 //  These patterns capture that transformation.
 546 let AddedComplexity = 1 in {
 547 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 548           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 549 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 550           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 551 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 552           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 553 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 554           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 555 }
 556
 557 // FIXME: TableGen can very nearly handle printing all of these, we should make
 558 // it work properly.
 559 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 560 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 561 def : InstAlias<"neg $dst, $src, $shift",
 562                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift)>;
 563 def : InstAlias<"neg $dst, $src, $shift",
 564                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift)>;
 565
 566 // Because of the immediate format for add/sub-imm instructions, the
 567 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 568 //  These patterns capture that transformation.
 569 let AddedComplexity = 1 in {
 570 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 571           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 572 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 573           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 574 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 575           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 576 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 577           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 578 }
 579
 580 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 581 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 582 def : InstAlias<"negs $dst, $src, $shift",
 583                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift)>;
 584 def : InstAlias<"negs $dst, $src, $shift",
 585                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift)>;
 586
 587 // Unsigned/Signed divide
 588 defm UDIV : Div<0, "udiv", udiv>;
 589 defm SDIV : Div<1, "sdiv", sdiv>;
 590 let isCodeGenOnly = 1 in {
 591 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 592 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 593 }
 594
 595 // Variable shift
 596 defm ASRV : Shift<0b10, "asr", sra>;
 597 defm LSLV : Shift<0b00, "lsl", shl>;
 598 defm LSRV : Shift<0b01, "lsr", srl>;
 599 defm RORV : Shift<0b11, "ror", rotr>;
 600
 601 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 602 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 603 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 604 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 605 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 606 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 607 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 608 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 609
 610 // Multiply-add
 611 let AddedComplexity = 7 in {
 612 defm MADD : MulAccum<0, "madd", add>;
 613 defm MSUB : MulAccum<1, "msub", sub>;
 614
 615 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 616           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 617 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 618           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 619
 620 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 621           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 622 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 623           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 624 } // AddedComplexity = 7
 625
 626 let AddedComplexity = 5 in {
 627 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 628 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 629 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 630 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 631
 632 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 633           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 634 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 635           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 636
 637 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 638           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 639 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 640           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 641 } // AddedComplexity = 5
 642
 643 def : MulAccumWAlias<"mul", MADDWrrr>;
 644 def : MulAccumXAlias<"mul", MADDXrrr>;
 645 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 646 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 647 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 648 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 649 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 650 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 651
 652 // Multiply-high
 653 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 654 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 655
 656 // CRC32
 657 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 658 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 659 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 660 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 661
 662 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 663 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 664 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 665 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 666
 667
 668 //===----------------------------------------------------------------------===//
 669 // Logical instructions.
 670 //===----------------------------------------------------------------------===//
 671
 672 // (immediate)
 673 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 674 defm AND  : LogicalImm<0b00, "and", and>;
 675 defm EOR  : LogicalImm<0b10, "eor", xor>;
 676 defm ORR  : LogicalImm<0b01, "orr", or>;
 677
 678 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 679 // used). Actually, it seems to be working right now, but putting logical_immXX
 680 // here is a bit dodgy on the AsmParser side too.
 681 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 682                                           logical_imm32:$imm), 0>;
 683 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 684                                           logical_imm64:$imm), 0>;
 685
 686
 687 // (register)
 688 defm ANDS : LogicalRegS<0b11, 0, "ands", ARM64and_flag>;
 689 defm BICS : LogicalRegS<0b11, 1, "bics",
 690                         BinOpFrag<(ARM64and_flag node:$LHS, (not node:$RHS))>>;
 691 defm AND  : LogicalReg<0b00, 0, "and", and>;
 692 defm BIC  : LogicalReg<0b00, 1, "bic",
 693                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 694 defm EON  : LogicalReg<0b10, 1, "eon",
 695                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 696 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 697 defm ORN  : LogicalReg<0b01, 1, "orn",
 698                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 699 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 700
 701 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 702 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 703
 704 def : InstAlias<"tst $src1, $src2",
 705                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 706 def : InstAlias<"tst $src1, $src2",
 707                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 708
 709 def : InstAlias<"tst $src1, $src2",
 710                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 711 def : InstAlias<"tst $src1, $src2",
 712                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 713
 714 def : InstAlias<"tst $src1, $src2, $sh",
 715                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh)>;
 716 def : InstAlias<"tst $src1, $src2, $sh",
 717                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh)>;
 718
 719 def : InstAlias<"mvn $Wd, $Wm",
 720                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 721 def : InstAlias<"mvn $Xd, $Xm",
 722                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 723
 724 def : InstAlias<"mvn $Wd, $Wm, $sh",
 725                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh)>;
 726 def : InstAlias<"mvn $Xd, $Xm, $sh",
 727                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh)>;
 728
 729 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 730 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 731
 732
 733 //===----------------------------------------------------------------------===//
 734 // One operand data processing instructions.
 735 //===----------------------------------------------------------------------===//
 736
 737 defm CLS    : OneOperandData<0b101, "cls">;
 738 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 739 defm RBIT   : OneOperandData<0b000, "rbit">;
 740 def  REV16Wr : OneWRegData<0b001, "rev16",
 741                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 742 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 743
 744 def : Pat<(cttz GPR32:$Rn),
 745           (CLZWr (RBITWr GPR32:$Rn))>;
 746 def : Pat<(cttz GPR64:$Rn),
 747           (CLZXr (RBITXr GPR64:$Rn))>;
 748 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 749                 (i32 1))),
 750           (CLSWr GPR32:$Rn)>;
 751 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 752                 (i64 1))),
 753           (CLSXr GPR64:$Rn)>;
 754
 755 // Unlike the other one operand instructions, the instructions with the "rev"
 756 // mnemonic do *not* just different in the size bit, but actually use different
 757 // opcode bits for the different sizes.
 758 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 759 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 760 def REV32Xr : OneXRegData<0b010, "rev32",
 761                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 762
 763 // The bswap commutes with the rotr so we want a pattern for both possible
 764 // orders.
 765 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 766 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 767
 768 //===----------------------------------------------------------------------===//
 769 // Bitfield immediate extraction instruction.
 770 //===----------------------------------------------------------------------===//
 771 let neverHasSideEffects = 1 in
 772 defm EXTR : ExtractImm<"extr">;
 773 def : InstAlias<"ror $dst, $src, $shift",
 774             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 775 def : InstAlias<"ror $dst, $src, $shift",
 776             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 777
 778 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 779           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 780 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 781           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 782
 783 //===----------------------------------------------------------------------===//
 784 // Other bitfield immediate instructions.
 785 //===----------------------------------------------------------------------===//
 786 let neverHasSideEffects = 1 in {
 787 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 788 defm SBFM : BitfieldImm<0b00, "sbfm">;
 789 defm UBFM : BitfieldImm<0b10, "ubfm">;
 790 }
 791
 792 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 793   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 794   return CurDAG->getTargetConstant(enc, MVT::i64);
 795 }]>;
 796
 797 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 798   uint64_t enc = 31 - N->getZExtValue();
 799   return CurDAG->getTargetConstant(enc, MVT::i64);
 800 }]>;
 801
 802 // min(7, 31 - shift_amt)
 803 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 804   uint64_t enc = 31 - N->getZExtValue();
 805   enc = enc > 7 ? 7 : enc;
 806   return CurDAG->getTargetConstant(enc, MVT::i64);
 807 }]>;
 808
 809 // min(15, 31 - shift_amt)
 810 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 811   uint64_t enc = 31 - N->getZExtValue();
 812   enc = enc > 15 ? 15 : enc;
 813   return CurDAG->getTargetConstant(enc, MVT::i64);
 814 }]>;
 815
 816 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 817   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 818   return CurDAG->getTargetConstant(enc, MVT::i64);
 819 }]>;
 820
 821 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 822   uint64_t enc = 63 - N->getZExtValue();
 823   return CurDAG->getTargetConstant(enc, MVT::i64);
 824 }]>;
 825
 826 // min(7, 63 - shift_amt)
 827 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 828   uint64_t enc = 63 - N->getZExtValue();
 829   enc = enc > 7 ? 7 : enc;
 830   return CurDAG->getTargetConstant(enc, MVT::i64);
 831 }]>;
 832
 833 // min(15, 63 - shift_amt)
 834 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 835   uint64_t enc = 63 - N->getZExtValue();
 836   enc = enc > 15 ? 15 : enc;
 837   return CurDAG->getTargetConstant(enc, MVT::i64);
 838 }]>;
 839
 840 // min(31, 63 - shift_amt)
 841 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 842   uint64_t enc = 63 - N->getZExtValue();
 843   enc = enc > 31 ? 31 : enc;
 844   return CurDAG->getTargetConstant(enc, MVT::i64);
 845 }]>;
 846
 847 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 848           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 849                               (i64 (i32shift_b imm0_31:$imm)))>;
 850 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 851           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 852                               (i64 (i64shift_b imm0_63:$imm)))>;
 853
 854 let AddedComplexity = 10 in {
 855 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 856           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 857 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 858           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 859 }
 860
 861 def : InstAlias<"asr $dst, $src, $shift",
 862                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 863 def : InstAlias<"asr $dst, $src, $shift",
 864                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 865 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 866 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 867 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 868 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 869 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 870
 871 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 872           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 873 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 874           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 875
 876 def : InstAlias<"lsr $dst, $src, $shift",
 877                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 878 def : InstAlias<"lsr $dst, $src, $shift",
 879                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 880 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 881 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 882 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 883 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 884 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 885
 886 //===----------------------------------------------------------------------===//
 887 // Conditionally set flags instructions.
 888 //===----------------------------------------------------------------------===//
 889 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 890 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 891
 892 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 893 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 894
 895 //===----------------------------------------------------------------------===//
 896 // Conditional select instructions.
 897 //===----------------------------------------------------------------------===//
 898 defm CSEL  : CondSelect<0, 0b00, "csel">;
 899
 900 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 901 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 902 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 903 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 904
 905 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 906           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 907 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 908           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 909 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 910           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 911 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 912           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 913 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 914           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 915 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 916           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 917
 918 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
 919           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 920 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
 921           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 922 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
 923           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 924 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
 925           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 926
 927 // The inverse of the condition code from the alias instruction is what is used
 928 // in the aliased instruction. The parser all ready inverts the condition code
 929 // for these aliases.
 930 def : InstAlias<"cset $dst, $cc",
 931                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 932 def : InstAlias<"cset $dst, $cc",
 933                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 934
 935 def : InstAlias<"csetm $dst, $cc",
 936                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 937 def : InstAlias<"csetm $dst, $cc",
 938                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 939
 940 def : InstAlias<"cinc $dst, $src, $cc",
 941                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 942 def : InstAlias<"cinc $dst, $src, $cc",
 943                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 944
 945 def : InstAlias<"cinv $dst, $src, $cc",
 946                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 947 def : InstAlias<"cinv $dst, $src, $cc",
 948                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 949
 950 def : InstAlias<"cneg $dst, $src, $cc",
 951                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 952 def : InstAlias<"cneg $dst, $src, $cc",
 953                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 954
 955 //===----------------------------------------------------------------------===//
 956 // PC-relative instructions.
 957 //===----------------------------------------------------------------------===//
 958 let isReMaterializable = 1 in {
 959 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 960 def ADR  : ADRI<0, "adr", adrlabel, []>;
 961 } // neverHasSideEffects = 1
 962
 963 def ADRP : ADRI<1, "adrp", adrplabel,
 964                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 965 } // isReMaterializable = 1
 966
 967 // page address of a constant pool entry, block address
 968 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 969 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 970
 971 //===----------------------------------------------------------------------===//
 972 // Unconditional branch (register) instructions.
 973 //===----------------------------------------------------------------------===//
 974
 975 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 976 def RET  : BranchReg<0b0010, "ret", []>;
 977 def DRPS : SpecialReturn<0b0101, "drps">;
 978 def ERET : SpecialReturn<0b0100, "eret">;
 979 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 980
 981 // Default to the LR register.
 982 def : InstAlias<"ret", (RET LR)>;
 983
 984 let isCall = 1, Defs = [LR], Uses = [SP] in {
 985 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 986 } // isCall
 987
 988 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 989 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 990 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 991
 992 // Create a separate pseudo-instruction for codegen to use so that we don't
 993 // flag lr as used in every function. It'll be restored before the RET by the
 994 // epilogue if it's legitimately used.
 995 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 996   let isTerminator = 1;
 997   let isBarrier = 1;
 998   let isReturn = 1;
 999 }
1000
1001 // This is a directive-like pseudo-instruction. The purpose is to insert an
1002 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1003 // (which in the usual case is a BLR).
1004 let hasSideEffects = 1 in
1005 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1006   let AsmString = ".tlsdesccall $sym";
1007 }
1008
1009 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
1010 // gets expanded to two MCInsts during lowering.
1011 let isCall = 1, Defs = [LR] in
1012 def TLSDESC_BLR
1013     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
1014              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
1015
1016 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
1017           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
1018 //===----------------------------------------------------------------------===//
1019 // Conditional branch (immediate) instruction.
1020 //===----------------------------------------------------------------------===//
1021 def Bcc : BranchCond;
1022
1023 //===----------------------------------------------------------------------===//
1024 // Compare-and-branch instructions.
1025 //===----------------------------------------------------------------------===//
1026 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
1027 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
1028
1029 //===----------------------------------------------------------------------===//
1030 // Test-bit-and-branch instructions.
1031 //===----------------------------------------------------------------------===//
1032 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
1033 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
1034
1035 //===----------------------------------------------------------------------===//
1036 // Unconditional branch (immediate) instructions.
1037 //===----------------------------------------------------------------------===//
1038 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1039 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1040 } // isBranch, isTerminator, isBarrier
1041
1042 let isCall = 1, Defs = [LR], Uses = [SP] in {
1043 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
1044 } // isCall
1045 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
1046
1047 //===----------------------------------------------------------------------===//
1048 // Exception generation instructions.
1049 //===----------------------------------------------------------------------===//
1050 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1051 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1052 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1053 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1054 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1055 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1056 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1057 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1058
1059 // DCPSn defaults to an immediate operand of zero if unspecified.
1060 def : InstAlias<"dcps1", (DCPS1 0)>;
1061 def : InstAlias<"dcps2", (DCPS2 0)>;
1062 def : InstAlias<"dcps3", (DCPS3 0)>;
1063
1064 //===----------------------------------------------------------------------===//
1065 // Load instructions.
1066 //===----------------------------------------------------------------------===//
1067
1068 // Pair (indexed, offset)
1069 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
1070 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
1071 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
1072 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
1073 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
1074
1075 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
1076
1077 // Pair (pre-indexed)
1078 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "ldp">;
1079 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "ldp">;
1080 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "ldp">;
1081 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "ldp">;
1082 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "ldp">;
1083
1084 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7_wb, "ldpsw">;
1085
1086 // Pair (post-indexed)
1087 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1088 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1089 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1090 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1091 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1092
1093 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1094
1095
1096 // Pair (no allocate)
1097 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
1098 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
1099 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
1100 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
1101 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
1102
1103 //---
1104 // (register offset)
1105 //---
1106
1107 let AddedComplexity = 10 in {
1108 // Integer
1109 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1110                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1111 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1112                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1113 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1114                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1115 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1116                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1117
1118 // Floating-point
1119 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1120                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1121 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1122                       [(set (f16 FPR16:$Rt), (load ro_indexed16:$addr))]>;
1123 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1124                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1125 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1126                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1127 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1128   let mayLoad = 1;
1129 }
1130
1131 // For regular load, we do not have any alignment requirement.
1132 // Thus, it is safe to directly map the vector loads with interesting
1133 // addressing modes.
1134 // FIXME: We could do the same for bitconvert to floating point vectors.
1135 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1136            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1137                           (LDRBro ro_indexed8:$addr), bsub)>;
1138 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1139            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1140                           (LDRBro ro_indexed8:$addr), bsub)>;
1141 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1142            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1143                           (LDRHro ro_indexed16:$addr), hsub)>;
1144 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1145            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1146                           (LDRHro ro_indexed16:$addr), hsub)>;
1147 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1148            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1149                           (LDRSro ro_indexed32:$addr), ssub)>;
1150 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1151            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1152                           (LDRSro ro_indexed32:$addr), ssub)>;
1153 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1154            (LDRDro ro_indexed64:$addr)>;
1155 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1156            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1157                           (LDRDro ro_indexed64:$addr), dsub)>;
1158
1159 // Match all load 64 bits width whose type is compatible with FPR64
1160 let Predicates = [IsLE] in {
1161   // We must do vector loads with LD1 in big-endian.
1162   def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1163   def : Pat<(v8i8  (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1164   def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1165   def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1166 }
1167 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1168 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1169
1170 // Match all load 128 bits width whose type is compatible with FPR128
1171 let Predicates = [IsLE] in {
1172   // We must do vector loads with LD1 in big-endian.
1173   def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1174   def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1175   def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1176   def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1177   def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1178   def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1179 }
1180 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1181
1182 // Load sign-extended half-word
1183 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1184                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1185 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1186                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1187
1188 // Load sign-extended byte
1189 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1190                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1191 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1192                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1193
1194 // Load sign-extended word
1195 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1196                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1197
1198 // Pre-fetch.
1199 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1200                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1201
1202 // zextload -> i64
1203 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1204     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1205 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1206     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1207 def : Pat<(i64 (zextloadi32 ro_indexed32:$addr)),
1208     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1209
1210 // zextloadi1 -> zextloadi8
1211 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1212 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1213     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1214
1215 // extload -> zextload
1216 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1217 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1218 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1219 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1220     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1221 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1222     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1223 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1224     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1225 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1226     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1227
1228 } // AddedComplexity = 10
1229
1230 //---
1231 // (unsigned immediate)
1232 //---
1233 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1234                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1235 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1236                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1237 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1238                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1239 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1240                     [(set (f16 FPR16:$Rt), (load am_indexed16:$addr))]>;
1241 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1242                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1243 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1244                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1245 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1246                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1247
1248 // For regular load, we do not have any alignment requirement.
1249 // Thus, it is safe to directly map the vector loads with interesting
1250 // addressing modes.
1251 // FIXME: We could do the same for bitconvert to floating point vectors.
1252 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1253            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1254                           (LDRBui am_indexed8:$addr), bsub)>;
1255 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1256            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1257                           (LDRBui am_indexed8:$addr), bsub)>;
1258 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1259            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1260                           (LDRHui am_indexed16:$addr), hsub)>;
1261 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1262            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1263                           (LDRHui am_indexed16:$addr), hsub)>;
1264 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1265            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1266                           (LDRSui am_indexed32:$addr), ssub)>;
1267 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1268            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1269                           (LDRSui am_indexed32:$addr), ssub)>;
1270 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1271            (LDRDui am_indexed64:$addr)>;
1272 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1273            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1274                           (LDRDui am_indexed64:$addr), dsub)>;
1275
1276 // Match all load 64 bits width whose type is compatible with FPR64
1277 let Predicates = [IsLE] in {
1278   // We must use LD1 to perform vector loads in big-endian.
1279   def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1280   def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1281   def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1282   def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1283 }
1284 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1285 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1286
1287 // Match all load 128 bits width whose type is compatible with FPR128
1288 let Predicates = [IsLE] in {
1289   // We must use LD1 to perform vector loads in big-endian.
1290   def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1291   def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1292   def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1293   def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1294   def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1295   def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1296 }
1297 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1298
1299 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1300                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1301 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1302                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1303 // zextload -> i64
1304 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1305     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1306 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1307     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1308
1309 // zextloadi1 -> zextloadi8
1310 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1311 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1312     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1313
1314 // extload -> zextload
1315 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1316 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1317 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1318 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1319     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1320 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1321     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1322 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1323     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1324 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1325     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1326
1327 // load sign-extended half-word
1328 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1329                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1330 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1331                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1332
1333 // load sign-extended byte
1334 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1335                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1336 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1337                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1338
1339 // load sign-extended word
1340 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1341                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1342
1343 // load zero-extended word
1344 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1345  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1346
1347 // Pre-fetch.
1348 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1349                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1350
1351 //---
1352 // (literal)
1353 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1354 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1355 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1356 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1357 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1358
1359 // load sign-extended word
1360 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1361
1362 // prefetch
1363 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1364 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1365
1366 //---
1367 // (unscaled immediate)
1368 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1369                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1370 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1371                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1372 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1373                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1374 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1375                           [(set (f16 FPR16:$Rt), (load am_unscaled16:$addr))]>;
1376 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1377                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1378 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1379                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1380 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1381                           [(set (f128 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1382
1383 def LDURHHi
1384     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1385                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1386 def LDURBBi
1387     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1388                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1389
1390 // Match all load 64 bits width whose type is compatible with FPR64
1391 let Predicates = [IsLE] in {
1392   def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1393   def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1394   def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1395   def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1396 }
1397 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1398 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1399
1400 // Match all load 128 bits width whose type is compatible with FPR128
1401 let Predicates = [IsLE] in {
1402   def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1403   def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1404   def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1405   def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1406   def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1407   def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1408   def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1409 }
1410
1411 //  anyext -> zext
1412 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1413 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1414 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1415 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1416     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1417 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1418     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1419 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1420     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1421 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1422     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1423 // unscaled zext
1424 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1425     (LDURHHi am_unscaled16:$addr)>;
1426 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1427     (LDURBBi am_unscaled8:$addr)>;
1428 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1429     (LDURBBi am_unscaled8:$addr)>;
1430 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1431     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1432 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1433     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1434 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1435     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1436 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1437     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1438
1439
1440 //---
1441 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1442
1443 // Define new assembler match classes as we want to only match these when
1444 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1445 // associate a DiagnosticType either, as we want the diagnostic for the
1446 // canonical form (the scaled operand) to take precedence.
1447 def MemoryUnscaledFB8Operand : AsmOperandClass {
1448   let Name = "MemoryUnscaledFB8";
1449   let RenderMethod = "addMemoryUnscaledOperands";
1450 }
1451 def MemoryUnscaledFB16Operand : AsmOperandClass {
1452   let Name = "MemoryUnscaledFB16";
1453   let RenderMethod = "addMemoryUnscaledOperands";
1454 }
1455 def MemoryUnscaledFB32Operand : AsmOperandClass {
1456   let Name = "MemoryUnscaledFB32";
1457   let RenderMethod = "addMemoryUnscaledOperands";
1458 }
1459 def MemoryUnscaledFB64Operand : AsmOperandClass {
1460   let Name = "MemoryUnscaledFB64";
1461   let RenderMethod = "addMemoryUnscaledOperands";
1462 }
1463 def MemoryUnscaledFB128Operand : AsmOperandClass {
1464   let Name = "MemoryUnscaledFB128";
1465   let RenderMethod = "addMemoryUnscaledOperands";
1466 }
1467 def am_unscaled_fb8 : Operand<i64> {
1468   let ParserMatchClass = MemoryUnscaledFB8Operand;
1469   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1470 }
1471 def am_unscaled_fb16 : Operand<i64> {
1472   let ParserMatchClass = MemoryUnscaledFB16Operand;
1473   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1474 }
1475 def am_unscaled_fb32 : Operand<i64> {
1476   let ParserMatchClass = MemoryUnscaledFB32Operand;
1477   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1478 }
1479 def am_unscaled_fb64 : Operand<i64> {
1480   let ParserMatchClass = MemoryUnscaledFB64Operand;
1481   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1482 }
1483 def am_unscaled_fb128 : Operand<i64> {
1484   let ParserMatchClass = MemoryUnscaledFB128Operand;
1485   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1486 }
1487 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1488 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1489 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1490 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1491 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1492 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1493 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1494
1495 // zextload -> i64
1496 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1497   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1498 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1499   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1500
1501 // load sign-extended half-word
1502 def LDURSHWi
1503     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1504                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1505 def LDURSHXi
1506     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1507                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1508
1509 // load sign-extended byte
1510 def LDURSBWi
1511     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1512                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1513 def LDURSBXi
1514     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1515                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1516
1517 // load sign-extended word
1518 def LDURSWi
1519     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1520                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1521
1522 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1523 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1524 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1525 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1526 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1527 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1528 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1529 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1530
1531 // Pre-fetch.
1532 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1533                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1534
1535 //---
1536 // (unscaled immediate, unprivileged)
1537 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1538 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1539
1540 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1541 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1542
1543 // load sign-extended half-word
1544 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1545 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1546
1547 // load sign-extended byte
1548 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1549 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1550
1551 // load sign-extended word
1552 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1553
1554 //---
1555 // (immediate pre-indexed)
1556 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1557 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1558 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1559 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1560 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1561 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1562 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1563
1564 // load sign-extended half-word
1565 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1566 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1567
1568 // load sign-extended byte
1569 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1570 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1571
1572 // load zero-extended byte
1573 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1574 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1575
1576 // load sign-extended word
1577 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1578
1579 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1580 def LDRQpre_isel  : LoadPreIdxPseudo<FPR128>;
1581 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1582 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1583 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1584 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1585 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1586 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1587
1588 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1589 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1590 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1591 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1592 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1593
1594 //---
1595 // (immediate post-indexed)
1596 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1597 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1598 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1599 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1600 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1601 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1602 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1603
1604 // load sign-extended half-word
1605 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1606 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1607
1608 // load sign-extended byte
1609 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1610 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1611
1612 // load zero-extended byte
1613 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1614 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1615
1616 // load sign-extended word
1617 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1618
1619 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1620 def LDRQpost_isel  : LoadPostIdxPseudo<FPR128>;
1621 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1622 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1623 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1624 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1625 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1626 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1627
1628 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1629 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1630 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1631 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1632 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1633
1634 //===----------------------------------------------------------------------===//
1635 // Store instructions.
1636 //===----------------------------------------------------------------------===//
1637
1638 // Pair (indexed, offset)
1639 // FIXME: Use dedicated range-checked addressing mode operand here.
1640 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1641 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1642 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1643 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1644 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1645
1646 // Pair (pre-indexed)
1647 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "stp">;
1648 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "stp">;
1649 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "stp">;
1650 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "stp">;
1651 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "stp">;
1652
1653 // Pair (pre-indexed)
1654 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1655 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1656 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1657 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1658 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1659
1660 // Pair (no allocate)
1661 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1662 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1663 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1664 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1665 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1666
1667 //---
1668 // (Register offset)
1669
1670 let AddedComplexity = 10 in {
1671
1672 // Integer
1673 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1674                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1675 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1676                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1677 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1678                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1679 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1680                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1681
1682 // truncstore i64
1683 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1684            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1685 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1686            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1687 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1688            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1689
1690
1691 // Floating-point
1692 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1693                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1694 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1695                             [(store (f16 FPR16:$Rt), ro_indexed16:$addr)]>;
1696 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1697                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1698 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1699                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1700 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1701   let mayStore = 1;
1702 }
1703
1704 // Match all store 64 bits width whose type is compatible with FPR64
1705 let Predicates = [IsLE] in {
1706   // We must use ST1 to store vectors in big-endian.
1707   def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1708             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1709   def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1710             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1711   def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1712             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1713   def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1714             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1715 }
1716 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1717           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1718 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1719           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1720
1721 // Match all store 128 bits width whose type is compatible with FPR128
1722 let Predicates = [IsLE] in {
1723   // We must use ST1 to store vectors in big-endian.
1724   def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1725             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1726   def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1727             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1728   def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1729             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1730   def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1731             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1732   def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1733             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1734   def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1735             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1736 }
1737 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1738           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1739
1740 //---
1741 // (unsigned immediate)
1742 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1743                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1744 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1745                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1746 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1747                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1748 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1749                      [(store (f16 FPR16:$Rt), am_indexed16:$addr)]>;
1750 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1751                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1752 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1753                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1754 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1755   let mayStore = 1;
1756 }
1757
1758 // Match all store 64 bits width whose type is compatible with FPR64
1759 let Predicates = [IsLE] in {
1760   // We must use ST1 to store vectors in big-endian.
1761   def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1762             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1763   def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1764             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1765   def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1766             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1767   def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1768             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1769 }
1770 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1771           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1772 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1773           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1774
1775 // Match all store 128 bits width whose type is compatible with FPR128
1776 let Predicates = [IsLE] in {
1777   // We must use ST1 to store vectors in big-endian.
1778   def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1779             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1780   def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1781             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1782   def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1783             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1784   def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1785             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1786   def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1787             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1788   def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1789             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1790 }
1791 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1792           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1793
1794 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1795                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1796 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1797                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1798
1799 // truncstore i64
1800 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1801   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1802 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1803   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1804 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1805   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1806
1807 } // AddedComplexity = 10
1808
1809 //---
1810 // (unscaled immediate)
1811 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1812                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1813 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1814                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1815 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1816                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1817 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1818                            [(store (f16 FPR16:$Rt), am_unscaled16:$addr)]>;
1819 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1820                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1821 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1822                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1823 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1824                            [(store (f128 FPR128:$Rt), am_unscaled128:$addr)]>;
1825 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1826                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1827 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1828                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1829
1830 // Match all store 64 bits width whose type is compatible with FPR64
1831 let Predicates = [IsLE] in {
1832   // We must use ST1 to store vectors in big-endian.
1833   def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1834             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1835   def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1836             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1837   def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1838             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1839   def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1840             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1841 }
1842 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1843           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1844 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1845           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1846
1847 // Match all store 128 bits width whose type is compatible with FPR128
1848 let Predicates = [IsLE] in {
1849   // We must use ST1 to store vectors in big-endian.
1850   def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1851             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1852   def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1853             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1854   def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1855             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1856   def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1857             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1858   def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1859             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1860   def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1861             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1862   def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1863             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1864 }
1865
1866 // unscaled i64 truncating stores
1867 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1868   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1869 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1870   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1871 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1872   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1873
1874 //---
1875 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1876 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1877 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1878 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1879 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1880 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1881 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1882 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1883
1884 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1885 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1886
1887 //---
1888 // (unscaled immediate, unprivileged)
1889 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1890 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1891
1892 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1893 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1894
1895 //---
1896 // (immediate pre-indexed)
1897 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1898 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1899 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1900 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1901 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1902 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1903 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1904
1905 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1906 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1907
1908 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1909 defm STRQpre : StorePreIdxPseudo<FPR128, f128, pre_store>;
1910 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1911 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1912 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1913 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1914 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1915 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1916 // truncstore i64
1917 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1918   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1919                   simm9:$off)>;
1920 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1921   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1922                   simm9:$off)>;
1923 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1924   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1925                   simm9:$off)>;
1926
1927 def : Pat<(pre_store (v8i8 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1928           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1929 def : Pat<(pre_store (v4i16 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1930           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1931 def : Pat<(pre_store (v2i32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1932           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1933 def : Pat<(pre_store (v2f32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1934           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1935 def : Pat<(pre_store (v1i64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1936           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1937 def : Pat<(pre_store (v1f64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1938           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1939
1940 def : Pat<(pre_store (v16i8 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1941           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1942 def : Pat<(pre_store (v8i16 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1943           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1944 def : Pat<(pre_store (v4i32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1945           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1946 def : Pat<(pre_store (v4f32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1947           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1948 def : Pat<(pre_store (v2i64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1949           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1950 def : Pat<(pre_store (v2f64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1951           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1952
1953 //---
1954 // (immediate post-indexed)
1955 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1956 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1957 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1958 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1959 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1960 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1961 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1962
1963 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1964 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1965
1966 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1967 defm STRQpost : StorePostIdxPseudo<FPR128, f128, post_store, STRQpost>;
1968 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1969 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1970 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1971 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1972 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1973 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1974 // truncstore i64
1975 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1976   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1977                   simm9:$off)>;
1978 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1979   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1980                   simm9:$off)>;
1981 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1982   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1983                   simm9:$off)>;
1984
1985 def : Pat<(post_store (v8i8 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1986           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1987 def : Pat<(post_store (v4i16 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1988           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1989 def : Pat<(post_store (v2i32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1990           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1991 def : Pat<(post_store (v2f32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1992           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1993 def : Pat<(post_store (v1i64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1994           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1995 def : Pat<(post_store (v1f64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1996           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1997
1998 def : Pat<(post_store (v16i8 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1999           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2000 def : Pat<(post_store (v8i16 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2001           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2002 def : Pat<(post_store (v4i32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2003           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2004 def : Pat<(post_store (v4f32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2005           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2006 def : Pat<(post_store (v2i64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2007           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2008 def : Pat<(post_store (v2f64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2009           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2010
2011 //===----------------------------------------------------------------------===//
2012 // Load/store exclusive instructions.
2013 //===----------------------------------------------------------------------===//
2014
2015 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2016 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2017 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2018 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2019
2020 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2021 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2022 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2023 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2024
2025 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2026 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2027 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2028 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2029
2030 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2031 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2032 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2033 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2034
2035 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2036 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2037 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2038 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2039
2040 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2041 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2042 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2043 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2044
2045 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2046 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2047
2048 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2049 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2050
2051 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2052 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2053
2054 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2055 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2056
2057 //===----------------------------------------------------------------------===//
2058 // Scaled floating point to integer conversion instructions.
2059 //===----------------------------------------------------------------------===//
2060
2061 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
2062 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
2063 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
2064 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
2065 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
2066 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
2067 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
2068 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
2069 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2070 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2071 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2072 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2073 let isCodeGenOnly = 1 in {
2074 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
2075 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
2076 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
2077 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
2078 }
2079
2080 //===----------------------------------------------------------------------===//
2081 // Scaled integer to floating point conversion instructions.
2082 //===----------------------------------------------------------------------===//
2083
2084 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2085 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2086
2087 //===----------------------------------------------------------------------===//
2088 // Unscaled integer to floating point conversion instruction.
2089 //===----------------------------------------------------------------------===//
2090
2091 defm FMOV : UnscaledConversion<"fmov">;
2092
2093 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
2094 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
2095
2096 //===----------------------------------------------------------------------===//
2097 // Floating point conversion instruction.
2098 //===----------------------------------------------------------------------===//
2099
2100 defm FCVT : FPConversion<"fcvt">;
2101
2102 def : Pat<(f32_to_f16 FPR32:$Rn),
2103           (i32 (COPY_TO_REGCLASS
2104                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
2105                    GPR32))>;
2106
2107 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
2108                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
2109
2110 //===----------------------------------------------------------------------===//
2111 // Floating point single operand instructions.
2112 //===----------------------------------------------------------------------===//
2113
2114 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2115 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2116 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2117 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2118 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2119 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2120 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
2121 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2122
2123 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
2124           (FRINTNDr FPR64:$Rn)>;
2125
2126 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2127 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2128 // <rdar://problem/13715968>
2129 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2130 let hasSideEffects = 1 in {
2131 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2132 }
2133
2134 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2135
2136 let SchedRW = [WriteFDiv] in {
2137 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2138 }
2139
2140 //===----------------------------------------------------------------------===//
2141 // Floating point two operand instructions.
2142 //===----------------------------------------------------------------------===//
2143
2144 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2145 let SchedRW = [WriteFDiv] in {
2146 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2147 }
2148 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
2149 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
2150 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
2151 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
2152 let SchedRW = [WriteFMul] in {
2153 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2154 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2155 }
2156 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2157
2158 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2159           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2160 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2161           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2162 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2163           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2164 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2165           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2166
2167 //===----------------------------------------------------------------------===//
2168 // Floating point three operand instructions.
2169 //===----------------------------------------------------------------------===//
2170
2171 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2172 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2173      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2174 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2175      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2176 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2177      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2178
2179 // The following def pats catch the case where the LHS of an FMA is negated.
2180 // The TriOpFrag above catches the case where the middle operand is negated.
2181
2182 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2183 // the NEON variant.
2184 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2185           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2186
2187 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2188           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2189
2190 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2191 // "(-a) + b*(-c)".
2192 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2193           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2194
2195 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2196           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2197
2198 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2199           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2200
2201 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2202           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2203
2204 //===----------------------------------------------------------------------===//
2205 // Floating point comparison instructions.
2206 //===----------------------------------------------------------------------===//
2207
2208 defm FCMPE : FPComparison<1, "fcmpe">;
2209 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2210
2211 //===----------------------------------------------------------------------===//
2212 // Floating point conditional comparison instructions.
2213 //===----------------------------------------------------------------------===//
2214
2215 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2216 defm FCCMP  : FPCondComparison<0, "fccmp">;
2217
2218 //===----------------------------------------------------------------------===//
2219 // Floating point conditional select instruction.
2220 //===----------------------------------------------------------------------===//
2221
2222 defm FCSEL : FPCondSelect<"fcsel">;
2223
2224 // CSEL instructions providing f128 types need to be handled by a
2225 // pseudo-instruction since the eventual code will need to introduce basic
2226 // blocks and control flow.
2227 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2228                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2229                       [(set (f128 FPR128:$Rd),
2230                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2231                                        (i32 imm:$cond), NZCV))]> {
2232   let Uses = [NZCV];
2233   let usesCustomInserter = 1;
2234 }
2235
2236
2237 //===----------------------------------------------------------------------===//
2238 // Floating point immediate move.
2239 //===----------------------------------------------------------------------===//
2240
2241 let isReMaterializable = 1 in {
2242 defm FMOV : FPMoveImmediate<"fmov">;
2243 }
2244
2245 //===----------------------------------------------------------------------===//
2246 // Advanced SIMD two vector instructions.
2247 //===----------------------------------------------------------------------===//
2248
2249 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2250 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2251 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2252 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2253 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2254 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2255 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2256 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2257 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2258 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2259
2260 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2261 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2262 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2263 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2264 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2265 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2266 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2267 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2268 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2269           (FCVTLv4i16 V64:$Rn)>;
2270 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2271                                                               (i64 4)))),
2272           (FCVTLv8i16 V128:$Rn)>;
2273 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2274 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2275                                                     (i64 2))))),
2276           (FCVTLv4i32 V128:$Rn)>;
2277
2278 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2279 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2280 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2281 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2282 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2283 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2284           (FCVTNv4i16 V128:$Rn)>;
2285 def : Pat<(concat_vectors V64:$Rd,
2286                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2287           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2288 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2289 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2290           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2291 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2292 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2293 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2294                                         int_arm64_neon_fcvtxn>;
2295 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2296 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2297 let isCodeGenOnly = 1 in {
2298 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2299                                        int_arm64_neon_fcvtzs>;
2300 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2301                                        int_arm64_neon_fcvtzu>;
2302 }
2303 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2304 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2305 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2306 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2307 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2308 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2309 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2310 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2311 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2312 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2313 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2314 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2315                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2316 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2317 // Aliases for MVN -> NOT.
2318 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2319 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2320 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2321 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2322
2323 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2324 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2325 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2326 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2327 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2328 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2329 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2330
2331 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2332 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2333 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2334 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2335 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2336 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2337 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2338 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2339
2340 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2341 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2342 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2343 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2344 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2345
2346 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2347 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2348 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2349 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2350 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2351        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2352 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2353 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2354 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2355 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2356 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2357 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2358 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2359 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2360 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2361        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2362 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2363                     int_arm64_neon_uaddlp>;
2364 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2365 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2366 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2367 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2368 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2369 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2370
2371 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2372 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2373
2374 // Patterns for vector long shift (by element width). These need to match all
2375 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2376 // definition.
2377 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2378   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2379             (SHLLv8i8 V64:$Rn)>;
2380   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2381             (SHLLv16i8 V128:$Rn)>;
2382   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2383             (SHLLv4i16 V64:$Rn)>;
2384   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2385             (SHLLv8i16 V128:$Rn)>;
2386   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2387             (SHLLv2i32 V64:$Rn)>;
2388   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2389             (SHLLv4i32 V128:$Rn)>;
2390 }
2391
2392 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2393 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2394 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2395
2396 //===----------------------------------------------------------------------===//
2397 // Advanced SIMD three vector instructions.
2398 //===----------------------------------------------------------------------===//
2399
2400 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2401 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2402 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2403 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2404 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2405 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2406 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2407 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2408 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2409 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2410 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2411 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2412 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2413 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2414 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2415 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2416 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2417 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2418 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2419 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2420 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2421 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2422 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2423 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2424 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2425
2426 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2427 // instruction expects the addend first, while the fma intrinsic puts it last.
2428 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2429             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2430 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2431             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2432
2433 // The following def pats catch the case where the LHS of an FMA is negated.
2434 // The TriOpFrag above catches the case where the middle operand is negated.
2435 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2436           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2437
2438 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2439           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2440
2441 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2442           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2443
2444 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2445 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2446 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2447 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2448 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2449 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2450                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2451 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2452                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2453 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2454 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2455 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2456       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2457 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2458 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2459 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2460 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2461 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2462 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2463 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2464 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2465 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2466 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2467 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2468 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2469 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2470 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2471 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2472 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2473 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2474 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2475       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2476 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2477 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2478 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2479 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2480 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2481 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2482 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2483 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2484 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2485 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2486 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2487 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2488 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2489 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2490
2491 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2492 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2493                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2494 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2495 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2496 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2497     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2498 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2499 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2500                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2501 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2502
2503 def : Pat<(ARM64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2504           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2505 def : Pat<(ARM64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2506           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2507 def : Pat<(ARM64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2508           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2509 def : Pat<(ARM64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2510           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2511
2512 def : Pat<(ARM64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2513           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2514 def : Pat<(ARM64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2515           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2516 def : Pat<(ARM64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2517           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2518 def : Pat<(ARM64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2519           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2520
2521 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2522                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2523 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2524                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2525 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2526                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2527 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2528                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2529
2530 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2531                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2532 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2533                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2534 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2535                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2536 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2537                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2538
2539 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2540                 "|cmls.8b\t$dst, $src1, $src2}",
2541                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2542 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2543                 "|cmls.16b\t$dst, $src1, $src2}",
2544                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2545 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2546                 "|cmls.4h\t$dst, $src1, $src2}",
2547                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2548 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2549                 "|cmls.8h\t$dst, $src1, $src2}",
2550                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2551 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2552                 "|cmls.2s\t$dst, $src1, $src2}",
2553                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2554 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2555                 "|cmls.4s\t$dst, $src1, $src2}",
2556                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2557 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2558                 "|cmls.2d\t$dst, $src1, $src2}",
2559                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2560
2561 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2562                 "|cmlo.8b\t$dst, $src1, $src2}",
2563                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2564 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2565                 "|cmlo.16b\t$dst, $src1, $src2}",
2566                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2567 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2568                 "|cmlo.4h\t$dst, $src1, $src2}",
2569                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2570 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2571                 "|cmlo.8h\t$dst, $src1, $src2}",
2572                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2573 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2574                 "|cmlo.2s\t$dst, $src1, $src2}",
2575                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2576 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2577                 "|cmlo.4s\t$dst, $src1, $src2}",
2578                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2579 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2580                 "|cmlo.2d\t$dst, $src1, $src2}",
2581                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2582
2583 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2584                 "|cmle.8b\t$dst, $src1, $src2}",
2585                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2586 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2587                 "|cmle.16b\t$dst, $src1, $src2}",
2588                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2589 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2590                 "|cmle.4h\t$dst, $src1, $src2}",
2591                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2592 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2593                 "|cmle.8h\t$dst, $src1, $src2}",
2594                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2595 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2596                 "|cmle.2s\t$dst, $src1, $src2}",
2597                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2598 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2599                 "|cmle.4s\t$dst, $src1, $src2}",
2600                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2601 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2602                 "|cmle.2d\t$dst, $src1, $src2}",
2603                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2604
2605 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2606                 "|cmlt.8b\t$dst, $src1, $src2}",
2607                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2608 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2609                 "|cmlt.16b\t$dst, $src1, $src2}",
2610                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2611 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2612                 "|cmlt.4h\t$dst, $src1, $src2}",
2613                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2614 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2615                 "|cmlt.8h\t$dst, $src1, $src2}",
2616                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2617 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2618                 "|cmlt.2s\t$dst, $src1, $src2}",
2619                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2620 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2621                 "|cmlt.4s\t$dst, $src1, $src2}",
2622                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2623 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2624                 "|cmlt.2d\t$dst, $src1, $src2}",
2625                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2626
2627 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2628                 "|fcmle.2s\t$dst, $src1, $src2}",
2629                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2630 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2631                 "|fcmle.4s\t$dst, $src1, $src2}",
2632                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2633 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2634                 "|fcmle.2d\t$dst, $src1, $src2}",
2635                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2636
2637 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2638                 "|fcmlt.2s\t$dst, $src1, $src2}",
2639                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2640 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2641                 "|fcmlt.4s\t$dst, $src1, $src2}",
2642                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2643 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2644                 "|fcmlt.2d\t$dst, $src1, $src2}",
2645                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2646
2647 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2648                 "|facle.2s\t$dst, $src1, $src2}",
2649                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2650 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2651                 "|facle.4s\t$dst, $src1, $src2}",
2652                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2653 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2654                 "|facle.2d\t$dst, $src1, $src2}",
2655                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2656
2657 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2658                 "|faclt.2s\t$dst, $src1, $src2}",
2659                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2660 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2661                 "|faclt.4s\t$dst, $src1, $src2}",
2662                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2663 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2664                 "|faclt.2d\t$dst, $src1, $src2}",
2665                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2666
2667 //===----------------------------------------------------------------------===//
2668 // Advanced SIMD three scalar instructions.
2669 //===----------------------------------------------------------------------===//
2670
2671 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2672 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2673 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2674 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2675 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2676 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2677 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2678 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2679 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2680           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2681 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2682                                      int_arm64_neon_facge>;
2683 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2684                                      int_arm64_neon_facgt>;
2685 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2686 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2687 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2688 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2689 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2690 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2691 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2692 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2693 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2694 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2695 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2696 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2697 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2698 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2699 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2700 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2701 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2702 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2703 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2704 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2705 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2706
2707 def : InstAlias<"cmls $dst, $src1, $src2",
2708                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2709 def : InstAlias<"cmle $dst, $src1, $src2",
2710                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2711 def : InstAlias<"cmlo $dst, $src1, $src2",
2712                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2713 def : InstAlias<"cmlt $dst, $src1, $src2",
2714                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2715 def : InstAlias<"fcmle $dst, $src1, $src2",
2716                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2717 def : InstAlias<"fcmle $dst, $src1, $src2",
2718                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2719 def : InstAlias<"fcmlt $dst, $src1, $src2",
2720                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2721 def : InstAlias<"fcmlt $dst, $src1, $src2",
2722                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2723 def : InstAlias<"facle $dst, $src1, $src2",
2724                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2725 def : InstAlias<"facle $dst, $src1, $src2",
2726                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2727 def : InstAlias<"faclt $dst, $src1, $src2",
2728                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2729 def : InstAlias<"faclt $dst, $src1, $src2",
2730                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2731
2732 //===----------------------------------------------------------------------===//
2733 // Advanced SIMD three scalar instructions (mixed operands).
2734 //===----------------------------------------------------------------------===//
2735 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2736                                        int_arm64_neon_sqdmulls_scalar>;
2737 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2738 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2739
2740 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2741                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2742                                                         (i32 FPR32:$Rm))))),
2743           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2744 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2745                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2746                                                         (i32 FPR32:$Rm))))),
2747           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2748
2749 //===----------------------------------------------------------------------===//
2750 // Advanced SIMD two scalar instructions.
2751 //===----------------------------------------------------------------------===//
2752
2753 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2754 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2755 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2756 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2757 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2758 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2759 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2760 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2761 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2762 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2763 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2764 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2765 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2766 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2767 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2768 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2769 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2770 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2771 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2772 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2773 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2774 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2775 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2776 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2777 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2778 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2779                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2780 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2781 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2782 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2783 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2784 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2785 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2786                                      int_arm64_neon_suqadd>;
2787 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2788 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2789 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2790                                     int_arm64_neon_usqadd>;
2791
2792 def : Pat<(ARM64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
2793
2794 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2795           (FCVTASv1i64 FPR64:$Rn)>;
2796 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2797           (FCVTAUv1i64 FPR64:$Rn)>;
2798 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2799           (FCVTMSv1i64 FPR64:$Rn)>;
2800 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2801           (FCVTMUv1i64 FPR64:$Rn)>;
2802 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2803           (FCVTNSv1i64 FPR64:$Rn)>;
2804 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2805           (FCVTNUv1i64 FPR64:$Rn)>;
2806 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2807           (FCVTPSv1i64 FPR64:$Rn)>;
2808 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2809           (FCVTPUv1i64 FPR64:$Rn)>;
2810
2811 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2812           (FRECPEv1i32 FPR32:$Rn)>;
2813 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2814           (FRECPEv1i64 FPR64:$Rn)>;
2815 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2816           (FRECPEv1i64 FPR64:$Rn)>;
2817
2818 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2819           (FRECPXv1i32 FPR32:$Rn)>;
2820 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2821           (FRECPXv1i64 FPR64:$Rn)>;
2822
2823 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2824           (FRSQRTEv1i32 FPR32:$Rn)>;
2825 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2826           (FRSQRTEv1i64 FPR64:$Rn)>;
2827 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2828           (FRSQRTEv1i64 FPR64:$Rn)>;
2829
2830 // If an integer is about to be converted to a floating point value,
2831 // just load it on the floating point unit.
2832 // Here are the patterns for 8 and 16-bits to float.
2833 // 8-bits -> float.
2834 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2835            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2836                           (LDRBro ro_indexed8:$addr), bsub))>;
2837 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2838            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2839                           (LDRBui am_indexed8:$addr), bsub))>;
2840 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2841            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2842                           (LDURBi am_unscaled8:$addr), bsub))>;
2843 // 16-bits -> float.
2844 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2845            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2846                           (LDRHro ro_indexed16:$addr), hsub))>;
2847 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2848            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2849                           (LDRHui am_indexed16:$addr), hsub))>;
2850 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2851            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2852                           (LDURHi am_unscaled16:$addr), hsub))>;
2853 // 32-bits are handled in target specific dag combine:
2854 // performIntToFpCombine.
2855 // 64-bits integer to 32-bits floating point, not possible with
2856 // UCVTF on floating point registers (both source and destination
2857 // must have the same size).
2858
2859 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2860 // 8-bits -> double.
2861 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2862            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2863                           (LDRBro ro_indexed8:$addr), bsub))>;
2864 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2865            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2866                           (LDRBui am_indexed8:$addr), bsub))>;
2867 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2868            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2869                           (LDURBi am_unscaled8:$addr), bsub))>;
2870 // 16-bits -> double.
2871 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2872            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2873                           (LDRHro ro_indexed16:$addr), hsub))>;
2874 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2875            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2876                           (LDRHui am_indexed16:$addr), hsub))>;
2877 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2878            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2879                           (LDURHi am_unscaled16:$addr), hsub))>;
2880 // 32-bits -> double.
2881 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2882            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2883                           (LDRSro ro_indexed32:$addr), ssub))>;
2884 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2885            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2886                           (LDRSui am_indexed32:$addr), ssub))>;
2887 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2888            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2889                           (LDURSi am_unscaled32:$addr), ssub))>;
2890 // 64-bits -> double are handled in target specific dag combine:
2891 // performIntToFpCombine.
2892
2893 //===----------------------------------------------------------------------===//
2894 // Advanced SIMD three different-sized vector instructions.
2895 //===----------------------------------------------------------------------===//
2896
2897 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2898 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2899 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2900 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2901 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2902 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2903                                              int_arm64_neon_sabd>;
2904 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2905                                           int_arm64_neon_sabd>;
2906 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2907             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2908 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2909                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2910 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2911     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2912 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2913     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2914 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2915 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2916                                                int_arm64_neon_sqadd>;
2917 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2918                                                int_arm64_neon_sqsub>;
2919 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2920                                      int_arm64_neon_sqdmull>;
2921 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2922                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2923 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2924                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2925 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2926                                               int_arm64_neon_uabd>;
2927 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2928                                           int_arm64_neon_uabd>;
2929 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2930                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2931 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2932                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2933 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2934     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2935 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2936     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2937 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2938 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2939                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2940 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2941                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2942
2943 // Patterns for 64-bit pmull
2944 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2945           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2946 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2947                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2948           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2949
2950 // CodeGen patterns for addhn and subhn instructions, which can actually be
2951 // written in LLVM IR without too much difficulty.
2952
2953 // ADDHN
2954 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2955           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2956 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2957                                            (i32 16))))),
2958           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2959 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2960                                            (i32 32))))),
2961           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2962 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2963                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2964                                                     (i32 8))))),
2965           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2966                             V128:$Rn, V128:$Rm)>;
2967 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2968                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2969                                                     (i32 16))))),
2970           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2971                             V128:$Rn, V128:$Rm)>;
2972 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2973                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2974                                                     (i32 32))))),
2975           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2976                             V128:$Rn, V128:$Rm)>;
2977
2978 // SUBHN
2979 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2980           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2981 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2982                                            (i32 16))))),
2983           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2984 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2985                                            (i32 32))))),
2986           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2987 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2988                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2989                                                     (i32 8))))),
2990           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2991                             V128:$Rn, V128:$Rm)>;
2992 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2993                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2994                                                     (i32 16))))),
2995           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2996                             V128:$Rn, V128:$Rm)>;
2997 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2998                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2999                                                     (i32 32))))),
3000           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3001                             V128:$Rn, V128:$Rm)>;
3002
3003 //----------------------------------------------------------------------------
3004 // AdvSIMD bitwise extract from vector instruction.
3005 //----------------------------------------------------------------------------
3006
3007 defm EXT : SIMDBitwiseExtract<"ext">;
3008
3009 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3010           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3011 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3012           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3013 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3014           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3015 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3016           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3017 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3018           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3019 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3020           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3021 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3022           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3023 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3024           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3025
3026 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3027 // 128-bit vector.
3028 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3029           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3030 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3031           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3032 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3033           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3034 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3035           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3036 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3037           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3038 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3039           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3040
3041
3042 //----------------------------------------------------------------------------
3043 // AdvSIMD zip vector
3044 //----------------------------------------------------------------------------
3045
3046 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
3047 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
3048 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
3049 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
3050 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
3051 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
3052
3053 //----------------------------------------------------------------------------
3054 // AdvSIMD TBL/TBX instructions
3055 //----------------------------------------------------------------------------
3056
3057 defm TBL : SIMDTableLookup<    0, "tbl">;
3058 defm TBX : SIMDTableLookupTied<1, "tbx">;
3059
3060 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3061           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3062 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3063           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3064
3065 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
3066                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3067           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3068 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
3069                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3070           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3071
3072
3073 //----------------------------------------------------------------------------
3074 // AdvSIMD scalar CPY instruction
3075 //----------------------------------------------------------------------------
3076
3077 defm CPY : SIMDScalarCPY<"cpy">;
3078
3079 //----------------------------------------------------------------------------
3080 // AdvSIMD scalar pairwise instructions
3081 //----------------------------------------------------------------------------
3082
3083 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3084 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3085 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3086 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3087 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3088 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3089 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
3090           (ADDPv2i64p V128:$Rn)>;
3091 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
3092           (ADDPv2i64p V128:$Rn)>;
3093 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
3094           (FADDPv2i32p V64:$Rn)>;
3095 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
3096           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3097 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
3098           (FADDPv2i64p V128:$Rn)>;
3099 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
3100           (FMAXNMPv2i32p V64:$Rn)>;
3101 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
3102           (FMAXNMPv2i64p V128:$Rn)>;
3103 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
3104           (FMAXPv2i32p V64:$Rn)>;
3105 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
3106           (FMAXPv2i64p V128:$Rn)>;
3107 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
3108           (FMINNMPv2i32p V64:$Rn)>;
3109 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
3110           (FMINNMPv2i64p V128:$Rn)>;
3111 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
3112           (FMINPv2i32p V64:$Rn)>;
3113 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
3114           (FMINPv2i64p V128:$Rn)>;
3115
3116 //----------------------------------------------------------------------------
3117 // AdvSIMD INS/DUP instructions
3118 //----------------------------------------------------------------------------
3119
3120 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
3121 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
3122 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3123 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3124 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3125 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3126 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3127
3128 def DUPv2i64lane : SIMDDup64FromElement;
3129 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3130 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3131 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3132 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3133 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3134 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3135
3136 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
3137           (v2f32 (DUPv2i32lane
3138             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3139             (i64 0)))>;
3140 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
3141           (v4f32 (DUPv4i32lane
3142             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3143             (i64 0)))>;
3144 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
3145           (v2f64 (DUPv2i64lane
3146             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3147             (i64 0)))>;
3148
3149 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3150           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3151 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3152          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3153 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3154           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3155
3156 // If there's an (ARM64dup (vector_extract ...) ...), we can use a duplane
3157 // instruction even if the types don't match: we just have to remap the lane
3158 // carefully. N.b. this trick only applies to truncations.
3159 def VecIndex_x2 : SDNodeXForm<imm, [{
3160   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3161 }]>;
3162 def VecIndex_x4 : SDNodeXForm<imm, [{
3163   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3164 }]>;
3165 def VecIndex_x8 : SDNodeXForm<imm, [{
3166   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3167 }]>;
3168
3169 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3170                             ValueType Src128VT, ValueType ScalVT,
3171                             Instruction DUP, SDNodeXForm IdxXFORM> {
3172   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3173                                                      imm:$idx)))),
3174             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3175
3176   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3177                                                      imm:$idx)))),
3178             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3179 }
3180
3181 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3182 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3183 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3184
3185 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3186 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3187 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3188
3189 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3190                                SDNodeXForm IdxXFORM> {
3191   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3192                                                          imm:$idx))))),
3193             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3194
3195   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3196                                                          imm:$idx))))),
3197             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3198 }
3199
3200 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3201 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3202 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3203
3204 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3205 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3206 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3207
3208 // SMOV and UMOV definitions, with some extra patterns for convenience
3209 defm SMOV : SMov;
3210 defm UMOV : UMov;
3211
3212 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3213           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3214 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3215           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3216 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3217           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3218 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3219           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3220 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3221           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3222 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3223           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3224
3225 // Extracting i8 or i16 elements will have the zero-extend transformed to
3226 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3227 // for ARM64. Match these patterns here since UMOV already zeroes out the high
3228 // bits of the destination register.
3229 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3230                (i32 0xff)),
3231           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3232 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3233                (i32 0xffff)),
3234           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3235
3236 defm INS : SIMDIns;
3237
3238 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3239           (SUBREG_TO_REG (i32 0),
3240                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3241 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3242           (SUBREG_TO_REG (i32 0),
3243                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3244
3245 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3246           (SUBREG_TO_REG (i32 0),
3247                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3248 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3249           (SUBREG_TO_REG (i32 0),
3250                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3251
3252 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3253             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3254                                   (i32 FPR32:$Rn), ssub))>;
3255 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3256             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3257                                   (i32 FPR32:$Rn), ssub))>;
3258 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3259             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3260                                   (i64 FPR64:$Rn), dsub))>;
3261
3262 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3263           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3264 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3265           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3266 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3267           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3268
3269 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3270             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3271           (EXTRACT_SUBREG
3272             (INSvi32lane
3273               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3274               VectorIndexS:$imm,
3275               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3276               (i64 0)),
3277             dsub)>;
3278 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3279             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3280           (INSvi32lane
3281             V128:$Rn, VectorIndexS:$imm,
3282             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3283             (i64 0))>;
3284 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3285             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3286           (INSvi64lane
3287             V128:$Rn, VectorIndexD:$imm,
3288             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3289             (i64 0))>;
3290
3291 // Copy an element at a constant index in one vector into a constant indexed
3292 // element of another.
3293 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3294 // index type and INS extension
3295 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3296                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3297                    VectorIndexB:$idx2)),
3298           (v16i8 (INSvi8lane
3299                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3300           )>;
3301 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3302                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3303                    VectorIndexH:$idx2)),
3304           (v8i16 (INSvi16lane
3305                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3306           )>;
3307 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3308                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3309                    VectorIndexS:$idx2)),
3310           (v4i32 (INSvi32lane
3311                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3312           )>;
3313 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3314                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3315                    VectorIndexD:$idx2)),
3316           (v2i64 (INSvi64lane
3317                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3318           )>;
3319
3320 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3321                                 ValueType VTScal, Instruction INS> {
3322   def : Pat<(VT128 (vector_insert V128:$src,
3323                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3324                         imm:$Immd)),
3325             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3326
3327   def : Pat<(VT128 (vector_insert V128:$src,
3328                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3329                         imm:$Immd)),
3330             (INS V128:$src, imm:$Immd,
3331                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3332
3333   def : Pat<(VT64 (vector_insert V64:$src,
3334                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3335                         imm:$Immd)),
3336             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3337                                  imm:$Immd, V128:$Rn, imm:$Immn),
3338                             dsub)>;
3339
3340   def : Pat<(VT64 (vector_insert V64:$src,
3341                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3342                         imm:$Immd)),
3343             (EXTRACT_SUBREG
3344                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3345                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3346                 dsub)>;
3347 }
3348
3349 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3350 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3351 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3352 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3353 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3354 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3355
3356
3357 // Floating point vector extractions are codegen'd as either a sequence of
3358 // subregister extractions, possibly fed by an INS if the lane number is
3359 // anything other than zero.
3360 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3361           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3362 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3363           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3364 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3365           (f64 (EXTRACT_SUBREG
3366             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3367                          V128:$Rn, VectorIndexD:$idx),
3368             dsub))>;
3369 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3370           (f32 (EXTRACT_SUBREG
3371             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3372                          V128:$Rn, VectorIndexS:$idx),
3373             ssub))>;
3374
3375 // All concat_vectors operations are canonicalised to act on i64 vectors for
3376 // ARM64. In the general case we need an instruction, which had just as well be
3377 // INS.
3378 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3379   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3380         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3381                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3382
3383 def : ConcatPat<v2i64, v1i64>;
3384 def : ConcatPat<v2f64, v1f64>;
3385 def : ConcatPat<v4i32, v2i32>;
3386 def : ConcatPat<v4f32, v2f32>;
3387 def : ConcatPat<v8i16, v4i16>;
3388 def : ConcatPat<v16i8, v8i8>;
3389
3390 // If the high lanes are undef, though, we can just ignore them:
3391 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3392   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3393         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3394
3395 def : ConcatUndefPat<v2i64, v1i64>;
3396 def : ConcatUndefPat<v2f64, v1f64>;
3397 def : ConcatUndefPat<v4i32, v2i32>;
3398 def : ConcatUndefPat<v4f32, v2f32>;
3399 def : ConcatUndefPat<v8i16, v4i16>;
3400 def : ConcatUndefPat<v16i8, v8i8>;
3401
3402 //----------------------------------------------------------------------------
3403 // AdvSIMD across lanes instructions
3404 //----------------------------------------------------------------------------
3405
3406 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3407 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3408 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3409 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3410 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3411 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3412 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3413 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3414 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3415 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3416 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3417
3418 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3419 // If there is a sign extension after this intrinsic, consume it as smov already
3420 // performed it
3421   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3422         (i32 (SMOVvi8to32
3423           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3424             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3425           (i64 0)))>;
3426   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3427         (i32 (SMOVvi8to32
3428           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3429             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3430           (i64 0)))>;
3431 // If there is a sign extension after this intrinsic, consume it as smov already
3432 // performed it
3433 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3434         (i32 (SMOVvi8to32
3435           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3436            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3437           (i64 0)))>;
3438 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3439         (i32 (SMOVvi8to32
3440           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3441            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3442           (i64 0)))>;
3443 // If there is a sign extension after this intrinsic, consume it as smov already
3444 // performed it
3445 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3446           (i32 (SMOVvi16to32
3447            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3448             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3449            (i64 0)))>;
3450 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3451           (i32 (SMOVvi16to32
3452            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3453             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3454            (i64 0)))>;
3455 // If there is a sign extension after this intrinsic, consume it as smov already
3456 // performed it
3457 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3458         (i32 (SMOVvi16to32
3459           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3460            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3461           (i64 0)))>;
3462 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3463         (i32 (SMOVvi16to32
3464           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3465            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3466           (i64 0)))>;
3467
3468 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3469         (i32 (EXTRACT_SUBREG
3470           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3471            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3472           ssub))>;
3473 }
3474
3475 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3476 // If there is a masking operation keeping only what has been actually
3477 // generated, consume it.
3478   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3479         (i32 (EXTRACT_SUBREG
3480           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3481             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3482           ssub))>;
3483   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3484         (i32 (EXTRACT_SUBREG
3485           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3486             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3487           ssub))>;
3488 // If there is a masking operation keeping only what has been actually
3489 // generated, consume it.
3490 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3491         (i32 (EXTRACT_SUBREG
3492           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3493             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3494           ssub))>;
3495 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3496         (i32 (EXTRACT_SUBREG
3497           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3498             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3499           ssub))>;
3500
3501 // If there is a masking operation keeping only what has been actually
3502 // generated, consume it.
3503 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3504           (i32 (EXTRACT_SUBREG
3505             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3506               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3507             ssub))>;
3508 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3509           (i32 (EXTRACT_SUBREG
3510             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3511               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3512             ssub))>;
3513 // If there is a masking operation keeping only what has been actually
3514 // generated, consume it.
3515 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3516         (i32 (EXTRACT_SUBREG
3517           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3518             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3519           ssub))>;
3520 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3521         (i32 (EXTRACT_SUBREG
3522           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3523             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3524           ssub))>;
3525
3526 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3527         (i32 (EXTRACT_SUBREG
3528           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3529             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3530           ssub))>;
3531
3532 }
3533
3534 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3535   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3536         (i32 (SMOVvi16to32
3537           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3538             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3539           (i64 0)))>;
3540 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3541         (i32 (SMOVvi16to32
3542           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3543            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3544           (i64 0)))>;
3545
3546 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3547           (i32 (EXTRACT_SUBREG
3548            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3549             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3550            ssub))>;
3551 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3552         (i32 (EXTRACT_SUBREG
3553           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3554            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3555           ssub))>;
3556
3557 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3558         (i64 (EXTRACT_SUBREG
3559           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3560            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3561           dsub))>;
3562 }
3563
3564 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3565                                                 Intrinsic intOp> {
3566   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3567         (i32 (EXTRACT_SUBREG
3568           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3569             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3570           ssub))>;
3571 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3572         (i32 (EXTRACT_SUBREG
3573           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3574             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3575           ssub))>;
3576
3577 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3578           (i32 (EXTRACT_SUBREG
3579             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3580               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3581             ssub))>;
3582 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3583         (i32 (EXTRACT_SUBREG
3584           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3585             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3586           ssub))>;
3587
3588 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3589         (i64 (EXTRACT_SUBREG
3590           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3591             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3592           dsub))>;
3593 }
3594
3595 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3596 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3597 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3598           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3599
3600 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3601 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3602 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3603           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3604
3605 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3606 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3607            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3608
3609 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3610 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3611            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3612
3613 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3614 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3615            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3616
3617 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3618 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3619            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3620
3621 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3622 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3623
3624 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3625 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3626           (i64 (EXTRACT_SUBREG
3627             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3628               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3629             dsub))>;
3630 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3631 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3632           (i64 (EXTRACT_SUBREG
3633             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3634               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3635             dsub))>;
3636
3637 //------------------------------------------------------------------------------
3638 // AdvSIMD modified immediate instructions
3639 //------------------------------------------------------------------------------
3640
3641 // AdvSIMD BIC
3642 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3643 // AdvSIMD ORR
3644 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3645
3646 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3647 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3648 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3649 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3650
3651 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3652 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3653 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3654 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3655
3656 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3657 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3658 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3659 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3660
3661 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3662 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3663 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3664 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3665
3666 // AdvSIMD FMOV
3667 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3668                                               "fmov", ".2d",
3669                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3670 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3671                                               "fmov", ".2s",
3672                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3673 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3674                                               "fmov", ".4s",
3675                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3676
3677 // AdvSIMD MOVI
3678
3679 // EDIT byte mask: scalar
3680 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3681 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3682                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3683 // The movi_edit node has the immediate value already encoded, so we use
3684 // a plain imm0_255 here.
3685 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3686           (MOVID imm0_255:$shift)>;
3687
3688 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3689 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3690 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3691 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3692
3693 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3694 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3695 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3696 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3697
3698 // EDIT byte mask: 2d
3699
3700 // The movi_edit node has the immediate value already encoded, so we use
3701 // a plain imm0_255 in the pattern
3702 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3703 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3704                                                 simdimmtype10,
3705                                                 "movi", ".2d",
3706                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3707
3708
3709 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3710 // Complexity is added to break a tie with a plain MOVI.
3711 let AddedComplexity = 1 in {
3712 def : Pat<(f32   fpimm0),
3713           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3714       Requires<[HasZCZ]>;
3715 def : Pat<(f64   fpimm0),
3716           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3717       Requires<[HasZCZ]>;
3718 }
3719
3720 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3721 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3722 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3723 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3724
3725 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3726 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3727 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3728 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3729
3730 def : Pat<(v2f64 (ARM64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
3731 def : Pat<(v4f32 (ARM64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
3732
3733 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3734 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3735
3736 // FIXME: these should be canonical but the TableGen alias printer can't cope
3737 // with syntax variants.
3738 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3739 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3740 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3741 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3742
3743 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3744 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3745 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3746 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3747
3748 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3749           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3750 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3751           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3752 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3753           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3754 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3755           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3756
3757 // EDIT per word: 2s & 4s with MSL shifter
3758 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3759                       [(set (v2i32 V64:$Rd),
3760                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3761 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3762                       [(set (v4i32 V128:$Rd),
3763                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3764
3765 // Per byte: 8b & 16b
3766 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3767                                                  "movi", ".8b",
3768                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3769 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3770                                                  "movi", ".16b",
3771                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3772
3773 // AdvSIMD MVNI
3774
3775 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3776 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3777
3778 // FIXME: these should be canonical, but TableGen can't do aliases & syntax
3779 // variants together.
3780 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3781 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3782 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3783 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3784
3785 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3786 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3787 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3788 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3789
3790 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3791           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3792 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3793           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3794 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3795           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3796 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3797           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3798
3799 // EDIT per word: 2s & 4s with MSL shifter
3800 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3801                       [(set (v2i32 V64:$Rd),
3802                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3803 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3804                       [(set (v4i32 V128:$Rd),
3805                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3806
3807 //----------------------------------------------------------------------------
3808 // AdvSIMD indexed element
3809 //----------------------------------------------------------------------------
3810
3811 let neverHasSideEffects = 1 in {
3812   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3813   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3814 }
3815
3816 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3817 // instruction expects the addend first, while the intrinsic expects it last.
3818
3819 // On the other hand, there are quite a few valid combinatorial options due to
3820 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3821 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3822            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3823 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3824            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3825
3826 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3827            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3828 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3829            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3830 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3831            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3832 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3833            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3834
3835 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3836   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3837   // and DUP scalar.
3838   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3839                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3840                                            VectorIndexS:$idx))),
3841             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3842   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3843                            (v2f32 (ARM64duplane32
3844                                       (v4f32 (insert_subvector undef,
3845                                                  (v2f32 (fneg V64:$Rm)),
3846                                                  (i32 0))),
3847                                       VectorIndexS:$idx)))),
3848             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3849                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3850                                VectorIndexS:$idx)>;
3851   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3852                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3853             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3854                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3855
3856   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3857   // and DUP scalar.
3858   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3859                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3860                                            VectorIndexS:$idx))),
3861             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3862                                VectorIndexS:$idx)>;
3863   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3864                            (v4f32 (ARM64duplane32
3865                                       (v4f32 (insert_subvector undef,
3866                                                  (v2f32 (fneg V64:$Rm)),
3867                                                  (i32 0))),
3868                                       VectorIndexS:$idx)))),
3869             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3870                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3871                                VectorIndexS:$idx)>;
3872   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3873                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3874             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3875                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3876
3877   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3878   // (DUPLANE from 64-bit would be trivial).
3879   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3880                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3881                                            VectorIndexD:$idx))),
3882             (FMLSv2i64_indexed
3883                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3884   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3885                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3886             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3887                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3888
3889   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3890   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3891                          (vector_extract (v4f32 (fneg V128:$Rm)),
3892                                          VectorIndexS:$idx))),
3893             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3894                 V128:$Rm, VectorIndexS:$idx)>;
3895   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3896                          (vector_extract (v2f32 (fneg V64:$Rm)),
3897                                          VectorIndexS:$idx))),
3898             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3899                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3900
3901   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3902   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3903                          (vector_extract (v2f64 (fneg V128:$Rm)),
3904                                          VectorIndexS:$idx))),
3905             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3906                 V128:$Rm, VectorIndexS:$idx)>;
3907 }
3908
3909 defm : FMLSIndexedAfterNegPatterns<
3910            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3911 defm : FMLSIndexedAfterNegPatterns<
3912            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3913
3914 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3915 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3916
3917 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3918           (FMULv2i32_indexed V64:$Rn,
3919             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3920             (i64 0))>;
3921 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3922           (FMULv4i32_indexed V128:$Rn,
3923             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3924             (i64 0))>;
3925 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3926           (FMULv2i64_indexed V128:$Rn,
3927             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3928             (i64 0))>;
3929
3930 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3931 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3932 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3933               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3934 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3935               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3936 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3937 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3938     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3939 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3940     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3941 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3942                 int_arm64_neon_smull>;
3943 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3944                                            int_arm64_neon_sqadd>;
3945 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3946                                            int_arm64_neon_sqsub>;
3947 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3948 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3949     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3950 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3951     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3952 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3953                 int_arm64_neon_umull>;
3954
3955 // A scalar sqdmull with the second operand being a vector lane can be
3956 // handled directly with the indexed instruction encoding.
3957 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3958                                           (vector_extract (v4i32 V128:$Vm),
3959                                                            VectorIndexS:$idx)),
3960           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3961
3962 //----------------------------------------------------------------------------
3963 // AdvSIMD scalar shift instructions
3964 //----------------------------------------------------------------------------
3965 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3966 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3967 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3968 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3969 // Codegen patterns for the above. We don't put these directly on the
3970 // instructions because TableGen's type inference can't handle the truth.
3971 // Having the same base pattern for fp <--> int totally freaks it out.
3972 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3973           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3974 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3975           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3976 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3977           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3978 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3979           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3980 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3981                                             vecshiftR64:$imm)),
3982           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3983 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3984                                             vecshiftR64:$imm)),
3985           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3986 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3987           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3988 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3989           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3990 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3991           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3992 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3993           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3994 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3995                                             vecshiftR64:$imm)),
3996           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3997 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3998                                             vecshiftR64:$imm)),
3999           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4000
4001 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
4002 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4003 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4004                                      int_arm64_neon_sqrshrn>;
4005 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4006                                      int_arm64_neon_sqrshrun>;
4007 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
4008 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
4009 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4010                                      int_arm64_neon_sqshrn>;
4011 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4012                                      int_arm64_neon_sqshrun>;
4013 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4014 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
4015 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4016     TriOpFrag<(add node:$LHS,
4017                    (ARM64srshri node:$MHS, node:$RHS))>>;
4018 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
4019 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4020     TriOpFrag<(add node:$LHS,
4021                    (ARM64vashr node:$MHS, node:$RHS))>>;
4022 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4023                                      int_arm64_neon_uqrshrn>;
4024 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
4025 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4026                                      int_arm64_neon_uqshrn>;
4027 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
4028 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4029     TriOpFrag<(add node:$LHS,
4030                    (ARM64urshri node:$MHS, node:$RHS))>>;
4031 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
4032 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4033     TriOpFrag<(add node:$LHS,
4034                    (ARM64vlshr node:$MHS, node:$RHS))>>;
4035
4036 //----------------------------------------------------------------------------
4037 // AdvSIMD vector shift instructions
4038 //----------------------------------------------------------------------------
4039 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
4040 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
4041 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4042                                    int_arm64_neon_vcvtfxs2fp>;
4043 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4044                                          int_arm64_neon_rshrn>;
4045 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
4046 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4047                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
4048 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
4049 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4050                                       (i32 vecshiftL64:$imm))),
4051           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4052 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4053                                          int_arm64_neon_sqrshrn>;
4054 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4055                                          int_arm64_neon_sqrshrun>;
4056 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
4057 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
4058 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4059                                          int_arm64_neon_sqshrn>;
4060 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4061                                          int_arm64_neon_sqshrun>;
4062 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
4063 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4064                                       (i32 vecshiftR64:$imm))),
4065           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4066 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
4067 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4068                  TriOpFrag<(add node:$LHS,
4069                                 (ARM64srshri node:$MHS, node:$RHS))> >;
4070 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4071                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
4072
4073 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
4074 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4075                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
4076 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4077                         int_arm64_neon_vcvtfxu2fp>;
4078 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4079                                          int_arm64_neon_uqrshrn>;
4080 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
4081 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4082                                          int_arm64_neon_uqshrn>;
4083 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
4084 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4085                 TriOpFrag<(add node:$LHS,
4086                                (ARM64urshri node:$MHS, node:$RHS))> >;
4087 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4088                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
4089 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
4090 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4091                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
4092
4093 // SHRN patterns for when a logical right shift was used instead of arithmetic
4094 // (the immediate guarantees no sign bits actually end up in the result so it
4095 // doesn't matter).
4096 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4097           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4098 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4099           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4100 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4101           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4102
4103 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4104                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
4105                                                     vecshiftR16Narrow:$imm)))),
4106           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4107                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4108 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4109                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
4110                                                     vecshiftR32Narrow:$imm)))),
4111           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4112                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4113 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4114                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
4115                                                     vecshiftR64Narrow:$imm)))),
4116           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4117                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4118
4119 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4120 // Anyexts are implemented as zexts.
4121 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4122 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4123 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4124 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4125 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4126 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4127 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4128 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4129 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4130 // Also match an extend from the upper half of a 128 bit source register.
4131 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4132           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4133 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4134           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4135 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4136           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4137 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4138           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4139 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4140           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4141 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4142           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4143 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4144           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4145 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4146           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4147 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4148           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4149
4150 // Vector shift sxtl aliases
4151 def : InstAlias<"sxtl.8h $dst, $src1",
4152                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4153 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4154                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4155 def : InstAlias<"sxtl.4s $dst, $src1",
4156                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4157 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4158                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4159 def : InstAlias<"sxtl.2d $dst, $src1",
4160                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4161 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4162                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4163
4164 // Vector shift sxtl2 aliases
4165 def : InstAlias<"sxtl2.8h $dst, $src1",
4166                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4167 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4168                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4169 def : InstAlias<"sxtl2.4s $dst, $src1",
4170                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4171 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4172                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4173 def : InstAlias<"sxtl2.2d $dst, $src1",
4174                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4175 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4176                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4177
4178 // Vector shift uxtl aliases
4179 def : InstAlias<"uxtl.8h $dst, $src1",
4180                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4181 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4182                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4183 def : InstAlias<"uxtl.4s $dst, $src1",
4184                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4185 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4186                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4187 def : InstAlias<"uxtl.2d $dst, $src1",
4188                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4189 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4190                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4191
4192 // Vector shift uxtl2 aliases
4193 def : InstAlias<"uxtl2.8h $dst, $src1",
4194                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4195 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4196                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4197 def : InstAlias<"uxtl2.4s $dst, $src1",
4198                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4199 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4200                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4201 def : InstAlias<"uxtl2.2d $dst, $src1",
4202                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4203 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4204                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4205
4206 // If an integer is about to be converted to a floating point value,
4207 // just load it on the floating point unit.
4208 // These patterns are more complex because floating point loads do not
4209 // support sign extension.
4210 // The sign extension has to be explicitly added and is only supported for
4211 // one step: byte-to-half, half-to-word, word-to-doubleword.
4212 // SCVTF GPR -> FPR is 9 cycles.
4213 // SCVTF FPR -> FPR is 4 cyclces.
4214 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4215 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4216 // and still being faster.
4217 // However, this is not good for code size.
4218 // 8-bits -> float. 2 sizes step-up.
4219 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
4220            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4221                               (SSHLLv4i16_shift
4222                                 (f64
4223                                   (EXTRACT_SUBREG
4224                                     (SSHLLv8i8_shift
4225                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4226                                                   (LDRBro ro_indexed8:$addr),
4227                                                   bsub),
4228                                      0),
4229                                    dsub)),
4230                                0),
4231                            ssub)))>, Requires<[NotForCodeSize]>;
4232 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
4233            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4234                               (SSHLLv4i16_shift
4235                                 (f64
4236                                   (EXTRACT_SUBREG
4237                                     (SSHLLv8i8_shift
4238                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4239                                                   (LDRBui am_indexed8:$addr),
4240                                                   bsub),
4241                                      0),
4242                                    dsub)),
4243                                0),
4244                            ssub)))>, Requires<[NotForCodeSize]>;
4245 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
4246            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4247                               (SSHLLv4i16_shift
4248                                 (f64
4249                                   (EXTRACT_SUBREG
4250                                     (SSHLLv8i8_shift
4251                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4252                                                   (LDURBi am_unscaled8:$addr),
4253                                                   bsub),
4254                                      0),
4255                                    dsub)),
4256                                0),
4257                            ssub)))>, Requires<[NotForCodeSize]>;
4258 // 16-bits -> float. 1 size step-up.
4259 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4260            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4261                               (SSHLLv4i16_shift
4262                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4263                                                (LDRHro ro_indexed16:$addr),
4264                                                hsub),
4265                                0),
4266                            ssub)))>, Requires<[NotForCodeSize]>;
4267 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4268            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4269                               (SSHLLv4i16_shift
4270                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4271                                                (LDRHui am_indexed16:$addr),
4272                                                hsub),
4273                                0),
4274                            ssub)))>, Requires<[NotForCodeSize]>;
4275 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4276            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4277                               (SSHLLv4i16_shift
4278                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4279                                                (LDURHi am_unscaled16:$addr),
4280                                                hsub),
4281                                0),
4282                            ssub)))>, Requires<[NotForCodeSize]>;
4283 // 32-bits to 32-bits are handled in target specific dag combine:
4284 // performIntToFpCombine.
4285 // 64-bits integer to 32-bits floating point, not possible with
4286 // SCVTF on floating point registers (both source and destination
4287 // must have the same size).
4288
4289 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4290 // 8-bits -> double. 3 size step-up: give up.
4291 // 16-bits -> double. 2 size step.
4292 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4293            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4294                               (SSHLLv2i32_shift
4295                                  (f64
4296                                   (EXTRACT_SUBREG
4297                                     (SSHLLv4i16_shift
4298                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4299                                                   (LDRHro ro_indexed16:$addr),
4300                                                   hsub),
4301                                      0),
4302                                    dsub)),
4303                                0),
4304                              dsub)))>, Requires<[NotForCodeSize]>;
4305 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4306            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
4307                                (SSHLLv2i32_shift
4308                                  (f64
4309                                    (EXTRACT_SUBREG
4310                                      (SSHLLv4i16_shift
4311                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4312                                                   (LDRHui am_indexed16:$addr),
4313                                                   hsub),
4314                                       0),
4315                                     dsub)),
4316                                  0),
4317                               dsub)))>, Requires<[NotForCodeSize]>;
4318 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4319            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4320                               (SSHLLv2i32_shift
4321                                 (f64
4322                                   (EXTRACT_SUBREG
4323                                     (SSHLLv4i16_shift
4324                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4325                                                   (LDURHi am_unscaled16:$addr),
4326                                                   hsub),
4327                                       0),
4328                                    dsub)),
4329                                0),
4330                              dsub)))>, Requires<[NotForCodeSize]>;
4331 // 32-bits -> double. 1 size step-up.
4332 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
4333            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4334                               (SSHLLv2i32_shift
4335                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4336                                                (LDRSro ro_indexed32:$addr),
4337                                                ssub),
4338                                0),
4339                              dsub)))>, Requires<[NotForCodeSize]>;
4340 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4341            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4342                               (SSHLLv2i32_shift
4343                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4344                                                (LDRSui am_indexed32:$addr),
4345                                                ssub),
4346                                0),
4347                              dsub)))>, Requires<[NotForCodeSize]>;
4348 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4349            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4350                               (SSHLLv2i32_shift
4351                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4352                                                (LDURSi am_unscaled32:$addr),
4353                                                ssub),
4354                                0),
4355                              dsub)))>, Requires<[NotForCodeSize]>;
4356 // 64-bits -> double are handled in target specific dag combine:
4357 // performIntToFpCombine.
4358
4359
4360 //----------------------------------------------------------------------------
4361 // AdvSIMD Load-Store Structure
4362 //----------------------------------------------------------------------------
4363 defm LD1 : SIMDLd1Multiple<"ld1">;
4364 defm LD2 : SIMDLd2Multiple<"ld2">;
4365 defm LD3 : SIMDLd3Multiple<"ld3">;
4366 defm LD4 : SIMDLd4Multiple<"ld4">;
4367
4368 defm ST1 : SIMDSt1Multiple<"st1">;
4369 defm ST2 : SIMDSt2Multiple<"st2">;
4370 defm ST3 : SIMDSt3Multiple<"st3">;
4371 defm ST4 : SIMDSt4Multiple<"st4">;
4372
4373 class Ld1Pat<ValueType ty, Instruction INST>
4374   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4375
4376 def : Ld1Pat<v16i8, LD1Onev16b>;
4377 def : Ld1Pat<v8i16, LD1Onev8h>;
4378 def : Ld1Pat<v4i32, LD1Onev4s>;
4379 def : Ld1Pat<v2i64, LD1Onev2d>;
4380 def : Ld1Pat<v8i8,  LD1Onev8b>;
4381 def : Ld1Pat<v4i16, LD1Onev4h>;
4382 def : Ld1Pat<v2i32, LD1Onev2s>;
4383 def : Ld1Pat<v1i64, LD1Onev1d>;
4384
4385 class St1Pat<ValueType ty, Instruction INST>
4386   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4387         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4388
4389 def : St1Pat<v16i8, ST1Onev16b>;
4390 def : St1Pat<v8i16, ST1Onev8h>;
4391 def : St1Pat<v4i32, ST1Onev4s>;
4392 def : St1Pat<v2i64, ST1Onev2d>;
4393 def : St1Pat<v8i8,  ST1Onev8b>;
4394 def : St1Pat<v4i16, ST1Onev4h>;
4395 def : St1Pat<v2i32, ST1Onev2s>;
4396 def : St1Pat<v1i64, ST1Onev1d>;
4397
4398 //---
4399 // Single-element
4400 //---
4401
4402 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4403 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4404 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4405 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4406 let mayLoad = 1, neverHasSideEffects = 1 in {
4407 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4408 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4409 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4410 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4411 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4412 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4413 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4414 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4415 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4416 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4417 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4418 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4419 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4420 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4421 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4422 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4423 }
4424
4425 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4426           (LD1Rv8b am_simdnoindex:$vaddr)>;
4427 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4428           (LD1Rv16b am_simdnoindex:$vaddr)>;
4429 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4430           (LD1Rv4h am_simdnoindex:$vaddr)>;
4431 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4432           (LD1Rv8h am_simdnoindex:$vaddr)>;
4433 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4434           (LD1Rv2s am_simdnoindex:$vaddr)>;
4435 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4436           (LD1Rv4s am_simdnoindex:$vaddr)>;
4437 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4438           (LD1Rv2d am_simdnoindex:$vaddr)>;
4439 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4440           (LD1Rv1d am_simdnoindex:$vaddr)>;
4441 // Grab the floating point version too
4442 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4443           (LD1Rv2s am_simdnoindex:$vaddr)>;
4444 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4445           (LD1Rv4s am_simdnoindex:$vaddr)>;
4446 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4447           (LD1Rv2d am_simdnoindex:$vaddr)>;
4448 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4449           (LD1Rv1d am_simdnoindex:$vaddr)>;
4450
4451 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4452                     ValueType VTy, ValueType STy, Instruction LD1>
4453   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4454            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4455         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4456
4457 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4458 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4459 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4460 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4461 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4462 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4463
4464 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4465                    ValueType VTy, ValueType STy, Instruction LD1>
4466   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4467            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4468         (EXTRACT_SUBREG
4469             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4470                           VecIndex:$idx, am_simdnoindex:$vaddr),
4471             dsub)>;
4472
4473 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4474 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4475 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4476 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4477
4478
4479 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4480 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4481 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4482 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4483
4484 // Stores
4485 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4486 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4487 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4488 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4489
4490 let AddedComplexity = 8 in
4491 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4492                     ValueType VTy, ValueType STy, Instruction ST1>
4493   : Pat<(scalar_store
4494              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4495              am_simdnoindex:$vaddr),
4496         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4497
4498 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4499 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4500 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4501 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4502 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4503 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4504
4505 let AddedComplexity = 8 in
4506 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4507                    ValueType VTy, ValueType STy, Instruction ST1>
4508   : Pat<(scalar_store
4509              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4510              am_simdnoindex:$vaddr),
4511         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4512              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4513
4514 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4515 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4516 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4517 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4518
4519 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4520                              ValueType VTy, ValueType STy, Instruction ST1,
4521                              int offset> {
4522   def : Pat<(scalar_store
4523               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4524               am_simdnoindex:$vaddr, offset),
4525         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4526              VecIndex:$idx, am_simdnoindex:$vaddr, XZR)>;
4527
4528   def : Pat<(scalar_store
4529               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4530               am_simdnoindex:$vaddr, GPR64:$Rm),
4531         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4532              VecIndex:$idx, am_simdnoindex:$vaddr, $Rm)>;
4533 }
4534
4535 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4536 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4537                         2>;
4538 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4539 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4540 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4541 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4542
4543 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4544                              ValueType VTy, ValueType STy, Instruction ST1,
4545                              int offset> {
4546   def : Pat<(scalar_store
4547               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4548               am_simdnoindex:$vaddr, offset),
4549         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr, XZR)>;
4550
4551   def : Pat<(scalar_store
4552               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4553               am_simdnoindex:$vaddr, GPR64:$Rm),
4554         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr, $Rm)>;
4555 }
4556
4557 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
4558                          1>;
4559 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
4560                          2>;
4561 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
4562 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
4563 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
4564 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
4565
4566 let mayStore = 1, neverHasSideEffects = 1 in {
4567 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4568 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4569 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4570 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4571 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4572 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4573 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4574 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4575 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4576 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4577 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4578 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4579 }
4580
4581 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4582 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4583 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4584 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4585
4586 //----------------------------------------------------------------------------
4587 // Crypto extensions
4588 //----------------------------------------------------------------------------
4589
4590 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4591 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4592 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4593 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4594
4595 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4596 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4597 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4598 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4599 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4600 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4601 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4602
4603 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4604 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4605 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4606
4607 //----------------------------------------------------------------------------
4608 // Compiler-pseudos
4609 //----------------------------------------------------------------------------
4610 // FIXME: Like for X86, these should go in their own separate .td file.
4611
4612 // Any instruction that defines a 32-bit result leaves the high half of the
4613 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4614 // be copying from a truncate. But any other 32-bit operation will zero-extend
4615 // up to 64 bits.
4616 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4617 def def32 : PatLeaf<(i32 GPR32:$src), [{
4618   return N->getOpcode() != ISD::TRUNCATE &&
4619          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4620          N->getOpcode() != ISD::CopyFromReg;
4621 }]>;
4622
4623 // In the case of a 32-bit def that is known to implicitly zero-extend,
4624 // we can use a SUBREG_TO_REG.
4625 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4626
4627 // For an anyext, we don't care what the high bits are, so we can perform an
4628 // INSERT_SUBREF into an IMPLICIT_DEF.
4629 def : Pat<(i64 (anyext GPR32:$src)),
4630           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4631
4632 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4633 // instruction (UBFM) on the enclosing super-reg.
4634 def : Pat<(i64 (zext GPR32:$src)),
4635  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4636
4637 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4638 // containing super-reg.
4639 def : Pat<(i64 (sext GPR32:$src)),
4640    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4641 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4642 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4643 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4644 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4645 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4646 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4647 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4648
4649 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4650           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4651                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4652 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4653           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4654                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4655
4656 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4657           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4658                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4659 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4660           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4661                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4662
4663 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4664           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4665                    (i64 (i64shift_a        imm0_63:$imm)),
4666                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4667
4668 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4669 // AddedComplexity for the following patterns since we want to match sext + sra
4670 // patterns before we attempt to match a single sra node.
4671 let AddedComplexity = 20 in {
4672 // We support all sext + sra combinations which preserve at least one bit of the
4673 // original value which is to be sign extended. E.g. we support shifts up to
4674 // bitwidth-1 bits.
4675 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4676           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4677 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4678           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4679
4680 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4681           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4682 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4683           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4684
4685 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4686           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4687                    (i64 imm0_31:$imm), 31)>;
4688 } // AddedComplexity = 20
4689
4690 // To truncate, we can simply extract from a subregister.
4691 def : Pat<(i32 (trunc GPR64sp:$src)),
4692           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4693
4694 // __builtin_trap() uses the BRK instruction on ARM64.
4695 def : Pat<(trap), (BRK 1)>;
4696
4697 // Conversions within AdvSIMD types in the same register size are free.
4698 // But because we need a consistent lane ordering, in big endian many
4699 // conversions require one or more REV instructions.
4700 //
4701 // Consider a simple memory load followed by a bitconvert then a store.
4702 //   v0 = load v2i32
4703 //   v1 = BITCAST v2i32 v0 to v4i16
4704 //        store v4i16 v2
4705 //
4706 // In big endian mode every memory access has an implicit byte swap. LDR and
4707 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
4708 // is, they treat the vector as a sequence of elements to be byte-swapped.
4709 // The two pairs of instructions are fundamentally incompatible. We've decided
4710 // to use LD1/ST1 only to simplify compiler implementation.
4711 //
4712 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
4713 // the original code sequence:
4714 //   v0 = load v2i32
4715 //   v1 = REV v2i32                  (implicit)
4716 //   v2 = BITCAST v2i32 v1 to v4i16
4717 //   v3 = REV v4i16 v2               (implicit)
4718 //        store v4i16 v3
4719 //
4720 // But this is now broken - the value stored is different to the value loaded
4721 // due to lane reordering. To fix this, on every BITCAST we must perform two
4722 // other REVs:
4723 //   v0 = load v2i32
4724 //   v1 = REV v2i32                  (implicit)
4725 //   v2 = REV v2i32
4726 //   v3 = BITCAST v2i32 v2 to v4i16
4727 //   v4 = REV v4i16
4728 //   v5 = REV v4i16 v4               (implicit)
4729 //        store v4i16 v5
4730 //
4731 // This means an extra two instructions, but actually in most cases the two REV
4732 // instructions can be combined into one. For example:
4733 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
4734 //
4735 // There is also no 128-bit REV instruction. This must be synthesized with an
4736 // EXT instruction.
4737 //
4738 // Most bitconverts require some sort of conversion. The only exceptions are:
4739 //   a) Identity conversions -  vNfX <-> vNiX
4740 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
4741 //
4742
4743 let Predicates = [IsLE] in {
4744 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4745 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4746 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4747 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4748
4749 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
4750           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4751 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
4752           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4753 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
4754           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4755 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
4756           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4757 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
4758           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4759 }
4760 let Predicates = [IsBE] in {
4761 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
4762                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4763 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
4764                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4765 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
4766                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4767 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
4768                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4769
4770 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
4771           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4772 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
4773           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4774 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
4775           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4776 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
4777           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4778 }
4779 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4780 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4781 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
4782           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4783 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
4784           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4785 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
4786           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4787 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
4788
4789 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
4790           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
4791 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
4792           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
4793 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
4794           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4795 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
4796           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
4797 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
4798           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4799
4800 let Predicates = [IsLE] in {
4801 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4802 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4803 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4804 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4805 }
4806 let Predicates = [IsBE] in {
4807 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
4808                              (v1i64 (REV64v2i32 FPR64:$src))>;
4809 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
4810                              (v1i64 (REV64v4i16 FPR64:$src))>;
4811 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
4812                              (v1i64 (REV64v8i8 FPR64:$src))>;
4813 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
4814                              (v1i64 (REV64v2i32 FPR64:$src))>;
4815 }
4816 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4817 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4818
4819 let Predicates = [IsLE] in {
4820 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4821 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4822 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4823 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4824 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4825 }
4826 let Predicates = [IsBE] in {
4827 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
4828                              (v2i32 (REV64v2i32 FPR64:$src))>;
4829 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
4830                              (v2i32 (REV32v4i16 FPR64:$src))>;
4831 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
4832                              (v2i32 (REV32v8i8 FPR64:$src))>;
4833 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
4834                              (v2i32 (REV64v2i32 FPR64:$src))>;
4835 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
4836                              (v2i32 (REV64v2i32 FPR64:$src))>;
4837 }
4838 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4839
4840 let Predicates = [IsLE] in {
4841 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4842 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4843 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4844 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4845 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4846 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4847 }
4848 let Predicates = [IsBE] in {
4849 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
4850                              (v4i16 (REV64v4i16 FPR64:$src))>;
4851 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
4852                              (v4i16 (REV32v4i16 FPR64:$src))>;
4853 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
4854                              (v4i16 (REV16v8i8 FPR64:$src))>;
4855 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
4856                              (v4i16 (REV64v4i16 FPR64:$src))>;
4857 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
4858                              (v4i16 (REV32v4i16 FPR64:$src))>;
4859 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
4860                              (v4i16 (REV64v4i16 FPR64:$src))>;
4861 }
4862
4863 let Predicates = [IsLE] in {
4864 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4865 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4866 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4867 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4868 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4869 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4870 }
4871 let Predicates = [IsBE] in {
4872 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
4873                              (v8i8 (REV64v8i8 FPR64:$src))>;
4874 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
4875                              (v8i8 (REV32v8i8 FPR64:$src))>;
4876 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
4877                              (v8i8 (REV16v8i8 FPR64:$src))>;
4878 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
4879                              (v8i8 (REV64v8i8 FPR64:$src))>;
4880 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
4881                              (v8i8 (REV32v8i8 FPR64:$src))>;
4882 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
4883                              (v8i8 (REV64v8i8 FPR64:$src))>;
4884 }
4885
4886 let Predicates = [IsLE] in {
4887 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4888 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4889 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4890 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4891 }
4892 let Predicates = [IsBE] in {
4893 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
4894                              (f64 (REV64v2i32 FPR64:$src))>;
4895 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
4896                              (f64 (REV64v4i16 FPR64:$src))>;
4897 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
4898                              (f64 (REV64v2i32 FPR64:$src))>;
4899 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
4900                              (f64 (REV64v8i8 FPR64:$src))>;
4901 }
4902 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4903 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4904
4905 let Predicates = [IsLE] in {
4906 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4907 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4908 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4909 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4910 }
4911 let Predicates = [IsBE] in {
4912 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
4913                              (v1f64 (REV64v2i32 FPR64:$src))>;
4914 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
4915                              (v1f64 (REV64v4i16 FPR64:$src))>;
4916 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
4917                              (v1f64 (REV64v8i8 FPR64:$src))>;
4918 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
4919                              (v1f64 (REV64v2i32 FPR64:$src))>;
4920 }
4921 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4922 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4923
4924 let Predicates = [IsLE] in {
4925 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4926 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4927 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4928 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4929 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4930 }
4931 let Predicates = [IsBE] in {
4932 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
4933                              (v2f32 (REV64v2i32 FPR64:$src))>;
4934 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
4935                              (v2f32 (REV32v4i16 FPR64:$src))>;
4936 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
4937                              (v2f32 (REV32v8i8 FPR64:$src))>;
4938 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
4939                              (v2f32 (REV64v2i32 FPR64:$src))>;
4940 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
4941                              (v2f32 (REV64v2i32 FPR64:$src))>;
4942 }
4943 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4944
4945 let Predicates = [IsLE] in {
4946 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4947 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4948 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4949 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4950 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4951 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
4952 }
4953 let Predicates = [IsBE] in {
4954 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
4955                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
4956 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
4957                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
4958                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
4959 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
4960                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
4961                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
4962 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
4963                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
4964 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
4965                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
4966                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
4967 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
4968                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
4969                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
4970 }
4971
4972 let Predicates = [IsLE] in {
4973 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4974 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4975 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4976 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4977 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4978 }
4979 let Predicates = [IsBE] in {
4980 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
4981                              (v2f64 (EXTv16i8 FPR128:$src,
4982                                               FPR128:$src, (i32 8)))>;
4983 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
4984                              (v2f64 (REV64v4i32 FPR128:$src))>;
4985 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
4986                              (v2f64 (REV64v8i16 FPR128:$src))>;
4987 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
4988                              (v2f64 (REV64v16i8 FPR128:$src))>;
4989 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
4990                              (v2f64 (REV64v4i32 FPR128:$src))>;
4991 }
4992 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4993
4994 let Predicates = [IsLE] in {
4995 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4996 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4997 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4998 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4999 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5000 }
5001 let Predicates = [IsBE] in {
5002 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5003                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5004                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5005 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5006                              (v4f32 (REV32v8i16 FPR128:$src))>;
5007 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5008                              (v4f32 (REV32v16i8 FPR128:$src))>;
5009 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5010                              (v4f32 (REV64v4i32 FPR128:$src))>;
5011 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5012                              (v4f32 (REV64v4i32 FPR128:$src))>;
5013 }
5014 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5015
5016 let Predicates = [IsLE] in {
5017 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5018 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5019 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5020 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5021 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5022 }
5023 let Predicates = [IsBE] in {
5024 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5025                              (v2i64 (EXTv16i8 FPR128:$src,
5026                                               FPR128:$src, (i32 8)))>;
5027 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5028                              (v2i64 (REV64v4i32 FPR128:$src))>;
5029 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5030                              (v2i64 (REV64v8i16 FPR128:$src))>;
5031 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5032                              (v2i64 (REV64v16i8 FPR128:$src))>;
5033 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5034                              (v2i64 (REV64v4i32 FPR128:$src))>;
5035 }
5036 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5037
5038 let Predicates = [IsLE] in {
5039 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5040 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5041 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5042 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5043 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5044 }
5045 let Predicates = [IsBE] in {
5046 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5047                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5048                                               (REV64v4i32 FPR128:$src),
5049                                               (i32 8)))>;
5050 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5051                              (v4i32 (REV64v4i32 FPR128:$src))>;
5052 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5053                              (v4i32 (REV32v8i16 FPR128:$src))>;
5054 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5055                              (v4i32 (REV32v16i8 FPR128:$src))>;
5056 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5057                              (v4i32 (REV64v4i32 FPR128:$src))>;
5058 }
5059 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5060
5061 let Predicates = [IsLE] in {
5062 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5063 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5064 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5065 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5066 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5067 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5068 }
5069 let Predicates = [IsBE] in {
5070 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5071                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5072                                               (REV64v8i16 FPR128:$src),
5073                                               (i32 8)))>;
5074 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5075                              (v8i16 (REV64v8i16 FPR128:$src))>;
5076 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5077                              (v8i16 (REV32v8i16 FPR128:$src))>;
5078 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5079                              (v8i16 (REV16v16i8 FPR128:$src))>;
5080 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5081                              (v8i16 (REV64v8i16 FPR128:$src))>;
5082 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5083                              (v8i16 (REV32v8i16 FPR128:$src))>;
5084 }
5085
5086 let Predicates = [IsLE] in {
5087 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5088 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5089 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5090 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5091 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5092 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5093 }
5094 let Predicates = [IsBE] in {
5095 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5096                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5097                                               (REV64v16i8 FPR128:$src),
5098                                               (i32 8)))>;
5099 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5100                              (v16i8 (REV64v16i8 FPR128:$src))>;
5101 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5102                              (v16i8 (REV32v16i8 FPR128:$src))>;
5103 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5104                              (v16i8 (REV16v16i8 FPR128:$src))>;
5105 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5106                              (v16i8 (REV64v16i8 FPR128:$src))>;
5107 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5108                              (v16i8 (REV32v16i8 FPR128:$src))>;
5109 }
5110
5111 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5112           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5113 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5114           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5115 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5116           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5117 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5118           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5119
5120 // A 64-bit subvector insert to the first 128-bit vector position
5121 // is a subregister copy that needs no instruction.
5122 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5123           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5124 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5125           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5126 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5127           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5128 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5129           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5130 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5131           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5132 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5133           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5134
5135 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5136 // or v2f32.
5137 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5138                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5139            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5140 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5141                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5142            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5143     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5144     // so we match on v4f32 here, not v2f32. This will also catch adding
5145     // the low two lanes of a true v4f32 vector.
5146 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5147                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5148           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5149
5150 // Scalar 64-bit shifts in FPR64 registers.
5151 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5152           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5153 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5154           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5155 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5156           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5157 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5158           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5159
5160 // Tail call return handling. These are all compiler pseudo-instructions,
5161 // so no encoding information or anything like that.
5162 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5163   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5164   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5165 }
5166
5167 def : Pat<(ARM64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5168           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5169 def : Pat<(ARM64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5170           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5171 def : Pat<(ARM64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5172           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5173
5174 include "ARM64InstrAtomics.td"