lib/Target/ARM/Thumb2RegisterInfo.cpp

   1 //===- Thumb2RegisterInfo.cpp - Thumb-2 Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMMachineFunctionInfo.h"
  17 #include "ARMSubtarget.h"
  18 #include "Thumb2InstrInfo.h"
  19 #include "Thumb2RegisterInfo.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineLocation.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/Target/TargetFrameInfo.h"
  29 #include "llvm/Target/TargetMachine.h"
  30 #include "llvm/ADT/BitVector.h"
  31 #include "llvm/ADT/SmallVector.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 using namespace llvm;
  35
  36 static cl::opt<bool>
  37 Thumb2RegScavenging("enable-thumb2-reg-scavenging",
  38                     cl::Hidden,
  39                     cl::desc("Enable register scavenging on Thumb-2"));
  40
  41 Thumb2RegisterInfo::Thumb2RegisterInfo(const TargetInstrInfo &tii,
  42                                        const ARMSubtarget &sti)
  43   : ARMBaseRegisterInfo(tii, sti) {
  44 }
  45
  46 /// emitLoadConstPool - Emits a load from constpool to materialize the
  47 /// specified immediate.
  48 void Thumb2RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  49                                            MachineBasicBlock::iterator &MBBI,
  50                                            unsigned DestReg, int Val,
  51                                            const TargetInstrInfo *TII,
  52                                            DebugLoc dl) const {
  53   MachineFunction &MF = *MBB.getParent();
  54   MachineConstantPool *ConstantPool = MF.getConstantPool();
  55   Constant *C = ConstantInt::get(Type::Int32Ty, Val);
  56   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  57
  58   BuildMI(MBB, MBBI, dl, TII->get(ARM::tLDRcp), DestReg)
  59     .addConstantPoolIndex(Idx);
  60 }
  61
  62 const TargetRegisterClass*
  63 Thumb2RegisterInfo::getPhysicalRegisterRegClass(unsigned Reg, MVT VT) const {
  64   if (isARMLowRegister(Reg))
  65     return ARM::tGPRRegisterClass;
  66   switch (Reg) {
  67    default:
  68     break;
  69    case ARM::R8:  case ARM::R9:  case ARM::R10:  case ARM::R11:
  70    case ARM::R12: case ARM::SP:  case ARM::LR:   case ARM::PC:
  71     return ARM::GPRRegisterClass;
  72   }
  73
  74   return TargetRegisterInfo::getPhysicalRegisterRegClass(Reg, VT);
  75 }
  76
  77 bool
  78 Thumb2RegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
  79   return Thumb2RegScavenging;
  80 }
  81
  82 bool Thumb2RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
  83   const MachineFrameInfo *FFI = MF.getFrameInfo();
  84   unsigned CFSize = FFI->getMaxCallFrameSize();
  85   // It's not always a good idea to include the call frame as part of the
  86   // stack frame. ARM (especially Thumb) has small immediate offset to
  87   // address the stack frame. So a large call frame can cause poor codegen
  88   // and may even makes it impossible to scavenge a register.
  89   if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
  90     return false;
  91
  92   return !MF.getFrameInfo()->hasVarSizedObjects();
  93 }
  94
  95 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
  96 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
  97 /// in a register using mov / mvn sequences or load the immediate from a
  98 /// constpool entry.
  99 static
 100 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 101                               MachineBasicBlock::iterator &MBBI,
 102                               unsigned DestReg, unsigned BaseReg,
 103                               int NumBytes, bool CanChangeCC,
 104                               const TargetInstrInfo &TII,
 105                               const Thumb2RegisterInfo& MRI,
 106                               DebugLoc dl) {
 107     bool isHigh = !isARMLowRegister(DestReg) ||
 108                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
 109     bool isSub = false;
 110     // Subtract doesn't have high register version. Load the negative value
 111     // if either base or dest register is a high register. Also, if do not
 112     // issue sub as part of the sequence if condition register is to be
 113     // preserved.
 114     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 115       isSub = true;
 116       NumBytes = -NumBytes;
 117     }
 118     unsigned LdReg = DestReg;
 119     if (DestReg == ARM::SP) {
 120       assert(BaseReg == ARM::SP && "Unexpected!");
 121       LdReg = ARM::R3;
 122       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 123         .addReg(ARM::R3, RegState::Kill);
 124     }
 125
 126     if (NumBytes <= 255 && NumBytes >= 0)
 127       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 128     else if (NumBytes < 0 && NumBytes >= -255) {
 129       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 130       BuildMI(MBB, MBBI, dl, TII.get(ARM::tNEG), LdReg)
 131         .addReg(LdReg, RegState::Kill);
 132     } else
 133       MRI.emitLoadConstPool(MBB, MBBI, LdReg, NumBytes, &TII, dl);
 134
 135     // Emit add / sub.
 136     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 137     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl,
 138                                             TII.get(Opc), DestReg);
 139     if (DestReg == ARM::SP || isSub)
 140       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 141     else
 142       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 143     if (DestReg == ARM::SP)
 144       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 145         .addReg(ARM::R12, RegState::Kill);
 146 }
 147
 148 /// calcNumMI - Returns the number of instructions required to materialize
 149 /// the specific add / sub r, c instruction.
 150 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 151                           unsigned NumBits, unsigned Scale) {
 152   unsigned NumMIs = 0;
 153   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 154
 155   if (Opc == ARM::tADDrSPi) {
 156     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 157     Bytes -= ThisVal;
 158     NumMIs++;
 159     NumBits = 8;
 160     Scale = 1;  // Followed by a number of tADDi8.
 161     Chunk = ((1 << NumBits) - 1) * Scale;
 162   }
 163
 164   NumMIs += Bytes / Chunk;
 165   if ((Bytes % Chunk) != 0)
 166     NumMIs++;
 167   if (ExtraOpc)
 168     NumMIs++;
 169   return NumMIs;
 170 }
 171
 172 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 173 /// a destreg = basereg + immediate in Thumb code.
 174 static
 175 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 176                                MachineBasicBlock::iterator &MBBI,
 177                                unsigned DestReg, unsigned BaseReg,
 178                                int NumBytes, const TargetInstrInfo &TII,
 179                                const Thumb2RegisterInfo& MRI,
 180                                DebugLoc dl) {
 181   bool isSub = NumBytes < 0;
 182   unsigned Bytes = (unsigned)NumBytes;
 183   if (isSub) Bytes = -NumBytes;
 184   bool isMul4 = (Bytes & 3) == 0;
 185   bool isTwoAddr = false;
 186   bool DstNotEqBase = false;
 187   unsigned NumBits = 1;
 188   unsigned Scale = 1;
 189   int Opc = 0;
 190   int ExtraOpc = 0;
 191
 192   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 193     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 194     NumBits = 7;
 195     Scale = 4;
 196     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 197     isTwoAddr = true;
 198   } else if (!isSub && BaseReg == ARM::SP) {
 199     // r1 = add sp, 403
 200     // =>
 201     // r1 = add sp, 100 * 4
 202     // r1 = add r1, 3
 203     if (!isMul4) {
 204       Bytes &= ~3;
 205       ExtraOpc = ARM::tADDi3;
 206     }
 207     NumBits = 8;
 208     Scale = 4;
 209     Opc = ARM::tADDrSPi;
 210   } else {
 211     // sp = sub sp, c
 212     // r1 = sub sp, c
 213     // r8 = sub sp, c
 214     if (DestReg != BaseReg)
 215       DstNotEqBase = true;
 216     NumBits = 8;
 217     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 218     isTwoAddr = true;
 219   }
 220
 221   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 222   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 223   if (NumMIs > Threshold) {
 224     // This will expand into too many instructions. Load the immediate from a
 225     // constpool entry.
 226     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 227                              MRI, dl);
 228     return;
 229   }
 230
 231   if (DstNotEqBase) {
 232     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 233       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 234       unsigned Chunk = (1 << 3) - 1;
 235       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 236       Bytes -= ThisVal;
 237       BuildMI(MBB, MBBI, dl,TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 238         .addReg(BaseReg, RegState::Kill).addImm(ThisVal);
 239     } else {
 240       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 241         .addReg(BaseReg, RegState::Kill);
 242     }
 243     BaseReg = DestReg;
 244   }
 245
 246   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 247   while (Bytes) {
 248     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 249     Bytes -= ThisVal;
 250     ThisVal /= Scale;
 251     // Build the new tADD / tSUB.
 252     if (isTwoAddr)
 253       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 254         .addReg(DestReg).addImm(ThisVal);
 255     else {
 256       bool isKill = BaseReg != ARM::SP;
 257       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 258         .addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 259       BaseReg = DestReg;
 260
 261       if (Opc == ARM::tADDrSPi) {
 262         // r4 = add sp, imm
 263         // r4 = add r4, imm
 264         // ...
 265         NumBits = 8;
 266         Scale = 1;
 267         Chunk = ((1 << NumBits) - 1) * Scale;
 268         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 269         isTwoAddr = true;
 270       }
 271     }
 272   }
 273
 274   if (ExtraOpc)
 275     BuildMI(MBB, MBBI, dl, TII.get(ExtraOpc), DestReg)
 276       .addReg(DestReg, RegState::Kill)
 277       .addImm(((unsigned)NumBytes) & 3);
 278 }
 279
 280 static void emitSPUpdate(MachineBasicBlock &MBB,
 281                          MachineBasicBlock::iterator &MBBI,
 282                          const TargetInstrInfo &TII, DebugLoc dl,
 283                          const Thumb2RegisterInfo &MRI,
 284                          int NumBytes) {
 285   emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 286                             MRI, dl);
 287 }
 288
 289 void Thumb2RegisterInfo::
 290 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 291                               MachineBasicBlock::iterator I) const {
 292   if (!hasReservedCallFrame(MF)) {
 293     // If we have alloca, convert as follows:
 294     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 295     // ADJCALLSTACKUP   -> add, sp, sp, amount
 296     MachineInstr *Old = I;
 297     DebugLoc dl = Old->getDebugLoc();
 298     unsigned Amount = Old->getOperand(0).getImm();
 299     if (Amount != 0) {
 300       // We need to keep the stack aligned properly.  To do this, we round the
 301       // amount of space needed for the outgoing arguments up to the next
 302       // alignment boundary.
 303       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 304       Amount = (Amount+Align-1)/Align*Align;
 305
 306       // Replace the pseudo instruction with a new instruction...
 307       unsigned Opc = Old->getOpcode();
 308       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 309         emitSPUpdate(MBB, I, TII, dl, *this, -Amount);
 310       } else {
 311         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 312         emitSPUpdate(MBB, I, TII, dl, *this, Amount);
 313       }
 314     }
 315   }
 316   MBB.erase(I);
 317 }
 318
 319 /// emitThumbConstant - Emit a series of instructions to materialize a
 320 /// constant.
 321 static void emitThumbConstant(MachineBasicBlock &MBB,
 322                               MachineBasicBlock::iterator &MBBI,
 323                               unsigned DestReg, int Imm,
 324                               const TargetInstrInfo &TII,
 325                               const Thumb2RegisterInfo& MRI,
 326                               DebugLoc dl) {
 327   bool isSub = Imm < 0;
 328   if (isSub) Imm = -Imm;
 329
 330   int Chunk = (1 << 8) - 1;
 331   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 332   Imm -= ThisVal;
 333   BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), DestReg).addImm(ThisVal);
 334   if (Imm > 0)
 335     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 336   if (isSub)
 337     BuildMI(MBB, MBBI, dl, TII.get(ARM::tNEG), DestReg)
 338       .addReg(DestReg, RegState::Kill);
 339 }
 340
 341 void Thumb2RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 342                                              int SPAdj, RegScavenger *RS) const{
 343   unsigned i = 0;
 344   MachineInstr &MI = *II;
 345   MachineBasicBlock &MBB = *MI.getParent();
 346   MachineFunction &MF = *MBB.getParent();
 347   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 348   DebugLoc dl = MI.getDebugLoc();
 349
 350   while (!MI.getOperand(i).isFI()) {
 351     ++i;
 352     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 353   }
 354
 355   unsigned FrameReg = ARM::SP;
 356   int FrameIndex = MI.getOperand(i).getIndex();
 357   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 358                MF.getFrameInfo()->getStackSize() + SPAdj;
 359
 360   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 361     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 362   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 363     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 364   else if (hasFP(MF)) {
 365     assert(SPAdj == 0 && "Unexpected");
 366     // There is alloca()'s in this function, must reference off the frame
 367     // pointer instead.
 368     FrameReg = getFrameRegister(MF);
 369     Offset -= AFI->getFramePtrSpillOffset();
 370   }
 371
 372   unsigned Opcode = MI.getOpcode();
 373   const TargetInstrDesc &Desc = MI.getDesc();
 374   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 375
 376   if (Opcode == ARM::tADDrSPi) {
 377     Offset += MI.getOperand(i+1).getImm();
 378
 379     // Can't use tADDrSPi if it's based off the frame pointer.
 380     unsigned NumBits = 0;
 381     unsigned Scale = 1;
 382     if (FrameReg != ARM::SP) {
 383       Opcode = ARM::tADDi3;
 384       MI.setDesc(TII.get(ARM::tADDi3));
 385       NumBits = 3;
 386     } else {
 387       NumBits = 8;
 388       Scale = 4;
 389       assert((Offset & 3) == 0 &&
 390              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 391     }
 392
 393     if (Offset == 0) {
 394       // Turn it into a move.
 395       MI.setDesc(TII.get(ARM::tMOVhir2lor));
 396       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 397       MI.RemoveOperand(i+1);
 398       return;
 399     }
 400
 401     // Common case: small offset, fits into instruction.
 402     unsigned Mask = (1 << NumBits) - 1;
 403     if (((Offset / Scale) & ~Mask) == 0) {
 404       // Replace the FrameIndex with sp / fp
 405       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 406       MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 407       return;
 408     }
 409
 410     unsigned DestReg = MI.getOperand(0).getReg();
 411     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 412     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 413     // MI would expand into a large number of instructions. Don't try to
 414     // simplify the immediate.
 415     if (NumMIs > 2) {
 416       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 417                                 *this, dl);
 418       MBB.erase(II);
 419       return;
 420     }
 421
 422     if (Offset > 0) {
 423       // Translate r0 = add sp, imm to
 424       // r0 = add sp, 255*4
 425       // r0 = add r0, (imm - 255*4)
 426       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 427       MI.getOperand(i+1).ChangeToImmediate(Mask);
 428       Offset = (Offset - Mask * Scale);
 429       MachineBasicBlock::iterator NII = next(II);
 430       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 431                                 *this, dl);
 432     } else {
 433       // Translate r0 = add sp, -imm to
 434       // r0 = -imm (this is then translated into a series of instructons)
 435       // r0 = add r0, sp
 436       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 437       MI.setDesc(TII.get(ARM::tADDhirr));
 438       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 439       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 440     }
 441     return;
 442   } else {
 443     unsigned ImmIdx = 0;
 444     int InstrOffs = 0;
 445     unsigned NumBits = 0;
 446     unsigned Scale = 1;
 447     switch (AddrMode) {
 448     case ARMII::AddrModeT1_s: {
 449       ImmIdx = i+1;
 450       InstrOffs = MI.getOperand(ImmIdx).getImm();
 451       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 452       Scale = 4;
 453       break;
 454     }
 455     default:
 456       llvm_report_error("Unsupported addressing mode!");
 457       break;
 458     }
 459
 460     Offset += InstrOffs * Scale;
 461     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 462
 463     // Common case: small offset, fits into instruction.
 464     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 465     int ImmedOffset = Offset / Scale;
 466     unsigned Mask = (1 << NumBits) - 1;
 467     if ((unsigned)Offset <= Mask * Scale) {
 468       // Replace the FrameIndex with sp
 469       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 470       ImmOp.ChangeToImmediate(ImmedOffset);
 471       return;
 472     }
 473
 474     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 475     if (AddrMode == ARMII::AddrModeT1_s) {
 476       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 477       // a different base register.
 478       NumBits = 5;
 479       Mask = (1 << NumBits) - 1;
 480     }
 481     // If this is a thumb spill / restore, we will be using a constpool load to
 482     // materialize the offset.
 483     if (AddrMode == ARMII::AddrModeT1_s && isThumSpillRestore)
 484       ImmOp.ChangeToImmediate(0);
 485     else {
 486       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 487       ImmedOffset = ImmedOffset & Mask;
 488       ImmOp.ChangeToImmediate(ImmedOffset);
 489       Offset &= ~(Mask*Scale);
 490     }
 491   }
 492
 493   // If we get here, the immediate doesn't fit into the instruction.  We folded
 494   // as much as possible above, handle the rest, providing a register that is
 495   // SP+LargeImm.
 496   assert(Offset && "This code isn't needed if offset already handled!");
 497
 498   if (Desc.mayLoad()) {
 499     // Use the destination register to materialize sp + offset.
 500     unsigned TmpReg = MI.getOperand(0).getReg();
 501     bool UseRR = false;
 502     if (Opcode == ARM::tRestore) {
 503       if (FrameReg == ARM::SP)
 504         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 505                                  Offset, false, TII, *this, dl);
 506       else {
 507         emitLoadConstPool(MBB, II, TmpReg, Offset, &TII, dl);
 508         UseRR = true;
 509       }
 510     } else
 511       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 512                                 *this, dl);
 513     MI.setDesc(TII.get(ARM::tLDR));
 514     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 515     if (UseRR)
 516       // Use [reg, reg] addrmode.
 517       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 518     else  // tLDR has an extra register operand.
 519       MI.addOperand(MachineOperand::CreateReg(0, false));
 520   } else if (Desc.mayStore()) {
 521     // FIXME! This is horrific!!! We need register scavenging.
 522     // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 523     // also a ABI register so it's possible that is is the register that is
 524     // being storing here. If that's the case, we do the following:
 525     // r12 = r2
 526     // Use r2 to materialize sp + offset
 527     // str r3, r2
 528     // r2 = r12
 529     unsigned ValReg = MI.getOperand(0).getReg();
 530     unsigned TmpReg = ARM::R3;
 531     bool UseRR = false;
 532     if (ValReg == ARM::R3) {
 533       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 534         .addReg(ARM::R2, RegState::Kill);
 535       TmpReg = ARM::R2;
 536     }
 537     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 538       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 539         .addReg(ARM::R3, RegState::Kill);
 540     if (Opcode == ARM::tSpill) {
 541       if (FrameReg == ARM::SP)
 542         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 543                                  Offset, false, TII, *this, dl);
 544       else {
 545         emitLoadConstPool(MBB, II, TmpReg, Offset, &TII, dl);
 546         UseRR = true;
 547       }
 548     } else
 549       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 550                                 *this, dl);
 551     MI.setDesc(TII.get(ARM::tSTR));
 552     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 553     if (UseRR)  // Use [reg, reg] addrmode.
 554       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 555     else // tSTR has an extra register operand.
 556       MI.addOperand(MachineOperand::CreateReg(0, false));
 557
 558     MachineBasicBlock::iterator NII = next(II);
 559     if (ValReg == ARM::R3)
 560       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R2)
 561         .addReg(ARM::R12, RegState::Kill);
 562     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 563       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 564         .addReg(ARM::R12, RegState::Kill);
 565   } else
 566     assert(false && "Unexpected opcode!");
 567 }
 568
 569 void Thumb2RegisterInfo::emitPrologue(MachineFunction &MF) const {
 570   MachineBasicBlock &MBB = MF.front();
 571   MachineBasicBlock::iterator MBBI = MBB.begin();
 572   MachineFrameInfo  *MFI = MF.getFrameInfo();
 573   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 574   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 575   unsigned NumBytes = MFI->getStackSize();
 576   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 577   DebugLoc dl = (MBBI != MBB.end() ?
 578                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
 579
 580   // Check if R3 is live in. It might have to be used as a scratch register.
 581   for (MachineRegisterInfo::livein_iterator I =MF.getRegInfo().livein_begin(),
 582          E = MF.getRegInfo().livein_end(); I != E; ++I) {
 583     if (I->first == ARM::R3) {
 584       AFI->setR3IsLiveIn(true);
 585       break;
 586     }
 587   }
 588
 589   // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
 590   NumBytes = (NumBytes + 3) & ~3;
 591   MFI->setStackSize(NumBytes);
 592
 593   // Determine the sizes of each callee-save spill areas and record which frame
 594   // belongs to which callee-save spill areas.
 595   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 596   int FramePtrSpillFI = 0;
 597
 598   if (VARegSaveSize)
 599     emitSPUpdate(MBB, MBBI, TII, dl, *this, -VARegSaveSize);
 600
 601   if (!AFI->hasStackFrame()) {
 602     if (NumBytes != 0)
 603       emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 604     return;
 605   }
 606
 607   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 608     unsigned Reg = CSI[i].getReg();
 609     int FI = CSI[i].getFrameIdx();
 610     switch (Reg) {
 611     case ARM::R4:
 612     case ARM::R5:
 613     case ARM::R6:
 614     case ARM::R7:
 615     case ARM::LR:
 616       if (Reg == FramePtr)
 617         FramePtrSpillFI = FI;
 618       AFI->addGPRCalleeSavedArea1Frame(FI);
 619       GPRCS1Size += 4;
 620       break;
 621     case ARM::R8:
 622     case ARM::R9:
 623     case ARM::R10:
 624     case ARM::R11:
 625       if (Reg == FramePtr)
 626         FramePtrSpillFI = FI;
 627       if (STI.isTargetDarwin()) {
 628         AFI->addGPRCalleeSavedArea2Frame(FI);
 629         GPRCS2Size += 4;
 630       } else {
 631         AFI->addGPRCalleeSavedArea1Frame(FI);
 632         GPRCS1Size += 4;
 633       }
 634       break;
 635     default:
 636       AFI->addDPRCalleeSavedAreaFrame(FI);
 637       DPRCSSize += 8;
 638     }
 639   }
 640
 641   if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH) {
 642     ++MBBI;
 643     if (MBBI != MBB.end())
 644       dl = MBBI->getDebugLoc();
 645   }
 646
 647   // Darwin ABI requires FP to point to the stack slot that contains the
 648   // previous FP.
 649   if (STI.isTargetDarwin() || hasFP(MF)) {
 650     MachineInstrBuilder MIB =
 651       BuildMI(MBB, MBBI, dl, TII.get(ARM::tADDrSPi), FramePtr)
 652       .addFrameIndex(FramePtrSpillFI).addImm(0);
 653   }
 654
 655   // Determine starting offsets of spill areas.
 656   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 657   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 658   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 659   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
 660   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 661   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 662   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 663
 664   NumBytes = DPRCSOffset;
 665   if (NumBytes) {
 666     // Insert it after all the callee-save spills.
 667     emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 668   }
 669
 670   if (STI.isTargetELF() && hasFP(MF)) {
 671     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
 672                              AFI->getFramePtrSpillOffset());
 673   }
 674
 675   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 676   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 677   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 678 }
 679
 680 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
 681   for (unsigned i = 0; CSRegs[i]; ++i)
 682     if (Reg == CSRegs[i])
 683       return true;
 684   return false;
 685 }
 686
 687 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
 688   return (MI->getOpcode() == ARM::tRestore &&
 689           MI->getOperand(1).isFI() &&
 690           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
 691 }
 692
 693 void Thumb2RegisterInfo::emitEpilogue(MachineFunction &MF,
 694                                       MachineBasicBlock &MBB) const {
 695   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 696   assert((MBBI->getOpcode() == ARM::tBX_RET ||
 697           MBBI->getOpcode() == ARM::tPOP_RET) &&
 698          "Can only insert epilog into returning blocks");
 699   DebugLoc dl = MBBI->getDebugLoc();
 700   MachineFrameInfo *MFI = MF.getFrameInfo();
 701   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 702   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 703   int NumBytes = (int)MFI->getStackSize();
 704
 705   if (!AFI->hasStackFrame()) {
 706     if (NumBytes != 0)
 707       emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 708   } else {
 709     // Unwind MBBI to point to first LDR / FLDD.
 710     const unsigned *CSRegs = getCalleeSavedRegs();
 711     if (MBBI != MBB.begin()) {
 712       do
 713         --MBBI;
 714       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
 715       if (!isCSRestore(MBBI, CSRegs))
 716         ++MBBI;
 717     }
 718
 719     // Move SP to start of FP callee save spill area.
 720     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
 721                  AFI->getGPRCalleeSavedArea2Size() +
 722                  AFI->getDPRCalleeSavedAreaSize());
 723
 724     if (hasFP(MF)) {
 725       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 726       // Reset SP based on frame pointer only if the stack frame extends beyond
 727       // frame pointer stack slot or target is ELF and the function has FP.
 728       if (NumBytes)
 729         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes,
 730                                   TII, *this, dl);
 731       else
 732         BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::SP)
 733           .addReg(FramePtr);
 734     } else {
 735       if (MBBI->getOpcode() == ARM::tBX_RET &&
 736           &MBB.front() != MBBI &&
 737           prior(MBBI)->getOpcode() == ARM::tPOP) {
 738         MachineBasicBlock::iterator PMBBI = prior(MBBI);
 739         emitSPUpdate(MBB, PMBBI, TII, dl, *this, NumBytes);
 740       } else
 741         emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 742     }
 743   }
 744
 745   if (VARegSaveSize) {
 746     // Epilogue for vararg functions: pop LR to R3 and branch off it.
 747     // FIXME: Verify this is still ok when R3 is no longer being reserved.
 748     BuildMI(MBB, MBBI, dl, TII.get(ARM::tPOP)).addReg(ARM::R3);
 749
 750     emitSPUpdate(MBB, MBBI, TII, dl, *this, VARegSaveSize);
 751
 752     BuildMI(MBB, MBBI, dl, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
 753     MBB.erase(MBBI);
 754   }
 755 }