lib/Target/ARM/Thumb2InstrInfo.cpp

   1 //===- Thumb2InstrInfo.cpp - Thumb-2 Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Thumb2InstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMGenInstrInfo.inc"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineMemOperand.h"
  23 #include "llvm/CodeGen/PseudoSourceValue.h"
  24 #include "llvm/ADT/SmallVector.h"
  25 #include "Thumb2InstrInfo.h"
  26
  27 using namespace llvm;
  28
  29 Thumb2InstrInfo::Thumb2InstrInfo(const ARMSubtarget &STI)
  30   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  31 }
  32
  33 unsigned Thumb2InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  34   // FIXME
  35   return 0;
  36 }
  37
  38 bool
  39 Thumb2InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
  40   if (MBB.empty()) return false;
  41
  42   switch (MBB.back().getOpcode()) {
  43   case ARM::t2LDM_RET:
  44   case ARM::t2B:        // Uncond branch.
  45   case ARM::t2BR_JT:    // Jumptable branch.
  46   case ARM::t2TBB:      // Table branch byte.
  47   case ARM::t2TBH:      // Table branch halfword.
  48   case ARM::tBR_JTr:    // Jumptable branch (16-bit version).
  49   case ARM::tBX_RET:
  50   case ARM::tBX_RET_vararg:
  51   case ARM::tPOP_RET:
  52   case ARM::tB:
  53   case ARM::tBRIND:
  54     return true;
  55   default:
  56     break;
  57   }
  58
  59   return false;
  60 }
  61
  62 bool
  63 Thumb2InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
  64                               MachineBasicBlock::iterator I,
  65                               unsigned DestReg, unsigned SrcReg,
  66                               const TargetRegisterClass *DestRC,
  67                               const TargetRegisterClass *SrcRC) const {
  68   DebugLoc DL = DebugLoc::getUnknownLoc();
  69   if (I != MBB.end()) DL = I->getDebugLoc();
  70
  71   if (DestRC == ARM::GPRRegisterClass &&
  72       SrcRC == ARM::GPRRegisterClass) {
  73     BuildMI(MBB, I, DL, get(ARM::tMOVgpr2gpr), DestReg).addReg(SrcReg);
  74     return true;
  75   } else if (DestRC == ARM::GPRRegisterClass &&
  76              SrcRC == ARM::tGPRRegisterClass) {
  77     BuildMI(MBB, I, DL, get(ARM::tMOVtgpr2gpr), DestReg).addReg(SrcReg);
  78     return true;
  79   } else if (DestRC == ARM::tGPRRegisterClass &&
  80              SrcRC == ARM::GPRRegisterClass) {
  81     BuildMI(MBB, I, DL, get(ARM::tMOVgpr2tgpr), DestReg).addReg(SrcReg);
  82     return true;
  83   }
  84
  85   // Handle SPR, DPR, and QPR copies.
  86   return ARMBaseInstrInfo::copyRegToReg(MBB, I, DestReg, SrcReg, DestRC, SrcRC);
  87 }
  88
  89 void Thumb2InstrInfo::
  90 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
  91                     unsigned SrcReg, bool isKill, int FI,
  92                     const TargetRegisterClass *RC) const {
  93   DebugLoc DL = DebugLoc::getUnknownLoc();
  94   if (I != MBB.end()) DL = I->getDebugLoc();
  95
  96   if (RC == ARM::GPRRegisterClass) {
  97     MachineFunction &MF = *MBB.getParent();
  98     MachineFrameInfo &MFI = *MF.getFrameInfo();
  99     MachineMemOperand *MMO =
 100       MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 101                               MachineMemOperand::MOStore, 0,
 102                               MFI.getObjectSize(FI),
 103                               MFI.getObjectAlignment(FI));
 104     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2STRi12))
 105                    .addReg(SrcReg, getKillRegState(isKill))
 106                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 107     return;
 108   }
 109
 110   ARMBaseInstrInfo::storeRegToStackSlot(MBB, I, SrcReg, isKill, FI, RC);
 111 }
 112
 113 void Thumb2InstrInfo::
 114 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 115                      unsigned DestReg, int FI,
 116                      const TargetRegisterClass *RC) const {
 117   DebugLoc DL = DebugLoc::getUnknownLoc();
 118   if (I != MBB.end()) DL = I->getDebugLoc();
 119
 120   if (RC == ARM::GPRRegisterClass) {
 121     MachineFunction &MF = *MBB.getParent();
 122     MachineFrameInfo &MFI = *MF.getFrameInfo();
 123     MachineMemOperand *MMO =
 124       MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 125                               MachineMemOperand::MOLoad, 0,
 126                               MFI.getObjectSize(FI),
 127                               MFI.getObjectAlignment(FI));
 128     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2LDRi12), DestReg)
 129                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 130     return;
 131   }
 132
 133   ARMBaseInstrInfo::loadRegFromStackSlot(MBB, I, DestReg, FI, RC);
 134 }
 135
 136 void llvm::emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 137                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 138                                unsigned DestReg, unsigned BaseReg, int NumBytes,
 139                                ARMCC::CondCodes Pred, unsigned PredReg,
 140                                const ARMBaseInstrInfo &TII) {
 141   bool isSub = NumBytes < 0;
 142   if (isSub) NumBytes = -NumBytes;
 143
 144   // If profitable, use a movw or movt to materialize the offset.
 145   // FIXME: Use the scavenger to grab a scratch register.
 146   if (DestReg != ARM::SP && DestReg != BaseReg &&
 147       NumBytes >= 4096 &&
 148       ARM_AM::getT2SOImmVal(NumBytes) == -1) {
 149     bool Fits = false;
 150     if (NumBytes < 65536) {
 151       // Use a movw to materialize the 16-bit constant.
 152       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), DestReg)
 153         .addImm(NumBytes)
 154         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 155       Fits = true;
 156     } else if ((NumBytes & 0xffff) == 0) {
 157       // Use a movt to materialize the 32-bit constant.
 158       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVTi16), DestReg)
 159         .addReg(DestReg)
 160         .addImm(NumBytes >> 16)
 161         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 162       Fits = true;
 163     }
 164
 165     if (Fits) {
 166       if (isSub) {
 167         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr), DestReg)
 168           .addReg(BaseReg, RegState::Kill)
 169           .addReg(DestReg, RegState::Kill)
 170           .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 171       } else {
 172         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2ADDrr), DestReg)
 173           .addReg(DestReg, RegState::Kill)
 174           .addReg(BaseReg, RegState::Kill)
 175         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 176       }
 177       return;
 178     }
 179   }
 180
 181   while (NumBytes) {
 182     unsigned ThisVal = NumBytes;
 183     unsigned Opc = 0;
 184     if (DestReg == ARM::SP && BaseReg != ARM::SP) {
 185       // mov sp, rn. Note t2MOVr cannot be used.
 186       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr),DestReg).addReg(BaseReg);
 187       BaseReg = ARM::SP;
 188       continue;
 189     }
 190
 191     if (BaseReg == ARM::SP) {
 192       // sub sp, sp, #imm7
 193       if (DestReg == ARM::SP && (ThisVal < ((1 << 7)-1) * 4)) {
 194         assert((ThisVal & 3) == 0 && "Stack update is not multiple of 4?");
 195         Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 196         // FIXME: Fix Thumb1 immediate encoding.
 197         BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 198           .addReg(BaseReg).addImm(ThisVal/4);
 199         NumBytes = 0;
 200         continue;
 201       }
 202
 203       // sub rd, sp, so_imm
 204       Opc = isSub ? ARM::t2SUBrSPi : ARM::t2ADDrSPi;
 205       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 206         NumBytes = 0;
 207       } else {
 208         // FIXME: Move this to ARMAddressingModes.h?
 209         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 210         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 211         NumBytes &= ~ThisVal;
 212         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 213                "Bit extraction didn't work?");
 214       }
 215     } else {
 216       assert(DestReg != ARM::SP && BaseReg != ARM::SP);
 217       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 218       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 219         NumBytes = 0;
 220       } else if (ThisVal < 4096) {
 221         Opc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 222         NumBytes = 0;
 223       } else {
 224         // FIXME: Move this to ARMAddressingModes.h?
 225         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 226         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 227         NumBytes &= ~ThisVal;
 228         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 229                "Bit extraction didn't work?");
 230       }
 231     }
 232
 233     // Build the new ADD / SUB.
 234     AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 235                                 .addReg(BaseReg, RegState::Kill)
 236                                 .addImm(ThisVal)));
 237
 238     BaseReg = DestReg;
 239   }
 240 }
 241
 242 static unsigned
 243 negativeOffsetOpcode(unsigned opcode)
 244 {
 245   switch (opcode) {
 246   case ARM::t2LDRi12:   return ARM::t2LDRi8;
 247   case ARM::t2LDRHi12:  return ARM::t2LDRHi8;
 248   case ARM::t2LDRBi12:  return ARM::t2LDRBi8;
 249   case ARM::t2LDRSHi12: return ARM::t2LDRSHi8;
 250   case ARM::t2LDRSBi12: return ARM::t2LDRSBi8;
 251   case ARM::t2STRi12:   return ARM::t2STRi8;
 252   case ARM::t2STRBi12:  return ARM::t2STRBi8;
 253   case ARM::t2STRHi12:  return ARM::t2STRHi8;
 254
 255   case ARM::t2LDRi8:
 256   case ARM::t2LDRHi8:
 257   case ARM::t2LDRBi8:
 258   case ARM::t2LDRSHi8:
 259   case ARM::t2LDRSBi8:
 260   case ARM::t2STRi8:
 261   case ARM::t2STRBi8:
 262   case ARM::t2STRHi8:
 263     return opcode;
 264
 265   default:
 266     break;
 267   }
 268
 269   return 0;
 270 }
 271
 272 static unsigned
 273 positiveOffsetOpcode(unsigned opcode)
 274 {
 275   switch (opcode) {
 276   case ARM::t2LDRi8:   return ARM::t2LDRi12;
 277   case ARM::t2LDRHi8:  return ARM::t2LDRHi12;
 278   case ARM::t2LDRBi8:  return ARM::t2LDRBi12;
 279   case ARM::t2LDRSHi8: return ARM::t2LDRSHi12;
 280   case ARM::t2LDRSBi8: return ARM::t2LDRSBi12;
 281   case ARM::t2STRi8:   return ARM::t2STRi12;
 282   case ARM::t2STRBi8:  return ARM::t2STRBi12;
 283   case ARM::t2STRHi8:  return ARM::t2STRHi12;
 284
 285   case ARM::t2LDRi12:
 286   case ARM::t2LDRHi12:
 287   case ARM::t2LDRBi12:
 288   case ARM::t2LDRSHi12:
 289   case ARM::t2LDRSBi12:
 290   case ARM::t2STRi12:
 291   case ARM::t2STRBi12:
 292   case ARM::t2STRHi12:
 293     return opcode;
 294
 295   default:
 296     break;
 297   }
 298
 299   return 0;
 300 }
 301
 302 static unsigned
 303 immediateOffsetOpcode(unsigned opcode)
 304 {
 305   switch (opcode) {
 306   case ARM::t2LDRs:   return ARM::t2LDRi12;
 307   case ARM::t2LDRHs:  return ARM::t2LDRHi12;
 308   case ARM::t2LDRBs:  return ARM::t2LDRBi12;
 309   case ARM::t2LDRSHs: return ARM::t2LDRSHi12;
 310   case ARM::t2LDRSBs: return ARM::t2LDRSBi12;
 311   case ARM::t2STRs:   return ARM::t2STRi12;
 312   case ARM::t2STRBs:  return ARM::t2STRBi12;
 313   case ARM::t2STRHs:  return ARM::t2STRHi12;
 314
 315   case ARM::t2LDRi12:
 316   case ARM::t2LDRHi12:
 317   case ARM::t2LDRBi12:
 318   case ARM::t2LDRSHi12:
 319   case ARM::t2LDRSBi12:
 320   case ARM::t2STRi12:
 321   case ARM::t2STRBi12:
 322   case ARM::t2STRHi12:
 323   case ARM::t2LDRi8:
 324   case ARM::t2LDRHi8:
 325   case ARM::t2LDRBi8:
 326   case ARM::t2LDRSHi8:
 327   case ARM::t2LDRSBi8:
 328   case ARM::t2STRi8:
 329   case ARM::t2STRBi8:
 330   case ARM::t2STRHi8:
 331     return opcode;
 332
 333   default:
 334     break;
 335   }
 336
 337   return 0;
 338 }
 339
 340 bool llvm::rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 341                                unsigned FrameReg, int &Offset,
 342                                const ARMBaseInstrInfo &TII) {
 343   unsigned Opcode = MI.getOpcode();
 344   const TargetInstrDesc &Desc = MI.getDesc();
 345   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 346   bool isSub = false;
 347
 348   // Memory operands in inline assembly always use AddrModeT2_i12.
 349   if (Opcode == ARM::INLINEASM)
 350     AddrMode = ARMII::AddrModeT2_i12; // FIXME. mode for thumb2?
 351
 352   if (Opcode == ARM::t2ADDri || Opcode == ARM::t2ADDri12) {
 353     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 354
 355     bool isSP = FrameReg == ARM::SP;
 356     if (Offset == 0) {
 357       // Turn it into a move.
 358       MI.setDesc(TII.get(ARM::tMOVgpr2gpr));
 359       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 360       MI.RemoveOperand(FrameRegIdx+1);
 361       Offset = 0;
 362       return true;
 363     }
 364
 365     if (Offset < 0) {
 366       Offset = -Offset;
 367       isSub = true;
 368       MI.setDesc(TII.get(isSP ? ARM::t2SUBrSPi : ARM::t2SUBri));
 369     } else {
 370       MI.setDesc(TII.get(isSP ? ARM::t2ADDrSPi : ARM::t2ADDri));
 371     }
 372
 373     // Common case: small offset, fits into instruction.
 374     if (ARM_AM::getT2SOImmVal(Offset) != -1) {
 375       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 376       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 377       Offset = 0;
 378       return true;
 379     }
 380     // Another common case: imm12.
 381     if (Offset < 4096) {
 382       unsigned NewOpc = isSP
 383         ? (isSub ? ARM::t2SUBrSPi12 : ARM::t2ADDrSPi12)
 384         : (isSub ? ARM::t2SUBri12   : ARM::t2ADDri12);
 385       MI.setDesc(TII.get(NewOpc));
 386       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 387       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 388       Offset = 0;
 389       return true;
 390     }
 391
 392     // Otherwise, extract 8 adjacent bits from the immediate into this
 393     // t2ADDri/t2SUBri.
 394     unsigned RotAmt = CountLeadingZeros_32(Offset);
 395     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xff000000U, RotAmt);
 396
 397     // We will handle these bits from offset, clear them.
 398     Offset &= ~ThisImmVal;
 399
 400     assert(ARM_AM::getT2SOImmVal(ThisImmVal) != -1 &&
 401            "Bit extraction didn't work?");
 402     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
 403   } else {
 404
 405     // AddrMode4 cannot handle any offset.
 406     if (AddrMode == ARMII::AddrMode4)
 407       return false;
 408
 409     // AddrModeT2_so cannot handle any offset. If there is no offset
 410     // register then we change to an immediate version.
 411     unsigned NewOpc = Opcode;
 412     if (AddrMode == ARMII::AddrModeT2_so) {
 413       unsigned OffsetReg = MI.getOperand(FrameRegIdx+1).getReg();
 414       if (OffsetReg != 0) {
 415         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 416         return Offset == 0;
 417       }
 418
 419       MI.RemoveOperand(FrameRegIdx+1);
 420       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(0);
 421       NewOpc = immediateOffsetOpcode(Opcode);
 422       AddrMode = ARMII::AddrModeT2_i12;
 423     }
 424
 425     unsigned NumBits = 0;
 426     unsigned Scale = 1;
 427     if (AddrMode == ARMII::AddrModeT2_i8 || AddrMode == ARMII::AddrModeT2_i12) {
 428       // i8 supports only negative, and i12 supports only positive, so
 429       // based on Offset sign convert Opcode to the appropriate
 430       // instruction
 431       Offset += MI.getOperand(FrameRegIdx+1).getImm();
 432       if (Offset < 0) {
 433         NewOpc = negativeOffsetOpcode(Opcode);
 434         NumBits = 8;
 435         isSub = true;
 436         Offset = -Offset;
 437       } else {
 438         NewOpc = positiveOffsetOpcode(Opcode);
 439         NumBits = 12;
 440       }
 441     } else {
 442       // VFP and NEON address modes.
 443       int InstrOffs = 0;
 444       if (AddrMode == ARMII::AddrMode5) {
 445         const MachineOperand &OffOp = MI.getOperand(FrameRegIdx+1);
 446         InstrOffs = ARM_AM::getAM5Offset(OffOp.getImm());
 447         if (ARM_AM::getAM5Op(OffOp.getImm()) == ARM_AM::sub)
 448           InstrOffs *= -1;
 449       }
 450       NumBits = 8;
 451       Scale = 4;
 452       Offset += InstrOffs * 4;
 453       assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 454       if (Offset < 0) {
 455         Offset = -Offset;
 456         isSub = true;
 457       }
 458     }
 459
 460     if (NewOpc != Opcode)
 461       MI.setDesc(TII.get(NewOpc));
 462
 463     MachineOperand &ImmOp = MI.getOperand(FrameRegIdx+1);
 464
 465     // Attempt to fold address computation
 466     // Common case: small offset, fits into instruction.
 467     int ImmedOffset = Offset / Scale;
 468     unsigned Mask = (1 << NumBits) - 1;
 469     if ((unsigned)Offset <= Mask * Scale) {
 470       // Replace the FrameIndex with fp/sp
 471       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 472       if (isSub) {
 473         if (AddrMode == ARMII::AddrMode5)
 474           // FIXME: Not consistent.
 475           ImmedOffset |= 1 << NumBits;
 476         else
 477           ImmedOffset = -ImmedOffset;
 478       }
 479       ImmOp.ChangeToImmediate(ImmedOffset);
 480       Offset = 0;
 481       return true;
 482     }
 483
 484     // Otherwise, offset doesn't fit. Pull in what we can to simplify
 485     ImmedOffset = ImmedOffset & Mask;
 486     if (isSub) {
 487       if (AddrMode == ARMII::AddrMode5)
 488         // FIXME: Not consistent.
 489         ImmedOffset |= 1 << NumBits;
 490       else {
 491         ImmedOffset = -ImmedOffset;
 492         if (ImmedOffset == 0)
 493           // Change the opcode back if the encoded offset is zero.
 494           MI.setDesc(TII.get(positiveOffsetOpcode(NewOpc)));
 495       }
 496     }
 497     ImmOp.ChangeToImmediate(ImmedOffset);
 498     Offset &= ~(Mask*Scale);
 499   }
 500
 501   Offset = (isSub) ? -Offset : Offset;
 502   return Offset == 0;
 503 }