lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===- Thumb1RegisterInfo.cpp - Thumb-1 Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMSubtarget.h"
  19 #include "Thumb1InstrInfo.h"
  20 #include "Thumb1RegisterInfo.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Target/TargetFrameInfo.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/ADT/BitVector.h"
  34 #include "llvm/ADT/SmallVector.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 using namespace llvm;
  39
  40 static cl::opt<bool>
  41 ThumbRegScavenging("enable-thumb-reg-scavenging",
  42                    cl::Hidden,
  43                    cl::desc("Enable register scavenging on Thumb"));
  44
  45 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMBaseInstrInfo &tii,
  46                                        const ARMSubtarget &sti)
  47   : ARMBaseRegisterInfo(tii, sti) {
  48 }
  49
  50 /// emitLoadConstPool - Emits a load from constpool to materialize the
  51 /// specified immediate.
  52 void Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  53                                            MachineBasicBlock::iterator &MBBI,
  54                                            DebugLoc dl,
  55                                            unsigned DestReg, unsigned SubIdx,
  56                                            int Val,
  57                                            ARMCC::CondCodes Pred,
  58                                            unsigned PredReg) const {
  59   MachineFunction &MF = *MBB.getParent();
  60   MachineConstantPool *ConstantPool = MF.getConstantPool();
  61   Constant *C =
  62              MF.getFunction()->getContext().getConstantInt(Type::Int32Ty, Val);
  63   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  64
  65   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRcp))
  66           .addReg(DestReg, getDefRegState(true), SubIdx)
  67           .addConstantPoolIndex(Idx).addImm(Pred).addReg(PredReg);
  68 }
  69
  70 const TargetRegisterClass*
  71 Thumb1RegisterInfo::getPhysicalRegisterRegClass(unsigned Reg, MVT VT) const {
  72   if (isARMLowRegister(Reg))
  73     return ARM::tGPRRegisterClass;
  74   switch (Reg) {
  75    default:
  76     break;
  77    case ARM::R8:  case ARM::R9:  case ARM::R10:  case ARM::R11:
  78    case ARM::R12: case ARM::SP:  case ARM::LR:   case ARM::PC:
  79     return ARM::GPRRegisterClass;
  80   }
  81
  82   return TargetRegisterInfo::getPhysicalRegisterRegClass(Reg, VT);
  83 }
  84
  85 bool
  86 Thumb1RegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
  87   return ThumbRegScavenging;
  88 }
  89
  90 bool Thumb1RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
  91   const MachineFrameInfo *FFI = MF.getFrameInfo();
  92   unsigned CFSize = FFI->getMaxCallFrameSize();
  93   // It's not always a good idea to include the call frame as part of the
  94   // stack frame. ARM (especially Thumb) has small immediate offset to
  95   // address the stack frame. So a large call frame can cause poor codegen
  96   // and may even makes it impossible to scavenge a register.
  97   if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
  98     return false;
  99
 100   return !MF.getFrameInfo()->hasVarSizedObjects();
 101 }
 102
 103
 104 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 105 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 106 /// in a register using mov / mvn sequences or load the immediate from a
 107 /// constpool entry.
 108 static
 109 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 110                               MachineBasicBlock::iterator &MBBI,
 111                               unsigned DestReg, unsigned BaseReg,
 112                               int NumBytes, bool CanChangeCC,
 113                               const TargetInstrInfo &TII,
 114                               const Thumb1RegisterInfo& MRI,
 115                               DebugLoc dl) {
 116     bool isHigh = !isARMLowRegister(DestReg) ||
 117                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
 118     bool isSub = false;
 119     // Subtract doesn't have high register version. Load the negative value
 120     // if either base or dest register is a high register. Also, if do not
 121     // issue sub as part of the sequence if condition register is to be
 122     // preserved.
 123     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 124       isSub = true;
 125       NumBytes = -NumBytes;
 126     }
 127     unsigned LdReg = DestReg;
 128     if (DestReg == ARM::SP) {
 129       assert(BaseReg == ARM::SP && "Unexpected!");
 130       LdReg = ARM::R3;
 131       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 132         .addReg(ARM::R3, RegState::Kill);
 133     }
 134
 135     if (NumBytes <= 255 && NumBytes >= 0)
 136       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 137         .addImm(NumBytes);
 138     else if (NumBytes < 0 && NumBytes >= -255) {
 139       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 140         .addImm(NumBytes);
 141       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tRSB), LdReg))
 142         .addReg(LdReg, RegState::Kill);
 143     } else
 144       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, 0, NumBytes);
 145
 146     // Emit add / sub.
 147     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 148     MachineInstrBuilder MIB =
 149       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 150     if (Opc != ARM::tADDhirr)
 151       MIB = AddDefaultT1CC(MIB);
 152     if (DestReg == ARM::SP || isSub)
 153       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 154     else
 155       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 156     AddDefaultPred(MIB);
 157
 158     if (DestReg == ARM::SP)
 159       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 160         .addReg(ARM::R12, RegState::Kill);
 161 }
 162
 163 /// calcNumMI - Returns the number of instructions required to materialize
 164 /// the specific add / sub r, c instruction.
 165 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 166                           unsigned NumBits, unsigned Scale) {
 167   unsigned NumMIs = 0;
 168   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 169
 170   if (Opc == ARM::tADDrSPi) {
 171     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 172     Bytes -= ThisVal;
 173     NumMIs++;
 174     NumBits = 8;
 175     Scale = 1;  // Followed by a number of tADDi8.
 176     Chunk = ((1 << NumBits) - 1) * Scale;
 177   }
 178
 179   NumMIs += Bytes / Chunk;
 180   if ((Bytes % Chunk) != 0)
 181     NumMIs++;
 182   if (ExtraOpc)
 183     NumMIs++;
 184   return NumMIs;
 185 }
 186
 187 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 188 /// a destreg = basereg + immediate in Thumb code.
 189 static
 190 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 191                                MachineBasicBlock::iterator &MBBI,
 192                                unsigned DestReg, unsigned BaseReg,
 193                                int NumBytes, const TargetInstrInfo &TII,
 194                                const Thumb1RegisterInfo& MRI,
 195                                DebugLoc dl) {
 196   bool isSub = NumBytes < 0;
 197   unsigned Bytes = (unsigned)NumBytes;
 198   if (isSub) Bytes = -NumBytes;
 199   bool isMul4 = (Bytes & 3) == 0;
 200   bool isTwoAddr = false;
 201   bool DstNotEqBase = false;
 202   unsigned NumBits = 1;
 203   unsigned Scale = 1;
 204   int Opc = 0;
 205   int ExtraOpc = 0;
 206   bool NeedCC = false;
 207   bool NeedPred = false;
 208
 209   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 210     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 211     NumBits = 7;
 212     Scale = 4;
 213     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 214     isTwoAddr = true;
 215   } else if (!isSub && BaseReg == ARM::SP) {
 216     // r1 = add sp, 403
 217     // =>
 218     // r1 = add sp, 100 * 4
 219     // r1 = add r1, 3
 220     if (!isMul4) {
 221       Bytes &= ~3;
 222       ExtraOpc = ARM::tADDi3;
 223     }
 224     NumBits = 8;
 225     Scale = 4;
 226     Opc = ARM::tADDrSPi;
 227   } else {
 228     // sp = sub sp, c
 229     // r1 = sub sp, c
 230     // r8 = sub sp, c
 231     if (DestReg != BaseReg)
 232       DstNotEqBase = true;
 233     NumBits = 8;
 234     if (DestReg == ARM::SP) {
 235       Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 236       assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 237       NumBits = 7;
 238       Scale = 4;
 239     } else {
 240       Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 241       NumBits = 8;
 242       NeedPred = NeedCC = true;
 243     }
 244     isTwoAddr = true;
 245   }
 246
 247   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 248   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 249   if (NumMIs > Threshold) {
 250     // This will expand into too many instructions. Load the immediate from a
 251     // constpool entry.
 252     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 253                              MRI, dl);
 254     return;
 255   }
 256
 257   if (DstNotEqBase) {
 258     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 259       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 260       unsigned Chunk = (1 << 3) - 1;
 261       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 262       Bytes -= ThisVal;
 263       const TargetInstrDesc &TID = TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3);
 264       const MachineInstrBuilder MIB =
 265         AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg));
 266       AddDefaultPred(MIB.addReg(BaseReg, RegState::Kill).addImm(ThisVal));
 267     } else {
 268       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 269         .addReg(BaseReg, RegState::Kill);
 270     }
 271     BaseReg = DestReg;
 272   }
 273
 274   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 275   while (Bytes) {
 276     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 277     Bytes -= ThisVal;
 278     ThisVal /= Scale;
 279     // Build the new tADD / tSUB.
 280     if (isTwoAddr) {
 281       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 282       if (NeedCC)
 283         MIB = AddDefaultT1CC(MIB);
 284       MIB .addReg(DestReg).addImm(ThisVal);
 285       if (NeedPred)
 286         MIB = AddDefaultPred(MIB);
 287     }
 288     else {
 289       bool isKill = BaseReg != ARM::SP;
 290       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 291       if (NeedCC)
 292         MIB = AddDefaultT1CC(MIB);
 293       MIB.addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 294       if (NeedPred)
 295         MIB = AddDefaultPred(MIB);
 296       BaseReg = DestReg;
 297
 298       if (Opc == ARM::tADDrSPi) {
 299         // r4 = add sp, imm
 300         // r4 = add r4, imm
 301         // ...
 302         NumBits = 8;
 303         Scale = 1;
 304         Chunk = ((1 << NumBits) - 1) * Scale;
 305         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 306         NeedPred = NeedCC = isTwoAddr = true;
 307       }
 308     }
 309   }
 310
 311   if (ExtraOpc) {
 312     const TargetInstrDesc &TID = TII.get(ExtraOpc);
 313     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 314                    .addReg(DestReg, RegState::Kill)
 315                    .addImm(((unsigned)NumBytes) & 3));
 316   }
 317 }
 318
 319 static void emitSPUpdate(MachineBasicBlock &MBB,
 320                          MachineBasicBlock::iterator &MBBI,
 321                          const TargetInstrInfo &TII, DebugLoc dl,
 322                          const Thumb1RegisterInfo &MRI,
 323                          int NumBytes) {
 324   emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 325                             MRI, dl);
 326 }
 327
 328 void Thumb1RegisterInfo::
 329 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 330                               MachineBasicBlock::iterator I) const {
 331   if (!hasReservedCallFrame(MF)) {
 332     // If we have alloca, convert as follows:
 333     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 334     // ADJCALLSTACKUP   -> add, sp, sp, amount
 335     MachineInstr *Old = I;
 336     DebugLoc dl = Old->getDebugLoc();
 337     unsigned Amount = Old->getOperand(0).getImm();
 338     if (Amount != 0) {
 339       // We need to keep the stack aligned properly.  To do this, we round the
 340       // amount of space needed for the outgoing arguments up to the next
 341       // alignment boundary.
 342       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 343       Amount = (Amount+Align-1)/Align*Align;
 344
 345       // Replace the pseudo instruction with a new instruction...
 346       unsigned Opc = Old->getOpcode();
 347       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 348         emitSPUpdate(MBB, I, TII, dl, *this, -Amount);
 349       } else {
 350         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 351         emitSPUpdate(MBB, I, TII, dl, *this, Amount);
 352       }
 353     }
 354   }
 355   MBB.erase(I);
 356 }
 357
 358 /// emitThumbConstant - Emit a series of instructions to materialize a
 359 /// constant.
 360 static void emitThumbConstant(MachineBasicBlock &MBB,
 361                               MachineBasicBlock::iterator &MBBI,
 362                               unsigned DestReg, int Imm,
 363                               const TargetInstrInfo &TII,
 364                               const Thumb1RegisterInfo& MRI,
 365                               DebugLoc dl) {
 366   bool isSub = Imm < 0;
 367   if (isSub) Imm = -Imm;
 368
 369   int Chunk = (1 << 8) - 1;
 370   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 371   Imm -= ThisVal;
 372   AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8),
 373                                         DestReg))
 374                  .addImm(ThisVal));
 375   if (Imm > 0)
 376     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 377   if (isSub) {
 378     const TargetInstrDesc &TID = TII.get(ARM::tRSB);
 379     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 380                    .addReg(DestReg, RegState::Kill));
 381   }
 382 }
 383
 384 static void removeOperands(MachineInstr &MI, unsigned i) {
 385   unsigned Op = i;
 386   for (unsigned e = MI.getNumOperands(); i != e; ++i)
 387     MI.RemoveOperand(Op);
 388 }
 389
 390 void Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 391                                              int SPAdj, RegScavenger *RS) const{
 392   unsigned i = 0;
 393   MachineInstr &MI = *II;
 394   MachineBasicBlock &MBB = *MI.getParent();
 395   MachineFunction &MF = *MBB.getParent();
 396   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 397   DebugLoc dl = MI.getDebugLoc();
 398
 399   while (!MI.getOperand(i).isFI()) {
 400     ++i;
 401     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 402   }
 403
 404   unsigned FrameReg = ARM::SP;
 405   int FrameIndex = MI.getOperand(i).getIndex();
 406   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 407                MF.getFrameInfo()->getStackSize() + SPAdj;
 408
 409   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 410     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 411   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 412     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 413   else if (hasFP(MF)) {
 414     assert(SPAdj == 0 && "Unexpected");
 415     // There is alloca()'s in this function, must reference off the frame
 416     // pointer instead.
 417     FrameReg = getFrameRegister(MF);
 418     Offset -= AFI->getFramePtrSpillOffset();
 419   }
 420
 421   unsigned Opcode = MI.getOpcode();
 422   const TargetInstrDesc &Desc = MI.getDesc();
 423   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 424
 425   if (Opcode == ARM::tADDrSPi) {
 426     Offset += MI.getOperand(i+1).getImm();
 427
 428     // Can't use tADDrSPi if it's based off the frame pointer.
 429     unsigned NumBits = 0;
 430     unsigned Scale = 1;
 431     if (FrameReg != ARM::SP) {
 432       Opcode = ARM::tADDi3;
 433       MI.setDesc(TII.get(Opcode));
 434       NumBits = 3;
 435     } else {
 436       NumBits = 8;
 437       Scale = 4;
 438       assert((Offset & 3) == 0 &&
 439              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 440     }
 441
 442     if (Offset == 0) {
 443       // Turn it into a move.
 444       MI.setDesc(TII.get(ARM::tMOVhir2lor));
 445       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 446       MI.RemoveOperand(i+1);
 447       return;
 448     }
 449
 450     // Common case: small offset, fits into instruction.
 451     unsigned Mask = (1 << NumBits) - 1;
 452     if (((Offset / Scale) & ~Mask) == 0) {
 453       // Replace the FrameIndex with sp / fp
 454       if (Opcode == ARM::tADDi3) {
 455         removeOperands(MI, i);
 456         MachineInstrBuilder MIB(&MI);
 457         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg)
 458                        .addImm(Offset / Scale));
 459       } else {
 460         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 461         MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 462       }
 463       return;
 464     }
 465
 466     unsigned DestReg = MI.getOperand(0).getReg();
 467     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 468     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 469     // MI would expand into a large number of instructions. Don't try to
 470     // simplify the immediate.
 471     if (NumMIs > 2) {
 472       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 473                                 *this, dl);
 474       MBB.erase(II);
 475       return;
 476     }
 477
 478     if (Offset > 0) {
 479       // Translate r0 = add sp, imm to
 480       // r0 = add sp, 255*4
 481       // r0 = add r0, (imm - 255*4)
 482       if (Opcode == ARM::tADDi3) {
 483         removeOperands(MI, i);
 484         MachineInstrBuilder MIB(&MI);
 485         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg).addImm(Mask));
 486       } else {
 487         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 488         MI.getOperand(i+1).ChangeToImmediate(Mask);
 489       }
 490       Offset = (Offset - Mask * Scale);
 491       MachineBasicBlock::iterator NII = next(II);
 492       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 493                                 *this, dl);
 494     } else {
 495       // Translate r0 = add sp, -imm to
 496       // r0 = -imm (this is then translated into a series of instructons)
 497       // r0 = add r0, sp
 498       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 499       MI.setDesc(TII.get(ARM::tADDhirr));
 500       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 501       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 502     }
 503     return;
 504   } else {
 505     unsigned ImmIdx = 0;
 506     int InstrOffs = 0;
 507     unsigned NumBits = 0;
 508     unsigned Scale = 1;
 509     switch (AddrMode) {
 510     case ARMII::AddrModeT1_s: {
 511       ImmIdx = i+1;
 512       InstrOffs = MI.getOperand(ImmIdx).getImm();
 513       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 514       Scale = 4;
 515       break;
 516     }
 517     default:
 518       llvm_unreachable("Unsupported addressing mode!");
 519       break;
 520     }
 521
 522     Offset += InstrOffs * Scale;
 523     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 524
 525     // Common case: small offset, fits into instruction.
 526     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 527     int ImmedOffset = Offset / Scale;
 528     unsigned Mask = (1 << NumBits) - 1;
 529     if ((unsigned)Offset <= Mask * Scale) {
 530       // Replace the FrameIndex with sp
 531       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 532       ImmOp.ChangeToImmediate(ImmedOffset);
 533       return;
 534     }
 535
 536     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 537     if (AddrMode == ARMII::AddrModeT1_s) {
 538       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 539       // a different base register.
 540       NumBits = 5;
 541       Mask = (1 << NumBits) - 1;
 542     }
 543     // If this is a thumb spill / restore, we will be using a constpool load to
 544     // materialize the offset.
 545     if (AddrMode == ARMII::AddrModeT1_s && isThumSpillRestore)
 546       ImmOp.ChangeToImmediate(0);
 547     else {
 548       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 549       ImmedOffset = ImmedOffset & Mask;
 550       ImmOp.ChangeToImmediate(ImmedOffset);
 551       Offset &= ~(Mask*Scale);
 552     }
 553   }
 554
 555   // If we get here, the immediate doesn't fit into the instruction.  We folded
 556   // as much as possible above, handle the rest, providing a register that is
 557   // SP+LargeImm.
 558   assert(Offset && "This code isn't needed if offset already handled!");
 559
 560   // Remove predicate first.
 561   int PIdx = MI.findFirstPredOperandIdx();
 562   if (PIdx != -1)
 563     removeOperands(MI, PIdx);
 564
 565   if (Desc.mayLoad()) {
 566     // Use the destination register to materialize sp + offset.
 567     unsigned TmpReg = MI.getOperand(0).getReg();
 568     bool UseRR = false;
 569     if (Opcode == ARM::tRestore) {
 570       if (FrameReg == ARM::SP)
 571         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 572                                  Offset, false, TII, *this, dl);
 573       else {
 574         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 575         UseRR = true;
 576       }
 577     } else {
 578       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 579                                 *this, dl);
 580     }
 581
 582     MI.setDesc(TII.get(ARM::tLDR));
 583     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 584     if (UseRR)
 585       // Use [reg, reg] addrmode.
 586       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 587     else  // tLDR has an extra register operand.
 588       MI.addOperand(MachineOperand::CreateReg(0, false));
 589   } else if (Desc.mayStore()) {
 590     // FIXME! This is horrific!!! We need register scavenging.
 591     // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 592     // also a ABI register so it's possible that is is the register that is
 593     // being storing here. If that's the case, we do the following:
 594     // r12 = r2
 595     // Use r2 to materialize sp + offset
 596     // str r3, r2
 597     // r2 = r12
 598     unsigned ValReg = MI.getOperand(0).getReg();
 599     unsigned TmpReg = ARM::R3;
 600     bool UseRR = false;
 601     if (ValReg == ARM::R3) {
 602       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 603         .addReg(ARM::R2, RegState::Kill);
 604       TmpReg = ARM::R2;
 605     }
 606     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 607       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 608         .addReg(ARM::R3, RegState::Kill);
 609     if (Opcode == ARM::tSpill) {
 610       if (FrameReg == ARM::SP)
 611         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 612                                  Offset, false, TII, *this, dl);
 613       else {
 614         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 615         UseRR = true;
 616       }
 617     } else
 618       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 619                                 *this, dl);
 620     MI.setDesc(TII.get(ARM::tSTR));
 621     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 622     if (UseRR)  // Use [reg, reg] addrmode.
 623       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 624     else // tSTR has an extra register operand.
 625       MI.addOperand(MachineOperand::CreateReg(0, false));
 626
 627     MachineBasicBlock::iterator NII = next(II);
 628     if (ValReg == ARM::R3)
 629       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R2)
 630         .addReg(ARM::R12, RegState::Kill);
 631     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 632       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 633         .addReg(ARM::R12, RegState::Kill);
 634   } else
 635     assert(false && "Unexpected opcode!");
 636
 637   // Add predicate back if it's needed.
 638   if (MI.getDesc().isPredicable()) {
 639     MachineInstrBuilder MIB(&MI);
 640     AddDefaultPred(MIB);
 641   }
 642 }
 643
 644 void Thumb1RegisterInfo::emitPrologue(MachineFunction &MF) const {
 645   MachineBasicBlock &MBB = MF.front();
 646   MachineBasicBlock::iterator MBBI = MBB.begin();
 647   MachineFrameInfo  *MFI = MF.getFrameInfo();
 648   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 649   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 650   unsigned NumBytes = MFI->getStackSize();
 651   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 652   DebugLoc dl = (MBBI != MBB.end() ?
 653                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
 654
 655   // Check if R3 is live in. It might have to be used as a scratch register.
 656   for (MachineRegisterInfo::livein_iterator I =MF.getRegInfo().livein_begin(),
 657          E = MF.getRegInfo().livein_end(); I != E; ++I) {
 658     if (I->first == ARM::R3) {
 659       AFI->setR3IsLiveIn(true);
 660       break;
 661     }
 662   }
 663
 664   // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
 665   NumBytes = (NumBytes + 3) & ~3;
 666   MFI->setStackSize(NumBytes);
 667
 668   // Determine the sizes of each callee-save spill areas and record which frame
 669   // belongs to which callee-save spill areas.
 670   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 671   int FramePtrSpillFI = 0;
 672
 673   if (VARegSaveSize)
 674     emitSPUpdate(MBB, MBBI, TII, dl, *this, -VARegSaveSize);
 675
 676   if (!AFI->hasStackFrame()) {
 677     if (NumBytes != 0)
 678       emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 679     return;
 680   }
 681
 682   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 683     unsigned Reg = CSI[i].getReg();
 684     int FI = CSI[i].getFrameIdx();
 685     switch (Reg) {
 686     case ARM::R4:
 687     case ARM::R5:
 688     case ARM::R6:
 689     case ARM::R7:
 690     case ARM::LR:
 691       if (Reg == FramePtr)
 692         FramePtrSpillFI = FI;
 693       AFI->addGPRCalleeSavedArea1Frame(FI);
 694       GPRCS1Size += 4;
 695       break;
 696     case ARM::R8:
 697     case ARM::R9:
 698     case ARM::R10:
 699     case ARM::R11:
 700       if (Reg == FramePtr)
 701         FramePtrSpillFI = FI;
 702       if (STI.isTargetDarwin()) {
 703         AFI->addGPRCalleeSavedArea2Frame(FI);
 704         GPRCS2Size += 4;
 705       } else {
 706         AFI->addGPRCalleeSavedArea1Frame(FI);
 707         GPRCS1Size += 4;
 708       }
 709       break;
 710     default:
 711       AFI->addDPRCalleeSavedAreaFrame(FI);
 712       DPRCSSize += 8;
 713     }
 714   }
 715
 716   if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH) {
 717     ++MBBI;
 718     if (MBBI != MBB.end())
 719       dl = MBBI->getDebugLoc();
 720   }
 721
 722   // Darwin ABI requires FP to point to the stack slot that contains the
 723   // previous FP.
 724   if (STI.isTargetDarwin() || hasFP(MF)) {
 725     MachineInstrBuilder MIB =
 726       BuildMI(MBB, MBBI, dl, TII.get(ARM::tADDrSPi), FramePtr)
 727       .addFrameIndex(FramePtrSpillFI).addImm(0);
 728   }
 729
 730   // Determine starting offsets of spill areas.
 731   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 732   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 733   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 734   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
 735   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 736   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 737   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 738
 739   NumBytes = DPRCSOffset;
 740   if (NumBytes) {
 741     // Insert it after all the callee-save spills.
 742     emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 743   }
 744
 745   if (STI.isTargetELF() && hasFP(MF)) {
 746     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
 747                              AFI->getFramePtrSpillOffset());
 748   }
 749
 750   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 751   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 752   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 753 }
 754
 755 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
 756   for (unsigned i = 0; CSRegs[i]; ++i)
 757     if (Reg == CSRegs[i])
 758       return true;
 759   return false;
 760 }
 761
 762 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
 763   return (MI->getOpcode() == ARM::tRestore &&
 764           MI->getOperand(1).isFI() &&
 765           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
 766 }
 767
 768 void Thumb1RegisterInfo::emitEpilogue(MachineFunction &MF,
 769                                       MachineBasicBlock &MBB) const {
 770   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 771   assert((MBBI->getOpcode() == ARM::tBX_RET ||
 772           MBBI->getOpcode() == ARM::tPOP_RET) &&
 773          "Can only insert epilog into returning blocks");
 774   DebugLoc dl = MBBI->getDebugLoc();
 775   MachineFrameInfo *MFI = MF.getFrameInfo();
 776   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 777   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 778   int NumBytes = (int)MFI->getStackSize();
 779
 780   if (!AFI->hasStackFrame()) {
 781     if (NumBytes != 0)
 782       emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 783   } else {
 784     // Unwind MBBI to point to first LDR / FLDD.
 785     const unsigned *CSRegs = getCalleeSavedRegs();
 786     if (MBBI != MBB.begin()) {
 787       do
 788         --MBBI;
 789       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
 790       if (!isCSRestore(MBBI, CSRegs))
 791         ++MBBI;
 792     }
 793
 794     // Move SP to start of FP callee save spill area.
 795     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
 796                  AFI->getGPRCalleeSavedArea2Size() +
 797                  AFI->getDPRCalleeSavedAreaSize());
 798
 799     if (hasFP(MF)) {
 800       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 801       // Reset SP based on frame pointer only if the stack frame extends beyond
 802       // frame pointer stack slot or target is ELF and the function has FP.
 803       if (NumBytes)
 804         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes,
 805                                   TII, *this, dl);
 806       else
 807         BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::SP)
 808           .addReg(FramePtr);
 809     } else {
 810       if (MBBI->getOpcode() == ARM::tBX_RET &&
 811           &MBB.front() != MBBI &&
 812           prior(MBBI)->getOpcode() == ARM::tPOP) {
 813         MachineBasicBlock::iterator PMBBI = prior(MBBI);
 814         emitSPUpdate(MBB, PMBBI, TII, dl, *this, NumBytes);
 815       } else
 816         emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 817     }
 818   }
 819
 820   if (VARegSaveSize) {
 821     // Epilogue for vararg functions: pop LR to R3 and branch off it.
 822     // FIXME: Verify this is still ok when R3 is no longer being reserved.
 823     BuildMI(MBB, MBBI, dl, TII.get(ARM::tPOP)).addReg(ARM::R3);
 824
 825     emitSPUpdate(MBB, MBBI, TII, dl, *this, VARegSaveSize);
 826
 827     BuildMI(MBB, MBBI, dl, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
 828     MBB.erase(MBBI);
 829   }
 830 }