lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===- Thumb1RegisterInfo.cpp - Thumb-1 Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMSubtarget.h"
  19 #include "Thumb1InstrInfo.h"
  20 #include "Thumb1RegisterInfo.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Target/TargetFrameInfo.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/ADT/BitVector.h"
  34 #include "llvm/ADT/SmallVector.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 using namespace llvm;
  39
  40 static cl::opt<bool>
  41 ThumbRegScavenging("enable-thumb-reg-scavenging",
  42                    cl::Hidden,
  43                    cl::desc("Enable register scavenging on Thumb"));
  44
  45 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMBaseInstrInfo &tii,
  46                                        const ARMSubtarget &sti)
  47   : ARMBaseRegisterInfo(tii, sti) {
  48 }
  49
  50 /// emitLoadConstPool - Emits a load from constpool to materialize the
  51 /// specified immediate.
  52 void Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  53                                            MachineBasicBlock::iterator &MBBI,
  54                                            DebugLoc dl,
  55                                            unsigned DestReg, unsigned SubIdx,
  56                                            int Val,
  57                                            ARMCC::CondCodes Pred,
  58                                            unsigned PredReg) const {
  59   MachineFunction &MF = *MBB.getParent();
  60   MachineConstantPool *ConstantPool = MF.getConstantPool();
  61   Constant *C =
  62              MF.getFunction()->getContext()->getConstantInt(Type::Int32Ty, Val);
  63   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  64
  65   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRcp))
  66           .addReg(DestReg, getDefRegState(true), SubIdx)
  67           .addConstantPoolIndex(Idx).addImm(Pred).addReg(PredReg);
  68 }
  69
  70 const TargetRegisterClass*
  71 Thumb1RegisterInfo::getPhysicalRegisterRegClass(unsigned Reg, MVT VT) const {
  72   if (isARMLowRegister(Reg))
  73     return ARM::tGPRRegisterClass;
  74   switch (Reg) {
  75    default:
  76     break;
  77    case ARM::R8:  case ARM::R9:  case ARM::R10:  case ARM::R11:
  78    case ARM::R12: case ARM::SP:  case ARM::LR:   case ARM::PC:
  79     return ARM::GPRRegisterClass;
  80   }
  81
  82   return TargetRegisterInfo::getPhysicalRegisterRegClass(Reg, VT);
  83 }
  84
  85 bool
  86 Thumb1RegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
  87   return ThumbRegScavenging;
  88 }
  89
  90 bool Thumb1RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
  91   const MachineFrameInfo *FFI = MF.getFrameInfo();
  92   unsigned CFSize = FFI->getMaxCallFrameSize();
  93   // It's not always a good idea to include the call frame as part of the
  94   // stack frame. ARM (especially Thumb) has small immediate offset to
  95   // address the stack frame. So a large call frame can cause poor codegen
  96   // and may even makes it impossible to scavenge a register.
  97   if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
  98     return false;
  99
 100   return !MF.getFrameInfo()->hasVarSizedObjects();
 101 }
 102
 103
 104 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 105 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 106 /// in a register using mov / mvn sequences or load the immediate from a
 107 /// constpool entry.
 108 static
 109 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 110                               MachineBasicBlock::iterator &MBBI,
 111                               unsigned DestReg, unsigned BaseReg,
 112                               int NumBytes, bool CanChangeCC,
 113                               const TargetInstrInfo &TII,
 114                               const Thumb1RegisterInfo& MRI,
 115                               DebugLoc dl) {
 116     bool isHigh = !isARMLowRegister(DestReg) ||
 117                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
 118     bool isSub = false;
 119     // Subtract doesn't have high register version. Load the negative value
 120     // if either base or dest register is a high register. Also, if do not
 121     // issue sub as part of the sequence if condition register is to be
 122     // preserved.
 123     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 124       isSub = true;
 125       NumBytes = -NumBytes;
 126     }
 127     unsigned LdReg = DestReg;
 128     if (DestReg == ARM::SP) {
 129       assert(BaseReg == ARM::SP && "Unexpected!");
 130       LdReg = ARM::R3;
 131       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 132         .addReg(ARM::R3, RegState::Kill);
 133     }
 134
 135     if (NumBytes <= 255 && NumBytes >= 0)
 136       AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 137         .addImm(NumBytes);
 138     else if (NumBytes < 0 && NumBytes >= -255) {
 139       AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 140         .addImm(NumBytes);
 141       AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tRSB), LdReg))
 142         .addReg(LdReg, RegState::Kill);
 143     } else
 144       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, 0, NumBytes);
 145
 146     // Emit add / sub.
 147     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 148     MachineInstrBuilder MIB =
 149       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 150     if (Opc != ARM::tADDhirr)
 151       MIB = AddDefaultCC(MIB);
 152     if (DestReg == ARM::SP || isSub)
 153       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 154     else
 155       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 156     AddDefaultPred(MIB);
 157
 158     if (DestReg == ARM::SP)
 159       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 160         .addReg(ARM::R12, RegState::Kill);
 161 }
 162
 163 /// calcNumMI - Returns the number of instructions required to materialize
 164 /// the specific add / sub r, c instruction.
 165 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 166                           unsigned NumBits, unsigned Scale) {
 167   unsigned NumMIs = 0;
 168   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 169
 170   if (Opc == ARM::tADDrSPi) {
 171     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 172     Bytes -= ThisVal;
 173     NumMIs++;
 174     NumBits = 8;
 175     Scale = 1;  // Followed by a number of tADDi8.
 176     Chunk = ((1 << NumBits) - 1) * Scale;
 177   }
 178
 179   NumMIs += Bytes / Chunk;
 180   if ((Bytes % Chunk) != 0)
 181     NumMIs++;
 182   if (ExtraOpc)
 183     NumMIs++;
 184   return NumMIs;
 185 }
 186
 187 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 188 /// a destreg = basereg + immediate in Thumb code.
 189 static
 190 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 191                                MachineBasicBlock::iterator &MBBI,
 192                                unsigned DestReg, unsigned BaseReg,
 193                                int NumBytes, const TargetInstrInfo &TII,
 194                                const Thumb1RegisterInfo& MRI,
 195                                DebugLoc dl) {
 196   bool isSub = NumBytes < 0;
 197   unsigned Bytes = (unsigned)NumBytes;
 198   if (isSub) Bytes = -NumBytes;
 199   bool isMul4 = (Bytes & 3) == 0;
 200   bool isTwoAddr = false;
 201   bool DstNotEqBase = false;
 202   unsigned NumBits = 1;
 203   unsigned Scale = 1;
 204   int Opc = 0;
 205   int ExtraOpc = 0;
 206   bool NeedCC = false;
 207   bool NeedPred = false;
 208
 209   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 210     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 211     NumBits = 7;
 212     Scale = 4;
 213     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 214     isTwoAddr = true;
 215   } else if (!isSub && BaseReg == ARM::SP) {
 216     // r1 = add sp, 403
 217     // =>
 218     // r1 = add sp, 100 * 4
 219     // r1 = add r1, 3
 220     if (!isMul4) {
 221       Bytes &= ~3;
 222       ExtraOpc = ARM::tADDi3;
 223     }
 224     NumBits = 8;
 225     Scale = 4;
 226     Opc = ARM::tADDrSPi;
 227   } else {
 228     // sp = sub sp, c
 229     // r1 = sub sp, c
 230     // r8 = sub sp, c
 231     if (DestReg != BaseReg)
 232       DstNotEqBase = true;
 233     NumBits = 8;
 234     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 235     NeedPred = NeedCC = true;
 236     isTwoAddr = true;
 237   }
 238
 239   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 240   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 241   if (NumMIs > Threshold) {
 242     // This will expand into too many instructions. Load the immediate from a
 243     // constpool entry.
 244     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 245                              MRI, dl);
 246     return;
 247   }
 248
 249   if (DstNotEqBase) {
 250     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 251       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 252       unsigned Chunk = (1 << 3) - 1;
 253       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 254       Bytes -= ThisVal;
 255       const TargetInstrDesc &TID = TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3);
 256       const MachineInstrBuilder MIB =
 257         AddDefaultCC(BuildMI(MBB, MBBI, dl, TID, DestReg));
 258       AddDefaultPred(MIB.addReg(BaseReg, RegState::Kill).addImm(ThisVal));
 259     } else {
 260       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 261         .addReg(BaseReg, RegState::Kill);
 262     }
 263     BaseReg = DestReg;
 264   }
 265
 266   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 267   while (Bytes) {
 268     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 269     Bytes -= ThisVal;
 270     ThisVal /= Scale;
 271     // Build the new tADD / tSUB.
 272     if (isTwoAddr) {
 273       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 274       if (NeedCC)
 275         MIB = AddDefaultCC(MIB);
 276       MIB .addReg(DestReg).addImm(ThisVal);
 277       if (NeedPred)
 278         MIB = AddDefaultPred(MIB);
 279     }
 280     else {
 281       bool isKill = BaseReg != ARM::SP;
 282       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 283       if (NeedCC)
 284         MIB = AddDefaultCC(MIB);
 285       MIB.addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 286       if (NeedPred)
 287         MIB = AddDefaultPred(MIB);
 288       BaseReg = DestReg;
 289
 290       if (Opc == ARM::tADDrSPi) {
 291         // r4 = add sp, imm
 292         // r4 = add r4, imm
 293         // ...
 294         NumBits = 8;
 295         Scale = 1;
 296         Chunk = ((1 << NumBits) - 1) * Scale;
 297         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 298         NeedPred = NeedCC = isTwoAddr = true;
 299       }
 300     }
 301   }
 302
 303   if (ExtraOpc) {
 304     const TargetInstrDesc &TID = TII.get(ExtraOpc);
 305     AddDefaultPred(AddDefaultCC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 306                    .addReg(DestReg, RegState::Kill)
 307                    .addImm(((unsigned)NumBytes) & 3));
 308   }
 309 }
 310
 311 static void emitSPUpdate(MachineBasicBlock &MBB,
 312                          MachineBasicBlock::iterator &MBBI,
 313                          const TargetInstrInfo &TII, DebugLoc dl,
 314                          const Thumb1RegisterInfo &MRI,
 315                          int NumBytes) {
 316   emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 317                             MRI, dl);
 318 }
 319
 320 void Thumb1RegisterInfo::
 321 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 322                               MachineBasicBlock::iterator I) const {
 323   if (!hasReservedCallFrame(MF)) {
 324     // If we have alloca, convert as follows:
 325     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 326     // ADJCALLSTACKUP   -> add, sp, sp, amount
 327     MachineInstr *Old = I;
 328     DebugLoc dl = Old->getDebugLoc();
 329     unsigned Amount = Old->getOperand(0).getImm();
 330     if (Amount != 0) {
 331       // We need to keep the stack aligned properly.  To do this, we round the
 332       // amount of space needed for the outgoing arguments up to the next
 333       // alignment boundary.
 334       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 335       Amount = (Amount+Align-1)/Align*Align;
 336
 337       // Replace the pseudo instruction with a new instruction...
 338       unsigned Opc = Old->getOpcode();
 339       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 340         emitSPUpdate(MBB, I, TII, dl, *this, -Amount);
 341       } else {
 342         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 343         emitSPUpdate(MBB, I, TII, dl, *this, Amount);
 344       }
 345     }
 346   }
 347   MBB.erase(I);
 348 }
 349
 350 /// emitThumbConstant - Emit a series of instructions to materialize a
 351 /// constant.
 352 static void emitThumbConstant(MachineBasicBlock &MBB,
 353                               MachineBasicBlock::iterator &MBBI,
 354                               unsigned DestReg, int Imm,
 355                               const TargetInstrInfo &TII,
 356                               const Thumb1RegisterInfo& MRI,
 357                               DebugLoc dl) {
 358   bool isSub = Imm < 0;
 359   if (isSub) Imm = -Imm;
 360
 361   int Chunk = (1 << 8) - 1;
 362   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 363   Imm -= ThisVal;
 364   AddDefaultPred(AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8),
 365                                       DestReg))
 366                  .addImm(ThisVal));
 367   if (Imm > 0)
 368     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 369   if (isSub) {
 370     const TargetInstrDesc &TID = TII.get(ARM::tRSB);
 371     AddDefaultPred(AddDefaultCC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 372                    .addReg(DestReg, RegState::Kill));
 373   }
 374 }
 375
 376 static void removeOperands(MachineInstr &MI, unsigned i) {
 377   unsigned Op = i;
 378   for (unsigned e = MI.getNumOperands(); i != e; ++i)
 379     MI.RemoveOperand(Op);
 380 }
 381
 382 void Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 383                                              int SPAdj, RegScavenger *RS) const{
 384   unsigned i = 0;
 385   MachineInstr &MI = *II;
 386   MachineBasicBlock &MBB = *MI.getParent();
 387   MachineFunction &MF = *MBB.getParent();
 388   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 389   DebugLoc dl = MI.getDebugLoc();
 390
 391   while (!MI.getOperand(i).isFI()) {
 392     ++i;
 393     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 394   }
 395
 396   unsigned FrameReg = ARM::SP;
 397   int FrameIndex = MI.getOperand(i).getIndex();
 398   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 399                MF.getFrameInfo()->getStackSize() + SPAdj;
 400
 401   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 402     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 403   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 404     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 405   else if (hasFP(MF)) {
 406     assert(SPAdj == 0 && "Unexpected");
 407     // There is alloca()'s in this function, must reference off the frame
 408     // pointer instead.
 409     FrameReg = getFrameRegister(MF);
 410     Offset -= AFI->getFramePtrSpillOffset();
 411   }
 412
 413   unsigned Opcode = MI.getOpcode();
 414   const TargetInstrDesc &Desc = MI.getDesc();
 415   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 416
 417   if (Opcode == ARM::tADDrSPi) {
 418     Offset += MI.getOperand(i+1).getImm();
 419
 420     // Can't use tADDrSPi if it's based off the frame pointer.
 421     unsigned NumBits = 0;
 422     unsigned Scale = 1;
 423     if (FrameReg != ARM::SP) {
 424       Opcode = ARM::tADDi3;
 425       MI.setDesc(TII.get(Opcode));
 426       NumBits = 3;
 427     } else {
 428       NumBits = 8;
 429       Scale = 4;
 430       assert((Offset & 3) == 0 &&
 431              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 432     }
 433
 434     if (Offset == 0) {
 435       // Turn it into a move.
 436       MI.setDesc(TII.get(ARM::tMOVhir2lor));
 437       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 438       MI.RemoveOperand(i+1);
 439       return;
 440     }
 441
 442     // Common case: small offset, fits into instruction.
 443     unsigned Mask = (1 << NumBits) - 1;
 444     if (((Offset / Scale) & ~Mask) == 0) {
 445       // Replace the FrameIndex with sp / fp
 446       if (Opcode == ARM::tADDi3) {
 447         removeOperands(MI, i);
 448         MachineInstrBuilder MIB(&MI);
 449         AddDefaultPred(AddDefaultCC(MIB).addReg(FrameReg).addImm(Offset/Scale));
 450       } else {
 451         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 452         MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 453       }
 454       return;
 455     }
 456
 457     unsigned DestReg = MI.getOperand(0).getReg();
 458     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 459     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 460     // MI would expand into a large number of instructions. Don't try to
 461     // simplify the immediate.
 462     if (NumMIs > 2) {
 463       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 464                                 *this, dl);
 465       MBB.erase(II);
 466       return;
 467     }
 468
 469     if (Offset > 0) {
 470       // Translate r0 = add sp, imm to
 471       // r0 = add sp, 255*4
 472       // r0 = add r0, (imm - 255*4)
 473       if (Opcode == ARM::tADDi3) {
 474         removeOperands(MI, i);
 475         MachineInstrBuilder MIB(&MI);
 476         AddDefaultPred(AddDefaultCC(MIB).addReg(FrameReg).addImm(Mask));
 477       } else {
 478         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 479         MI.getOperand(i+1).ChangeToImmediate(Mask);
 480       }
 481       Offset = (Offset - Mask * Scale);
 482       MachineBasicBlock::iterator NII = next(II);
 483       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 484                                 *this, dl);
 485     } else {
 486       // Translate r0 = add sp, -imm to
 487       // r0 = -imm (this is then translated into a series of instructons)
 488       // r0 = add r0, sp
 489       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 490       MI.setDesc(TII.get(ARM::tADDhirr));
 491       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 492       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 493     }
 494     return;
 495   } else {
 496     unsigned ImmIdx = 0;
 497     int InstrOffs = 0;
 498     unsigned NumBits = 0;
 499     unsigned Scale = 1;
 500     switch (AddrMode) {
 501     case ARMII::AddrModeT1_s: {
 502       ImmIdx = i+1;
 503       InstrOffs = MI.getOperand(ImmIdx).getImm();
 504       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 505       Scale = 4;
 506       break;
 507     }
 508     default:
 509       llvm_unreachable("Unsupported addressing mode!");
 510       break;
 511     }
 512
 513     Offset += InstrOffs * Scale;
 514     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 515
 516     // Common case: small offset, fits into instruction.
 517     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 518     int ImmedOffset = Offset / Scale;
 519     unsigned Mask = (1 << NumBits) - 1;
 520     if ((unsigned)Offset <= Mask * Scale) {
 521       // Replace the FrameIndex with sp
 522       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 523       ImmOp.ChangeToImmediate(ImmedOffset);
 524       return;
 525     }
 526
 527     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 528     if (AddrMode == ARMII::AddrModeT1_s) {
 529       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 530       // a different base register.
 531       NumBits = 5;
 532       Mask = (1 << NumBits) - 1;
 533     }
 534     // If this is a thumb spill / restore, we will be using a constpool load to
 535     // materialize the offset.
 536     if (AddrMode == ARMII::AddrModeT1_s && isThumSpillRestore)
 537       ImmOp.ChangeToImmediate(0);
 538     else {
 539       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 540       ImmedOffset = ImmedOffset & Mask;
 541       ImmOp.ChangeToImmediate(ImmedOffset);
 542       Offset &= ~(Mask*Scale);
 543     }
 544   }
 545
 546   // If we get here, the immediate doesn't fit into the instruction.  We folded
 547   // as much as possible above, handle the rest, providing a register that is
 548   // SP+LargeImm.
 549   assert(Offset && "This code isn't needed if offset already handled!");
 550
 551   // Remove predicate first.
 552   int PIdx = MI.findFirstPredOperandIdx();
 553   if (PIdx != -1)
 554     removeOperands(MI, PIdx);
 555
 556   if (Desc.mayLoad()) {
 557     // Use the destination register to materialize sp + offset.
 558     unsigned TmpReg = MI.getOperand(0).getReg();
 559     bool UseRR = false;
 560     if (Opcode == ARM::tRestore) {
 561       if (FrameReg == ARM::SP)
 562         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 563                                  Offset, false, TII, *this, dl);
 564       else {
 565         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 566         UseRR = true;
 567       }
 568     } else {
 569       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 570                                 *this, dl);
 571     }
 572
 573     MI.setDesc(TII.get(ARM::tLDR));
 574     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 575     if (UseRR)
 576       // Use [reg, reg] addrmode.
 577       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 578     else  // tLDR has an extra register operand.
 579       MI.addOperand(MachineOperand::CreateReg(0, false));
 580   } else if (Desc.mayStore()) {
 581     // FIXME! This is horrific!!! We need register scavenging.
 582     // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 583     // also a ABI register so it's possible that is is the register that is
 584     // being storing here. If that's the case, we do the following:
 585     // r12 = r2
 586     // Use r2 to materialize sp + offset
 587     // str r3, r2
 588     // r2 = r12
 589     unsigned ValReg = MI.getOperand(0).getReg();
 590     unsigned TmpReg = ARM::R3;
 591     bool UseRR = false;
 592     if (ValReg == ARM::R3) {
 593       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 594         .addReg(ARM::R2, RegState::Kill);
 595       TmpReg = ARM::R2;
 596     }
 597     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 598       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 599         .addReg(ARM::R3, RegState::Kill);
 600     if (Opcode == ARM::tSpill) {
 601       if (FrameReg == ARM::SP)
 602         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 603                                  Offset, false, TII, *this, dl);
 604       else {
 605         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 606         UseRR = true;
 607       }
 608     } else
 609       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 610                                 *this, dl);
 611     MI.setDesc(TII.get(ARM::tSTR));
 612     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 613     if (UseRR)  // Use [reg, reg] addrmode.
 614       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 615     else // tSTR has an extra register operand.
 616       MI.addOperand(MachineOperand::CreateReg(0, false));
 617
 618     MachineBasicBlock::iterator NII = next(II);
 619     if (ValReg == ARM::R3)
 620       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R2)
 621         .addReg(ARM::R12, RegState::Kill);
 622     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 623       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 624         .addReg(ARM::R12, RegState::Kill);
 625   } else
 626     assert(false && "Unexpected opcode!");
 627
 628   // Add predicate back if it's needed.
 629   if (MI.getDesc().isPredicable()) {
 630     MachineInstrBuilder MIB(&MI);
 631     AddDefaultPred(MIB);
 632   }
 633 }
 634
 635 void Thumb1RegisterInfo::emitPrologue(MachineFunction &MF) const {
 636   MachineBasicBlock &MBB = MF.front();
 637   MachineBasicBlock::iterator MBBI = MBB.begin();
 638   MachineFrameInfo  *MFI = MF.getFrameInfo();
 639   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 640   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 641   unsigned NumBytes = MFI->getStackSize();
 642   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 643   DebugLoc dl = (MBBI != MBB.end() ?
 644                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
 645
 646   // Check if R3 is live in. It might have to be used as a scratch register.
 647   for (MachineRegisterInfo::livein_iterator I =MF.getRegInfo().livein_begin(),
 648          E = MF.getRegInfo().livein_end(); I != E; ++I) {
 649     if (I->first == ARM::R3) {
 650       AFI->setR3IsLiveIn(true);
 651       break;
 652     }
 653   }
 654
 655   // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
 656   NumBytes = (NumBytes + 3) & ~3;
 657   MFI->setStackSize(NumBytes);
 658
 659   // Determine the sizes of each callee-save spill areas and record which frame
 660   // belongs to which callee-save spill areas.
 661   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 662   int FramePtrSpillFI = 0;
 663
 664   if (VARegSaveSize)
 665     emitSPUpdate(MBB, MBBI, TII, dl, *this, -VARegSaveSize);
 666
 667   if (!AFI->hasStackFrame()) {
 668     if (NumBytes != 0)
 669       emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 670     return;
 671   }
 672
 673   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 674     unsigned Reg = CSI[i].getReg();
 675     int FI = CSI[i].getFrameIdx();
 676     switch (Reg) {
 677     case ARM::R4:
 678     case ARM::R5:
 679     case ARM::R6:
 680     case ARM::R7:
 681     case ARM::LR:
 682       if (Reg == FramePtr)
 683         FramePtrSpillFI = FI;
 684       AFI->addGPRCalleeSavedArea1Frame(FI);
 685       GPRCS1Size += 4;
 686       break;
 687     case ARM::R8:
 688     case ARM::R9:
 689     case ARM::R10:
 690     case ARM::R11:
 691       if (Reg == FramePtr)
 692         FramePtrSpillFI = FI;
 693       if (STI.isTargetDarwin()) {
 694         AFI->addGPRCalleeSavedArea2Frame(FI);
 695         GPRCS2Size += 4;
 696       } else {
 697         AFI->addGPRCalleeSavedArea1Frame(FI);
 698         GPRCS1Size += 4;
 699       }
 700       break;
 701     default:
 702       AFI->addDPRCalleeSavedAreaFrame(FI);
 703       DPRCSSize += 8;
 704     }
 705   }
 706
 707   if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH) {
 708     ++MBBI;
 709     if (MBBI != MBB.end())
 710       dl = MBBI->getDebugLoc();
 711   }
 712
 713   // Darwin ABI requires FP to point to the stack slot that contains the
 714   // previous FP.
 715   if (STI.isTargetDarwin() || hasFP(MF)) {
 716     MachineInstrBuilder MIB =
 717       BuildMI(MBB, MBBI, dl, TII.get(ARM::tADDrSPi), FramePtr)
 718       .addFrameIndex(FramePtrSpillFI).addImm(0);
 719   }
 720
 721   // Determine starting offsets of spill areas.
 722   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 723   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 724   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 725   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
 726   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 727   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 728   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 729
 730   NumBytes = DPRCSOffset;
 731   if (NumBytes) {
 732     // Insert it after all the callee-save spills.
 733     emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 734   }
 735
 736   if (STI.isTargetELF() && hasFP(MF)) {
 737     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
 738                              AFI->getFramePtrSpillOffset());
 739   }
 740
 741   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 742   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 743   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 744 }
 745
 746 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
 747   for (unsigned i = 0; CSRegs[i]; ++i)
 748     if (Reg == CSRegs[i])
 749       return true;
 750   return false;
 751 }
 752
 753 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
 754   return (MI->getOpcode() == ARM::tRestore &&
 755           MI->getOperand(1).isFI() &&
 756           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
 757 }
 758
 759 void Thumb1RegisterInfo::emitEpilogue(MachineFunction &MF,
 760                                       MachineBasicBlock &MBB) const {
 761   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 762   assert((MBBI->getOpcode() == ARM::tBX_RET ||
 763           MBBI->getOpcode() == ARM::tPOP_RET) &&
 764          "Can only insert epilog into returning blocks");
 765   DebugLoc dl = MBBI->getDebugLoc();
 766   MachineFrameInfo *MFI = MF.getFrameInfo();
 767   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 768   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 769   int NumBytes = (int)MFI->getStackSize();
 770
 771   if (!AFI->hasStackFrame()) {
 772     if (NumBytes != 0)
 773       emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 774   } else {
 775     // Unwind MBBI to point to first LDR / FLDD.
 776     const unsigned *CSRegs = getCalleeSavedRegs();
 777     if (MBBI != MBB.begin()) {
 778       do
 779         --MBBI;
 780       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
 781       if (!isCSRestore(MBBI, CSRegs))
 782         ++MBBI;
 783     }
 784
 785     // Move SP to start of FP callee save spill area.
 786     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
 787                  AFI->getGPRCalleeSavedArea2Size() +
 788                  AFI->getDPRCalleeSavedAreaSize());
 789
 790     if (hasFP(MF)) {
 791       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 792       // Reset SP based on frame pointer only if the stack frame extends beyond
 793       // frame pointer stack slot or target is ELF and the function has FP.
 794       if (NumBytes)
 795         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes,
 796                                   TII, *this, dl);
 797       else
 798         BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::SP)
 799           .addReg(FramePtr);
 800     } else {
 801       if (MBBI->getOpcode() == ARM::tBX_RET &&
 802           &MBB.front() != MBBI &&
 803           prior(MBBI)->getOpcode() == ARM::tPOP) {
 804         MachineBasicBlock::iterator PMBBI = prior(MBBI);
 805         emitSPUpdate(MBB, PMBBI, TII, dl, *this, NumBytes);
 806       } else
 807         emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 808     }
 809   }
 810
 811   if (VARegSaveSize) {
 812     // Epilogue for vararg functions: pop LR to R3 and branch off it.
 813     // FIXME: Verify this is still ok when R3 is no longer being reserved.
 814     BuildMI(MBB, MBBI, dl, TII.get(ARM::tPOP)).addReg(ARM::R3);
 815
 816     emitSPUpdate(MBB, MBBI, TII, dl, *this, VARegSaveSize);
 817
 818     BuildMI(MBB, MBBI, dl, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
 819     MBB.erase(MBBI);
 820   }
 821 }