lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===- Thumb1RegisterInfo.cpp - Thumb-1 Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMSubtarget.h"
  19 #include "Thumb1InstrInfo.h"
  20 #include "Thumb1RegisterInfo.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/LLVMContext.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Target/TargetFrameInfo.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/ADT/BitVector.h"
  34 #include "llvm/ADT/SmallVector.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 using namespace llvm;
  39
  40 static cl::opt<bool>
  41 ThumbRegScavenging("enable-thumb-reg-scavenging",
  42                    cl::Hidden,
  43                    cl::desc("Enable register scavenging on Thumb"));
  44
  45 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMBaseInstrInfo &tii,
  46                                        const ARMSubtarget &sti)
  47   : ARMBaseRegisterInfo(tii, sti) {
  48 }
  49
  50 static inline
  51 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
  52   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
  53 }
  54
  55 static inline
  56 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
  57   return MIB.addReg(ARM::CPSR);
  58 }
  59
  60 /// emitLoadConstPool - Emits a load from constpool to materialize the
  61 /// specified immediate.
  62 void Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  63                                            MachineBasicBlock::iterator &MBBI,
  64                                            DebugLoc dl,
  65                                            unsigned DestReg, unsigned SubIdx,
  66                                            int Val,
  67                                            ARMCC::CondCodes Pred,
  68                                            unsigned PredReg) const {
  69   MachineFunction &MF = *MBB.getParent();
  70   MachineConstantPool *ConstantPool = MF.getConstantPool();
  71   Constant *C =
  72              MF.getFunction()->getContext()->getConstantInt(Type::Int32Ty, Val);
  73   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  74
  75   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRcp))
  76           .addReg(DestReg, getDefRegState(true), SubIdx)
  77           .addConstantPoolIndex(Idx).addImm(Pred).addReg(PredReg);
  78 }
  79
  80 const TargetRegisterClass*
  81 Thumb1RegisterInfo::getPhysicalRegisterRegClass(unsigned Reg, MVT VT) const {
  82   if (isARMLowRegister(Reg))
  83     return ARM::tGPRRegisterClass;
  84   switch (Reg) {
  85    default:
  86     break;
  87    case ARM::R8:  case ARM::R9:  case ARM::R10:  case ARM::R11:
  88    case ARM::R12: case ARM::SP:  case ARM::LR:   case ARM::PC:
  89     return ARM::GPRRegisterClass;
  90   }
  91
  92   return TargetRegisterInfo::getPhysicalRegisterRegClass(Reg, VT);
  93 }
  94
  95 bool
  96 Thumb1RegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
  97   return ThumbRegScavenging;
  98 }
  99
 100 bool Thumb1RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
 101   const MachineFrameInfo *FFI = MF.getFrameInfo();
 102   unsigned CFSize = FFI->getMaxCallFrameSize();
 103   // It's not always a good idea to include the call frame as part of the
 104   // stack frame. ARM (especially Thumb) has small immediate offset to
 105   // address the stack frame. So a large call frame can cause poor codegen
 106   // and may even makes it impossible to scavenge a register.
 107   if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
 108     return false;
 109
 110   return !MF.getFrameInfo()->hasVarSizedObjects();
 111 }
 112
 113
 114 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 115 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 116 /// in a register using mov / mvn sequences or load the immediate from a
 117 /// constpool entry.
 118 static
 119 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 120                               MachineBasicBlock::iterator &MBBI,
 121                               unsigned DestReg, unsigned BaseReg,
 122                               int NumBytes, bool CanChangeCC,
 123                               const TargetInstrInfo &TII,
 124                               const Thumb1RegisterInfo& MRI,
 125                               DebugLoc dl) {
 126     bool isHigh = !isARMLowRegister(DestReg) ||
 127                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
 128     bool isSub = false;
 129     // Subtract doesn't have high register version. Load the negative value
 130     // if either base or dest register is a high register. Also, if do not
 131     // issue sub as part of the sequence if condition register is to be
 132     // preserved.
 133     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 134       isSub = true;
 135       NumBytes = -NumBytes;
 136     }
 137     unsigned LdReg = DestReg;
 138     if (DestReg == ARM::SP) {
 139       assert(BaseReg == ARM::SP && "Unexpected!");
 140       LdReg = ARM::R3;
 141       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 142         .addReg(ARM::R3, RegState::Kill);
 143     }
 144
 145     if (NumBytes <= 255 && NumBytes >= 0)
 146       AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 147         .addImm(NumBytes);
 148     else if (NumBytes < 0 && NumBytes >= -255) {
 149       AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 150         .addImm(NumBytes);
 151       AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tRSB), LdReg))
 152         .addReg(LdReg, RegState::Kill);
 153     } else
 154       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, 0, NumBytes);
 155
 156     // Emit add / sub.
 157     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 158     MachineInstrBuilder MIB =
 159       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 160     if (Opc != ARM::tADDhirr)
 161       MIB = AddDefaultCC(MIB);
 162     if (DestReg == ARM::SP || isSub)
 163       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 164     else
 165       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 166     AddDefaultPred(MIB);
 167
 168     if (DestReg == ARM::SP)
 169       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 170         .addReg(ARM::R12, RegState::Kill);
 171 }
 172
 173 /// calcNumMI - Returns the number of instructions required to materialize
 174 /// the specific add / sub r, c instruction.
 175 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 176                           unsigned NumBits, unsigned Scale) {
 177   unsigned NumMIs = 0;
 178   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 179
 180   if (Opc == ARM::tADDrSPi) {
 181     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 182     Bytes -= ThisVal;
 183     NumMIs++;
 184     NumBits = 8;
 185     Scale = 1;  // Followed by a number of tADDi8.
 186     Chunk = ((1 << NumBits) - 1) * Scale;
 187   }
 188
 189   NumMIs += Bytes / Chunk;
 190   if ((Bytes % Chunk) != 0)
 191     NumMIs++;
 192   if (ExtraOpc)
 193     NumMIs++;
 194   return NumMIs;
 195 }
 196
 197 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 198 /// a destreg = basereg + immediate in Thumb code.
 199 static
 200 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 201                                MachineBasicBlock::iterator &MBBI,
 202                                unsigned DestReg, unsigned BaseReg,
 203                                int NumBytes, const TargetInstrInfo &TII,
 204                                const Thumb1RegisterInfo& MRI,
 205                                DebugLoc dl) {
 206   bool isSub = NumBytes < 0;
 207   unsigned Bytes = (unsigned)NumBytes;
 208   if (isSub) Bytes = -NumBytes;
 209   bool isMul4 = (Bytes & 3) == 0;
 210   bool isTwoAddr = false;
 211   bool DstNotEqBase = false;
 212   unsigned NumBits = 1;
 213   unsigned Scale = 1;
 214   int Opc = 0;
 215   int ExtraOpc = 0;
 216   bool NeedCC = false;
 217   bool NeedPred = false;
 218
 219   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 220     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 221     NumBits = 7;
 222     Scale = 4;
 223     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 224     isTwoAddr = true;
 225   } else if (!isSub && BaseReg == ARM::SP) {
 226     // r1 = add sp, 403
 227     // =>
 228     // r1 = add sp, 100 * 4
 229     // r1 = add r1, 3
 230     if (!isMul4) {
 231       Bytes &= ~3;
 232       ExtraOpc = ARM::tADDi3;
 233     }
 234     NumBits = 8;
 235     Scale = 4;
 236     Opc = ARM::tADDrSPi;
 237   } else {
 238     // sp = sub sp, c
 239     // r1 = sub sp, c
 240     // r8 = sub sp, c
 241     if (DestReg != BaseReg)
 242       DstNotEqBase = true;
 243     NumBits = 8;
 244     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 245     NeedPred = NeedCC = true;
 246     isTwoAddr = true;
 247   }
 248
 249   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 250   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 251   if (NumMIs > Threshold) {
 252     // This will expand into too many instructions. Load the immediate from a
 253     // constpool entry.
 254     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 255                              MRI, dl);
 256     return;
 257   }
 258
 259   if (DstNotEqBase) {
 260     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 261       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 262       unsigned Chunk = (1 << 3) - 1;
 263       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 264       Bytes -= ThisVal;
 265       const TargetInstrDesc &TID = TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3);
 266       const MachineInstrBuilder MIB =
 267         AddDefaultCC(BuildMI(MBB, MBBI, dl, TID, DestReg));
 268       AddDefaultPred(MIB.addReg(BaseReg, RegState::Kill).addImm(ThisVal));
 269     } else {
 270       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 271         .addReg(BaseReg, RegState::Kill);
 272     }
 273     BaseReg = DestReg;
 274   }
 275
 276   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 277   while (Bytes) {
 278     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 279     Bytes -= ThisVal;
 280     ThisVal /= Scale;
 281     // Build the new tADD / tSUB.
 282     if (isTwoAddr) {
 283       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 284       if (NeedCC)
 285         MIB = AddDefaultCC(MIB);
 286       MIB .addReg(DestReg).addImm(ThisVal);
 287       if (NeedPred)
 288         MIB = AddDefaultPred(MIB);
 289     }
 290     else {
 291       bool isKill = BaseReg != ARM::SP;
 292       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 293       if (NeedCC)
 294         MIB = AddDefaultCC(MIB);
 295       MIB.addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 296       if (NeedPred)
 297         MIB = AddDefaultPred(MIB);
 298       BaseReg = DestReg;
 299
 300       if (Opc == ARM::tADDrSPi) {
 301         // r4 = add sp, imm
 302         // r4 = add r4, imm
 303         // ...
 304         NumBits = 8;
 305         Scale = 1;
 306         Chunk = ((1 << NumBits) - 1) * Scale;
 307         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 308         NeedPred = NeedCC = isTwoAddr = true;
 309       }
 310     }
 311   }
 312
 313   if (ExtraOpc) {
 314     const TargetInstrDesc &TID = TII.get(ExtraOpc);
 315     AddDefaultPred(AddDefaultCC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 316                    .addReg(DestReg, RegState::Kill)
 317                    .addImm(((unsigned)NumBytes) & 3));
 318   }
 319 }
 320
 321 static void emitSPUpdate(MachineBasicBlock &MBB,
 322                          MachineBasicBlock::iterator &MBBI,
 323                          const TargetInstrInfo &TII, DebugLoc dl,
 324                          const Thumb1RegisterInfo &MRI,
 325                          int NumBytes) {
 326   emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 327                             MRI, dl);
 328 }
 329
 330 void Thumb1RegisterInfo::
 331 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 332                               MachineBasicBlock::iterator I) const {
 333   if (!hasReservedCallFrame(MF)) {
 334     // If we have alloca, convert as follows:
 335     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 336     // ADJCALLSTACKUP   -> add, sp, sp, amount
 337     MachineInstr *Old = I;
 338     DebugLoc dl = Old->getDebugLoc();
 339     unsigned Amount = Old->getOperand(0).getImm();
 340     if (Amount != 0) {
 341       // We need to keep the stack aligned properly.  To do this, we round the
 342       // amount of space needed for the outgoing arguments up to the next
 343       // alignment boundary.
 344       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 345       Amount = (Amount+Align-1)/Align*Align;
 346
 347       // Replace the pseudo instruction with a new instruction...
 348       unsigned Opc = Old->getOpcode();
 349       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 350         emitSPUpdate(MBB, I, TII, dl, *this, -Amount);
 351       } else {
 352         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 353         emitSPUpdate(MBB, I, TII, dl, *this, Amount);
 354       }
 355     }
 356   }
 357   MBB.erase(I);
 358 }
 359
 360 /// emitThumbConstant - Emit a series of instructions to materialize a
 361 /// constant.
 362 static void emitThumbConstant(MachineBasicBlock &MBB,
 363                               MachineBasicBlock::iterator &MBBI,
 364                               unsigned DestReg, int Imm,
 365                               const TargetInstrInfo &TII,
 366                               const Thumb1RegisterInfo& MRI,
 367                               DebugLoc dl) {
 368   bool isSub = Imm < 0;
 369   if (isSub) Imm = -Imm;
 370
 371   int Chunk = (1 << 8) - 1;
 372   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 373   Imm -= ThisVal;
 374   AddDefaultPred(AddDefaultCC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8),
 375                                       DestReg))
 376                  .addImm(ThisVal));
 377   if (Imm > 0)
 378     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 379   if (isSub) {
 380     const TargetInstrDesc &TID = TII.get(ARM::tRSB);
 381     AddDefaultPred(AddDefaultCC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 382                    .addReg(DestReg, RegState::Kill));
 383   }
 384 }
 385
 386 static void removeOperands(MachineInstr &MI, unsigned i) {
 387   unsigned Op = i;
 388   for (unsigned e = MI.getNumOperands(); i != e; ++i)
 389     MI.RemoveOperand(Op);
 390 }
 391
 392 void Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 393                                              int SPAdj, RegScavenger *RS) const{
 394   unsigned i = 0;
 395   MachineInstr &MI = *II;
 396   MachineBasicBlock &MBB = *MI.getParent();
 397   MachineFunction &MF = *MBB.getParent();
 398   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 399   DebugLoc dl = MI.getDebugLoc();
 400
 401   while (!MI.getOperand(i).isFI()) {
 402     ++i;
 403     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 404   }
 405
 406   unsigned FrameReg = ARM::SP;
 407   int FrameIndex = MI.getOperand(i).getIndex();
 408   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 409                MF.getFrameInfo()->getStackSize() + SPAdj;
 410
 411   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 412     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 413   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 414     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 415   else if (hasFP(MF)) {
 416     assert(SPAdj == 0 && "Unexpected");
 417     // There is alloca()'s in this function, must reference off the frame
 418     // pointer instead.
 419     FrameReg = getFrameRegister(MF);
 420     Offset -= AFI->getFramePtrSpillOffset();
 421   }
 422
 423   unsigned Opcode = MI.getOpcode();
 424   const TargetInstrDesc &Desc = MI.getDesc();
 425   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 426
 427   if (Opcode == ARM::tADDrSPi) {
 428     Offset += MI.getOperand(i+1).getImm();
 429
 430     // Can't use tADDrSPi if it's based off the frame pointer.
 431     unsigned NumBits = 0;
 432     unsigned Scale = 1;
 433     if (FrameReg != ARM::SP) {
 434       Opcode = ARM::tADDi3;
 435       MI.setDesc(TII.get(Opcode));
 436       NumBits = 3;
 437     } else {
 438       NumBits = 8;
 439       Scale = 4;
 440       assert((Offset & 3) == 0 &&
 441              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 442     }
 443
 444     if (Offset == 0) {
 445       // Turn it into a move.
 446       MI.setDesc(TII.get(ARM::tMOVhir2lor));
 447       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 448       MI.RemoveOperand(i+1);
 449       return;
 450     }
 451
 452     // Common case: small offset, fits into instruction.
 453     unsigned Mask = (1 << NumBits) - 1;
 454     if (((Offset / Scale) & ~Mask) == 0) {
 455       // Replace the FrameIndex with sp / fp
 456       if (Opcode == ARM::tADDi3) {
 457         removeOperands(MI, i);
 458         MachineInstrBuilder MIB(&MI);
 459         AddDefaultPred(AddDefaultCC(MIB).addReg(FrameReg).addImm(Offset/Scale));
 460       } else {
 461         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 462         MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 463       }
 464       return;
 465     }
 466
 467     unsigned DestReg = MI.getOperand(0).getReg();
 468     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 469     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 470     // MI would expand into a large number of instructions. Don't try to
 471     // simplify the immediate.
 472     if (NumMIs > 2) {
 473       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 474                                 *this, dl);
 475       MBB.erase(II);
 476       return;
 477     }
 478
 479     if (Offset > 0) {
 480       // Translate r0 = add sp, imm to
 481       // r0 = add sp, 255*4
 482       // r0 = add r0, (imm - 255*4)
 483       if (Opcode == ARM::tADDi3) {
 484         removeOperands(MI, i);
 485         MachineInstrBuilder MIB(&MI);
 486         AddDefaultPred(AddDefaultCC(MIB).addReg(FrameReg).addImm(Mask));
 487       } else {
 488         MI.getOperand(i).ChangeToRegister(FrameReg, false);
 489         MI.getOperand(i+1).ChangeToImmediate(Mask);
 490       }
 491       Offset = (Offset - Mask * Scale);
 492       MachineBasicBlock::iterator NII = next(II);
 493       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 494                                 *this, dl);
 495     } else {
 496       // Translate r0 = add sp, -imm to
 497       // r0 = -imm (this is then translated into a series of instructons)
 498       // r0 = add r0, sp
 499       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 500       MI.setDesc(TII.get(ARM::tADDhirr));
 501       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 502       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 503     }
 504     return;
 505   } else {
 506     unsigned ImmIdx = 0;
 507     int InstrOffs = 0;
 508     unsigned NumBits = 0;
 509     unsigned Scale = 1;
 510     switch (AddrMode) {
 511     case ARMII::AddrModeT1_s: {
 512       ImmIdx = i+1;
 513       InstrOffs = MI.getOperand(ImmIdx).getImm();
 514       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 515       Scale = 4;
 516       break;
 517     }
 518     default:
 519       llvm_unreachable("Unsupported addressing mode!");
 520       break;
 521     }
 522
 523     Offset += InstrOffs * Scale;
 524     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 525
 526     // Common case: small offset, fits into instruction.
 527     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 528     int ImmedOffset = Offset / Scale;
 529     unsigned Mask = (1 << NumBits) - 1;
 530     if ((unsigned)Offset <= Mask * Scale) {
 531       // Replace the FrameIndex with sp
 532       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 533       ImmOp.ChangeToImmediate(ImmedOffset);
 534       return;
 535     }
 536
 537     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 538     if (AddrMode == ARMII::AddrModeT1_s) {
 539       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 540       // a different base register.
 541       NumBits = 5;
 542       Mask = (1 << NumBits) - 1;
 543     }
 544     // If this is a thumb spill / restore, we will be using a constpool load to
 545     // materialize the offset.
 546     if (AddrMode == ARMII::AddrModeT1_s && isThumSpillRestore)
 547       ImmOp.ChangeToImmediate(0);
 548     else {
 549       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 550       ImmedOffset = ImmedOffset & Mask;
 551       ImmOp.ChangeToImmediate(ImmedOffset);
 552       Offset &= ~(Mask*Scale);
 553     }
 554   }
 555
 556   // If we get here, the immediate doesn't fit into the instruction.  We folded
 557   // as much as possible above, handle the rest, providing a register that is
 558   // SP+LargeImm.
 559   assert(Offset && "This code isn't needed if offset already handled!");
 560
 561   // Remove predicate first.
 562   int PIdx = MI.findFirstPredOperandIdx();
 563   if (PIdx != -1)
 564     removeOperands(MI, PIdx);
 565
 566   if (Desc.mayLoad()) {
 567     // Use the destination register to materialize sp + offset.
 568     unsigned TmpReg = MI.getOperand(0).getReg();
 569     bool UseRR = false;
 570     if (Opcode == ARM::tRestore) {
 571       if (FrameReg == ARM::SP)
 572         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 573                                  Offset, false, TII, *this, dl);
 574       else {
 575         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 576         UseRR = true;
 577       }
 578     } else {
 579       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 580                                 *this, dl);
 581     }
 582
 583     MI.setDesc(TII.get(ARM::tLDR));
 584     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 585     if (UseRR)
 586       // Use [reg, reg] addrmode.
 587       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 588     else  // tLDR has an extra register operand.
 589       MI.addOperand(MachineOperand::CreateReg(0, false));
 590   } else if (Desc.mayStore()) {
 591     // FIXME! This is horrific!!! We need register scavenging.
 592     // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 593     // also a ABI register so it's possible that is is the register that is
 594     // being storing here. If that's the case, we do the following:
 595     // r12 = r2
 596     // Use r2 to materialize sp + offset
 597     // str r3, r2
 598     // r2 = r12
 599     unsigned ValReg = MI.getOperand(0).getReg();
 600     unsigned TmpReg = ARM::R3;
 601     bool UseRR = false;
 602     if (ValReg == ARM::R3) {
 603       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 604         .addReg(ARM::R2, RegState::Kill);
 605       TmpReg = ARM::R2;
 606     }
 607     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 608       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 609         .addReg(ARM::R3, RegState::Kill);
 610     if (Opcode == ARM::tSpill) {
 611       if (FrameReg == ARM::SP)
 612         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 613                                  Offset, false, TII, *this, dl);
 614       else {
 615         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 616         UseRR = true;
 617       }
 618     } else
 619       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 620                                 *this, dl);
 621     MI.setDesc(TII.get(ARM::tSTR));
 622     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 623     if (UseRR)  // Use [reg, reg] addrmode.
 624       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 625     else // tSTR has an extra register operand.
 626       MI.addOperand(MachineOperand::CreateReg(0, false));
 627
 628     MachineBasicBlock::iterator NII = next(II);
 629     if (ValReg == ARM::R3)
 630       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R2)
 631         .addReg(ARM::R12, RegState::Kill);
 632     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 633       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 634         .addReg(ARM::R12, RegState::Kill);
 635   } else
 636     assert(false && "Unexpected opcode!");
 637
 638   // Add predicate back if it's needed.
 639   if (MI.getDesc().isPredicable()) {
 640     MachineInstrBuilder MIB(&MI);
 641     AddDefaultPred(MIB);
 642   }
 643 }
 644
 645 void Thumb1RegisterInfo::emitPrologue(MachineFunction &MF) const {
 646   MachineBasicBlock &MBB = MF.front();
 647   MachineBasicBlock::iterator MBBI = MBB.begin();
 648   MachineFrameInfo  *MFI = MF.getFrameInfo();
 649   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 650   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 651   unsigned NumBytes = MFI->getStackSize();
 652   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 653   DebugLoc dl = (MBBI != MBB.end() ?
 654                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
 655
 656   // Check if R3 is live in. It might have to be used as a scratch register.
 657   for (MachineRegisterInfo::livein_iterator I =MF.getRegInfo().livein_begin(),
 658          E = MF.getRegInfo().livein_end(); I != E; ++I) {
 659     if (I->first == ARM::R3) {
 660       AFI->setR3IsLiveIn(true);
 661       break;
 662     }
 663   }
 664
 665   // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
 666   NumBytes = (NumBytes + 3) & ~3;
 667   MFI->setStackSize(NumBytes);
 668
 669   // Determine the sizes of each callee-save spill areas and record which frame
 670   // belongs to which callee-save spill areas.
 671   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 672   int FramePtrSpillFI = 0;
 673
 674   if (VARegSaveSize)
 675     emitSPUpdate(MBB, MBBI, TII, dl, *this, -VARegSaveSize);
 676
 677   if (!AFI->hasStackFrame()) {
 678     if (NumBytes != 0)
 679       emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 680     return;
 681   }
 682
 683   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 684     unsigned Reg = CSI[i].getReg();
 685     int FI = CSI[i].getFrameIdx();
 686     switch (Reg) {
 687     case ARM::R4:
 688     case ARM::R5:
 689     case ARM::R6:
 690     case ARM::R7:
 691     case ARM::LR:
 692       if (Reg == FramePtr)
 693         FramePtrSpillFI = FI;
 694       AFI->addGPRCalleeSavedArea1Frame(FI);
 695       GPRCS1Size += 4;
 696       break;
 697     case ARM::R8:
 698     case ARM::R9:
 699     case ARM::R10:
 700     case ARM::R11:
 701       if (Reg == FramePtr)
 702         FramePtrSpillFI = FI;
 703       if (STI.isTargetDarwin()) {
 704         AFI->addGPRCalleeSavedArea2Frame(FI);
 705         GPRCS2Size += 4;
 706       } else {
 707         AFI->addGPRCalleeSavedArea1Frame(FI);
 708         GPRCS1Size += 4;
 709       }
 710       break;
 711     default:
 712       AFI->addDPRCalleeSavedAreaFrame(FI);
 713       DPRCSSize += 8;
 714     }
 715   }
 716
 717   if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH) {
 718     ++MBBI;
 719     if (MBBI != MBB.end())
 720       dl = MBBI->getDebugLoc();
 721   }
 722
 723   // Darwin ABI requires FP to point to the stack slot that contains the
 724   // previous FP.
 725   if (STI.isTargetDarwin() || hasFP(MF)) {
 726     MachineInstrBuilder MIB =
 727       BuildMI(MBB, MBBI, dl, TII.get(ARM::tADDrSPi), FramePtr)
 728       .addFrameIndex(FramePtrSpillFI).addImm(0);
 729   }
 730
 731   // Determine starting offsets of spill areas.
 732   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 733   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 734   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 735   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
 736   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 737   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 738   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 739
 740   NumBytes = DPRCSOffset;
 741   if (NumBytes) {
 742     // Insert it after all the callee-save spills.
 743     emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 744   }
 745
 746   if (STI.isTargetELF() && hasFP(MF)) {
 747     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
 748                              AFI->getFramePtrSpillOffset());
 749   }
 750
 751   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 752   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 753   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 754 }
 755
 756 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
 757   for (unsigned i = 0; CSRegs[i]; ++i)
 758     if (Reg == CSRegs[i])
 759       return true;
 760   return false;
 761 }
 762
 763 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
 764   return (MI->getOpcode() == ARM::tRestore &&
 765           MI->getOperand(1).isFI() &&
 766           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
 767 }
 768
 769 void Thumb1RegisterInfo::emitEpilogue(MachineFunction &MF,
 770                                       MachineBasicBlock &MBB) const {
 771   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 772   assert((MBBI->getOpcode() == ARM::tBX_RET ||
 773           MBBI->getOpcode() == ARM::tPOP_RET) &&
 774          "Can only insert epilog into returning blocks");
 775   DebugLoc dl = MBBI->getDebugLoc();
 776   MachineFrameInfo *MFI = MF.getFrameInfo();
 777   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 778   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 779   int NumBytes = (int)MFI->getStackSize();
 780
 781   if (!AFI->hasStackFrame()) {
 782     if (NumBytes != 0)
 783       emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 784   } else {
 785     // Unwind MBBI to point to first LDR / FLDD.
 786     const unsigned *CSRegs = getCalleeSavedRegs();
 787     if (MBBI != MBB.begin()) {
 788       do
 789         --MBBI;
 790       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
 791       if (!isCSRestore(MBBI, CSRegs))
 792         ++MBBI;
 793     }
 794
 795     // Move SP to start of FP callee save spill area.
 796     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
 797                  AFI->getGPRCalleeSavedArea2Size() +
 798                  AFI->getDPRCalleeSavedAreaSize());
 799
 800     if (hasFP(MF)) {
 801       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 802       // Reset SP based on frame pointer only if the stack frame extends beyond
 803       // frame pointer stack slot or target is ELF and the function has FP.
 804       if (NumBytes)
 805         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes,
 806                                   TII, *this, dl);
 807       else
 808         BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::SP)
 809           .addReg(FramePtr);
 810     } else {
 811       if (MBBI->getOpcode() == ARM::tBX_RET &&
 812           &MBB.front() != MBBI &&
 813           prior(MBBI)->getOpcode() == ARM::tPOP) {
 814         MachineBasicBlock::iterator PMBBI = prior(MBBI);
 815         emitSPUpdate(MBB, PMBBI, TII, dl, *this, NumBytes);
 816       } else
 817         emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 818     }
 819   }
 820
 821   if (VARegSaveSize) {
 822     // Epilogue for vararg functions: pop LR to R3 and branch off it.
 823     // FIXME: Verify this is still ok when R3 is no longer being reserved.
 824     BuildMI(MBB, MBBI, dl, TII.get(ARM::tPOP)).addReg(ARM::R3);
 825
 826     emitSPUpdate(MBB, MBBI, TII, dl, *this, VARegSaveSize);
 827
 828     BuildMI(MBB, MBBI, dl, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
 829     MBB.erase(MBBI);
 830   }
 831 }