lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===-- Thumb1RegisterInfo.cpp - Thumb-1 Register Information -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo
  11 // class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "Thumb1RegisterInfo.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMSubtarget.h"
  19 #include "MCTargetDesc/ARMAddressingModes.h"
  20 #include "llvm/CodeGen/MachineConstantPool.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/RegisterScavenging.h"
  26 #include "llvm/IR/Constants.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Target/TargetFrameLowering.h"
  33 #include "llvm/Target/TargetMachine.h"
  34
  35 namespace llvm {
  36 extern cl::opt<bool> ReuseFrameIndexVals;
  37 }
  38
  39 using namespace llvm;
  40
  41 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMSubtarget &sti)
  42   : ARMBaseRegisterInfo(sti) {
  43 }
  44
  45 const TargetRegisterClass*
  46 Thumb1RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC)
  47                                                                          const {
  48   if (ARM::tGPRRegClass.hasSubClassEq(RC))
  49     return &ARM::tGPRRegClass;
  50   return ARMBaseRegisterInfo::getLargestLegalSuperClass(RC);
  51 }
  52
  53 const TargetRegisterClass *
  54 Thumb1RegisterInfo::getPointerRegClass(const MachineFunction &MF, unsigned Kind)
  55                                                                          const {
  56   return &ARM::tGPRRegClass;
  57 }
  58
  59 /// emitLoadConstPool - Emits a load from constpool to materialize the
  60 /// specified immediate.
  61 void
  62 Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  63                                       MachineBasicBlock::iterator &MBBI,
  64                                       DebugLoc dl,
  65                                       unsigned DestReg, unsigned SubIdx,
  66                                       int Val,
  67                                       ARMCC::CondCodes Pred, unsigned PredReg,
  68                                       unsigned MIFlags) const {
  69   MachineFunction &MF = *MBB.getParent();
  70   const TargetInstrInfo &TII = *MF.getSubtarget().getInstrInfo();
  71   MachineConstantPool *ConstantPool = MF.getConstantPool();
  72   const Constant *C = ConstantInt::get(
  73           Type::getInt32Ty(MBB.getParent()->getFunction()->getContext()), Val);
  74   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  75
  76   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRpci))
  77     .addReg(DestReg, getDefRegState(true), SubIdx)
  78     .addConstantPoolIndex(Idx).addImm(Pred).addReg(PredReg)
  79     .setMIFlags(MIFlags);
  80 }
  81
  82
  83 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
  84 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
  85 /// in a register using mov / mvn sequences or load the immediate from a
  86 /// constpool entry.
  87 static
  88 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
  89                               MachineBasicBlock::iterator &MBBI,
  90                               DebugLoc dl,
  91                               unsigned DestReg, unsigned BaseReg,
  92                               int NumBytes, bool CanChangeCC,
  93                               const TargetInstrInfo &TII,
  94                               const ARMBaseRegisterInfo& MRI,
  95                               unsigned MIFlags = MachineInstr::NoFlags) {
  96     MachineFunction &MF = *MBB.getParent();
  97     bool isHigh = !isARMLowRegister(DestReg) ||
  98                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
  99     bool isSub = false;
 100     // Subtract doesn't have high register version. Load the negative value
 101     // if either base or dest register is a high register. Also, if do not
 102     // issue sub as part of the sequence if condition register is to be
 103     // preserved.
 104     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 105       isSub = true;
 106       NumBytes = -NumBytes;
 107     }
 108     unsigned LdReg = DestReg;
 109     if (DestReg == ARM::SP) {
 110       assert(BaseReg == ARM::SP && "Unexpected!");
 111       LdReg = MF.getRegInfo().createVirtualRegister(&ARM::tGPRRegClass);
 112     }
 113
 114     if (NumBytes <= 255 && NumBytes >= 0)
 115       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 116         .addImm(NumBytes).setMIFlags(MIFlags);
 117     else if (NumBytes < 0 && NumBytes >= -255) {
 118       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 119         .addImm(NumBytes).setMIFlags(MIFlags);
 120       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tRSB), LdReg))
 121         .addReg(LdReg, RegState::Kill).setMIFlags(MIFlags);
 122     } else
 123       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, 0, NumBytes,
 124                             ARMCC::AL, 0, MIFlags);
 125
 126     // Emit add / sub.
 127     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 128     MachineInstrBuilder MIB =
 129       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 130     if (Opc != ARM::tADDhirr)
 131       MIB = AddDefaultT1CC(MIB);
 132     if (DestReg == ARM::SP || isSub)
 133       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 134     else
 135       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 136     AddDefaultPred(MIB);
 137 }
 138
 139 /// calcNumMI - Returns the number of instructions required to materialize
 140 /// the specific add / sub r, c instruction.
 141 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 142                           unsigned NumBits, unsigned Scale) {
 143   unsigned NumMIs = 0;
 144   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 145
 146   if (Opc == ARM::tADDrSPi) {
 147     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 148     Bytes -= ThisVal;
 149     NumMIs++;
 150     NumBits = 8;
 151     Scale = 1;  // Followed by a number of tADDi8.
 152     Chunk = ((1 << NumBits) - 1) * Scale;
 153   }
 154
 155   NumMIs += Bytes / Chunk;
 156   if ((Bytes % Chunk) != 0)
 157     NumMIs++;
 158   if (ExtraOpc)
 159     NumMIs++;
 160   return NumMIs;
 161 }
 162
 163 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 164 /// a destreg = basereg + immediate in Thumb code.
 165 void llvm::emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 166                                      MachineBasicBlock::iterator &MBBI,
 167                                      DebugLoc dl,
 168                                      unsigned DestReg, unsigned BaseReg,
 169                                      int NumBytes, const TargetInstrInfo &TII,
 170                                      const ARMBaseRegisterInfo& MRI,
 171                                      unsigned MIFlags) {
 172   bool isSub = NumBytes < 0;
 173   unsigned Bytes = (unsigned)NumBytes;
 174   if (isSub) Bytes = -NumBytes;
 175   bool isMul4 = (Bytes & 3) == 0;
 176   bool isTwoAddr = false;
 177   bool DstNotEqBase = false;
 178   unsigned NumBits = 1;
 179   unsigned Scale = 1;
 180   int Opc = 0;
 181   int ExtraOpc = 0;
 182   bool NeedCC = false;
 183
 184   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 185     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 186     NumBits = 7;
 187     Scale = 4;
 188     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 189     isTwoAddr = true;
 190   } else if (!isSub && BaseReg == ARM::SP) {
 191     // r1 = add sp, 403
 192     // =>
 193     // r1 = add sp, 100 * 4
 194     // r1 = add r1, 3
 195     if (!isMul4) {
 196       Bytes &= ~3;
 197       ExtraOpc = ARM::tADDi3;
 198     }
 199     NumBits = 8;
 200     Scale = 4;
 201     Opc = ARM::tADDrSPi;
 202   } else {
 203     // sp = sub sp, c
 204     // r1 = sub sp, c
 205     // r8 = sub sp, c
 206     if (DestReg != BaseReg)
 207       DstNotEqBase = true;
 208     NumBits = 8;
 209     if (DestReg == ARM::SP) {
 210       Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 211       assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 212       NumBits = 7;
 213       Scale = 4;
 214     } else {
 215       Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 216       NumBits = 8;
 217       NeedCC = true;
 218     }
 219     isTwoAddr = true;
 220   }
 221
 222   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 223   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 224   if (NumMIs > Threshold) {
 225     // This will expand into too many instructions. Load the immediate from a
 226     // constpool entry.
 227     emitThumbRegPlusImmInReg(MBB, MBBI, dl,
 228                              DestReg, BaseReg, NumBytes, true,
 229                              TII, MRI, MIFlags);
 230     return;
 231   }
 232
 233   if (DstNotEqBase) {
 234     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 235       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 236       unsigned Chunk = (1 << 3) - 1;
 237       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 238       Bytes -= ThisVal;
 239       const MCInstrDesc &MCID = TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3);
 240       const MachineInstrBuilder MIB =
 241         AddDefaultT1CC(BuildMI(MBB, MBBI, dl, MCID, DestReg)
 242                          .setMIFlags(MIFlags));
 243       AddDefaultPred(MIB.addReg(BaseReg, RegState::Kill).addImm(ThisVal));
 244     } else {
 245       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 246         .addReg(BaseReg, RegState::Kill))
 247         .setMIFlags(MIFlags);
 248     }
 249     BaseReg = DestReg;
 250   }
 251
 252   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 253   while (Bytes) {
 254     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 255     Bytes -= ThisVal;
 256     ThisVal /= Scale;
 257     // Build the new tADD / tSUB.
 258     if (isTwoAddr) {
 259       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 260       if (NeedCC)
 261         MIB = AddDefaultT1CC(MIB);
 262       MIB.addReg(DestReg).addImm(ThisVal);
 263       MIB = AddDefaultPred(MIB);
 264       MIB.setMIFlags(MIFlags);
 265     } else {
 266       bool isKill = BaseReg != ARM::SP;
 267       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 268       if (NeedCC)
 269         MIB = AddDefaultT1CC(MIB);
 270       MIB.addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 271       MIB = AddDefaultPred(MIB);
 272       MIB.setMIFlags(MIFlags);
 273
 274       BaseReg = DestReg;
 275       if (Opc == ARM::tADDrSPi) {
 276         // r4 = add sp, imm
 277         // r4 = add r4, imm
 278         // ...
 279         NumBits = 8;
 280         Scale = 1;
 281         Chunk = ((1 << NumBits) - 1) * Scale;
 282         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 283         NeedCC = isTwoAddr = true;
 284       }
 285     }
 286   }
 287
 288   if (ExtraOpc) {
 289     const MCInstrDesc &MCID = TII.get(ExtraOpc);
 290     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, MCID, DestReg))
 291                    .addReg(DestReg, RegState::Kill)
 292                    .addImm(((unsigned)NumBytes) & 3)
 293                    .setMIFlags(MIFlags));
 294   }
 295 }
 296
 297 /// emitThumbConstant - Emit a series of instructions to materialize a
 298 /// constant.
 299 static void emitThumbConstant(MachineBasicBlock &MBB,
 300                               MachineBasicBlock::iterator &MBBI,
 301                               unsigned DestReg, int Imm,
 302                               const TargetInstrInfo &TII,
 303                               const Thumb1RegisterInfo& MRI,
 304                               DebugLoc dl) {
 305   bool isSub = Imm < 0;
 306   if (isSub) Imm = -Imm;
 307
 308   int Chunk = (1 << 8) - 1;
 309   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 310   Imm -= ThisVal;
 311   AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8),
 312                                         DestReg))
 313                  .addImm(ThisVal));
 314   if (Imm > 0)
 315     emitThumbRegPlusImmediate(MBB, MBBI, dl, DestReg, DestReg, Imm, TII, MRI);
 316   if (isSub) {
 317     const MCInstrDesc &MCID = TII.get(ARM::tRSB);
 318     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, MCID, DestReg))
 319                    .addReg(DestReg, RegState::Kill));
 320   }
 321 }
 322
 323 static void removeOperands(MachineInstr &MI, unsigned i) {
 324   unsigned Op = i;
 325   for (unsigned e = MI.getNumOperands(); i != e; ++i)
 326     MI.RemoveOperand(Op);
 327 }
 328
 329 /// convertToNonSPOpcode - Change the opcode to the non-SP version, because
 330 /// we're replacing the frame index with a non-SP register.
 331 static unsigned convertToNonSPOpcode(unsigned Opcode) {
 332   switch (Opcode) {
 333   case ARM::tLDRspi:
 334     return ARM::tLDRi;
 335
 336   case ARM::tSTRspi:
 337     return ARM::tSTRi;
 338   }
 339
 340   return Opcode;
 341 }
 342
 343 bool Thumb1RegisterInfo::
 344 rewriteFrameIndex(MachineBasicBlock::iterator II, unsigned FrameRegIdx,
 345                   unsigned FrameReg, int &Offset,
 346                   const ARMBaseInstrInfo &TII) const {
 347   MachineInstr &MI = *II;
 348   MachineBasicBlock &MBB = *MI.getParent();
 349   DebugLoc dl = MI.getDebugLoc();
 350   MachineInstrBuilder MIB(*MBB.getParent(), &MI);
 351   unsigned Opcode = MI.getOpcode();
 352   const MCInstrDesc &Desc = MI.getDesc();
 353   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 354
 355   if (Opcode == ARM::tADDrSPi) {
 356     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 357
 358     // Can't use tADDrSPi if it's based off the frame pointer.
 359     unsigned NumBits = 0;
 360     unsigned Scale = 1;
 361     if (FrameReg != ARM::SP) {
 362       Opcode = ARM::tADDi3;
 363       NumBits = 3;
 364     } else {
 365       NumBits = 8;
 366       Scale = 4;
 367     }
 368
 369     unsigned PredReg;
 370     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 371       // Turn it into a move.
 372       MI.setDesc(TII.get(ARM::tMOVr));
 373       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 374       // Remove offset
 375       MI.RemoveOperand(FrameRegIdx+1);
 376       return true;
 377     }
 378
 379     // Common case: small offset, fits into instruction.
 380     unsigned Mask = (1 << NumBits) - 1;
 381     if (Offset % Scale == 0 && ((Offset / Scale) & ~Mask) == 0) {
 382       // Replace the FrameIndex with sp / fp
 383       if (Opcode == ARM::tADDi3) {
 384         MI.setDesc(TII.get(Opcode));
 385         removeOperands(MI, FrameRegIdx);
 386         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg)
 387                        .addImm(Offset / Scale));
 388       } else {
 389         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 390         MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset / Scale);
 391       }
 392       return true;
 393     }
 394
 395     unsigned DestReg = MI.getOperand(0).getReg();
 396     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 397     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 398     // MI would expand into a large number of instructions. Don't try to
 399     // simplify the immediate.
 400     if (NumMIs > 2) {
 401       emitThumbRegPlusImmediate(MBB, II, dl, DestReg, FrameReg, Offset, TII,
 402                                 *this);
 403       MBB.erase(II);
 404       return true;
 405     }
 406
 407     if (Offset > 0) {
 408       // Translate r0 = add sp, imm to
 409       // r0 = add sp, 255*4
 410       // r0 = add r0, (imm - 255*4)
 411       if (Opcode == ARM::tADDi3) {
 412         MI.setDesc(TII.get(Opcode));
 413         removeOperands(MI, FrameRegIdx);
 414         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg).addImm(Mask));
 415       } else {
 416         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 417         MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Mask);
 418       }
 419       Offset = (Offset - Mask * Scale);
 420       MachineBasicBlock::iterator NII = std::next(II);
 421       emitThumbRegPlusImmediate(MBB, NII, dl, DestReg, DestReg, Offset, TII,
 422                                 *this);
 423     } else {
 424       // Translate r0 = add sp, -imm to
 425       // r0 = -imm (this is then translated into a series of instructions)
 426       // r0 = add r0, sp
 427       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 428
 429       MI.setDesc(TII.get(ARM::tADDhirr));
 430       MI.getOperand(FrameRegIdx).ChangeToRegister(DestReg, false, false, true);
 431       MI.getOperand(FrameRegIdx+1).ChangeToRegister(FrameReg, false);
 432     }
 433     return true;
 434   } else {
 435     if (AddrMode != ARMII::AddrModeT1_s)
 436       llvm_unreachable("Unsupported addressing mode!");
 437
 438     unsigned ImmIdx = FrameRegIdx + 1;
 439     int InstrOffs = MI.getOperand(ImmIdx).getImm();
 440     unsigned NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 441     unsigned Scale = 4;
 442
 443     Offset += InstrOffs * Scale;
 444     assert((Offset & (Scale - 1)) == 0 && "Can't encode this offset!");
 445
 446     // Common case: small offset, fits into instruction.
 447     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 448     int ImmedOffset = Offset / Scale;
 449     unsigned Mask = (1 << NumBits) - 1;
 450
 451     if ((unsigned)Offset <= Mask * Scale) {
 452       // Replace the FrameIndex with the frame register (e.g., sp).
 453       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 454       ImmOp.ChangeToImmediate(ImmedOffset);
 455
 456       // If we're using a register where sp was stored, convert the instruction
 457       // to the non-SP version.
 458       unsigned NewOpc = convertToNonSPOpcode(Opcode);
 459       if (NewOpc != Opcode && FrameReg != ARM::SP)
 460         MI.setDesc(TII.get(NewOpc));
 461
 462       return true;
 463     }
 464
 465     NumBits = 5;
 466     Mask = (1 << NumBits) - 1;
 467
 468     // If this is a thumb spill / restore, we will be using a constpool load to
 469     // materialize the offset.
 470     if (Opcode == ARM::tLDRspi || Opcode == ARM::tSTRspi) {
 471       ImmOp.ChangeToImmediate(0);
 472     } else {
 473       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 474       ImmedOffset = ImmedOffset & Mask;
 475       ImmOp.ChangeToImmediate(ImmedOffset);
 476       Offset &= ~(Mask * Scale);
 477     }
 478   }
 479
 480   return Offset == 0;
 481 }
 482
 483 void Thumb1RegisterInfo::resolveFrameIndex(MachineInstr &MI, unsigned BaseReg,
 484                                            int64_t Offset) const {
 485   const ARMBaseInstrInfo &TII =
 486       *static_cast<const ARMBaseInstrInfo *>(MI.getParent()
 487                                                  ->getParent()
 488                                                  ->getTarget()
 489                                                  .getSubtargetImpl()
 490                                                  ->getInstrInfo());
 491   int Off = Offset; // ARM doesn't need the general 64-bit offsets
 492   unsigned i = 0;
 493
 494   while (!MI.getOperand(i).isFI()) {
 495     ++i;
 496     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 497   }
 498   bool Done = rewriteFrameIndex(MI, i, BaseReg, Off, TII);
 499   assert (Done && "Unable to resolve frame index!");
 500   (void)Done;
 501 }
 502
 503 /// saveScavengerRegister - Spill the register so it can be used by the
 504 /// register scavenger. Return true.
 505 bool
 506 Thumb1RegisterInfo::saveScavengerRegister(MachineBasicBlock &MBB,
 507                                           MachineBasicBlock::iterator I,
 508                                           MachineBasicBlock::iterator &UseMI,
 509                                           const TargetRegisterClass *RC,
 510                                           unsigned Reg) const {
 511   // Thumb1 can't use the emergency spill slot on the stack because
 512   // ldr/str immediate offsets must be positive, and if we're referencing
 513   // off the frame pointer (if, for example, there are alloca() calls in
 514   // the function, the offset will be negative. Use R12 instead since that's
 515   // a call clobbered register that we know won't be used in Thumb1 mode.
 516   const TargetInstrInfo &TII = *MBB.getParent()->getSubtarget().getInstrInfo();
 517   DebugLoc DL;
 518   AddDefaultPred(BuildMI(MBB, I, DL, TII.get(ARM::tMOVr))
 519     .addReg(ARM::R12, RegState::Define)
 520     .addReg(Reg, RegState::Kill));
 521
 522   // The UseMI is where we would like to restore the register. If there's
 523   // interference with R12 before then, however, we'll need to restore it
 524   // before that instead and adjust the UseMI.
 525   bool done = false;
 526   for (MachineBasicBlock::iterator II = I; !done && II != UseMI ; ++II) {
 527     if (II->isDebugValue())
 528       continue;
 529     // If this instruction affects R12, adjust our restore point.
 530     for (unsigned i = 0, e = II->getNumOperands(); i != e; ++i) {
 531       const MachineOperand &MO = II->getOperand(i);
 532       if (MO.isRegMask() && MO.clobbersPhysReg(ARM::R12)) {
 533         UseMI = II;
 534         done = true;
 535         break;
 536       }
 537       if (!MO.isReg() || MO.isUndef() || !MO.getReg() ||
 538           TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 539         continue;
 540       if (MO.getReg() == ARM::R12) {
 541         UseMI = II;
 542         done = true;
 543         break;
 544       }
 545     }
 546   }
 547   // Restore the register from R12
 548   AddDefaultPred(BuildMI(MBB, UseMI, DL, TII.get(ARM::tMOVr)).
 549     addReg(Reg, RegState::Define).addReg(ARM::R12, RegState::Kill));
 550
 551   return true;
 552 }
 553
 554 void
 555 Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 556                                         int SPAdj, unsigned FIOperandNum,
 557                                         RegScavenger *RS) const {
 558   unsigned VReg = 0;
 559   MachineInstr &MI = *II;
 560   MachineBasicBlock &MBB = *MI.getParent();
 561   MachineFunction &MF = *MBB.getParent();
 562   const ARMBaseInstrInfo &TII =
 563       *static_cast<const ARMBaseInstrInfo *>(MF.getSubtarget().getInstrInfo());
 564   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 565   DebugLoc dl = MI.getDebugLoc();
 566   MachineInstrBuilder MIB(*MBB.getParent(), &MI);
 567
 568   unsigned FrameReg = ARM::SP;
 569   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 570   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 571                MF.getFrameInfo()->getStackSize() + SPAdj;
 572
 573   if (MF.getFrameInfo()->hasVarSizedObjects()) {
 574     assert(SPAdj == 0 && MF.getSubtarget().getFrameLowering()->hasFP(MF) &&
 575            "Unexpected");
 576     // There are alloca()'s in this function, must reference off the frame
 577     // pointer or base pointer instead.
 578     if (!hasBasePointer(MF)) {
 579       FrameReg = getFrameRegister(MF);
 580       Offset -= AFI->getFramePtrSpillOffset();
 581     } else
 582       FrameReg = BasePtr;
 583   }
 584
 585   // PEI::scavengeFrameVirtualRegs() cannot accurately track SPAdj because the
 586   // call frame setup/destroy instructions have already been eliminated.  That
 587   // means the stack pointer cannot be used to access the emergency spill slot
 588   // when !hasReservedCallFrame().
 589 #ifndef NDEBUG
 590   if (RS && FrameReg == ARM::SP && RS->isScavengingFrameIndex(FrameIndex)){
 591     assert(MF.getTarget()
 592                .getSubtargetImpl()
 593                ->getFrameLowering()
 594                ->hasReservedCallFrame(MF) &&
 595            "Cannot use SP to access the emergency spill slot in "
 596            "functions without a reserved call frame");
 597     assert(!MF.getFrameInfo()->hasVarSizedObjects() &&
 598            "Cannot use SP to access the emergency spill slot in "
 599            "functions with variable sized frame objects");
 600   }
 601 #endif // NDEBUG
 602
 603   // Special handling of dbg_value instructions.
 604   if (MI.isDebugValue()) {
 605     MI.getOperand(FIOperandNum).  ChangeToRegister(FrameReg, false /*isDef*/);
 606     MI.getOperand(FIOperandNum+1).ChangeToImmediate(Offset);
 607     return;
 608   }
 609
 610   // Modify MI as necessary to handle as much of 'Offset' as possible
 611   assert(AFI->isThumbFunction() &&
 612          "This eliminateFrameIndex only supports Thumb1!");
 613   if (rewriteFrameIndex(MI, FIOperandNum, FrameReg, Offset, TII))
 614     return;
 615
 616   // If we get here, the immediate doesn't fit into the instruction.  We folded
 617   // as much as possible above, handle the rest, providing a register that is
 618   // SP+LargeImm.
 619   assert(Offset && "This code isn't needed if offset already handled!");
 620
 621   unsigned Opcode = MI.getOpcode();
 622
 623   // Remove predicate first.
 624   int PIdx = MI.findFirstPredOperandIdx();
 625   if (PIdx != -1)
 626     removeOperands(MI, PIdx);
 627
 628   if (MI.mayLoad()) {
 629     // Use the destination register to materialize sp + offset.
 630     unsigned TmpReg = MI.getOperand(0).getReg();
 631     bool UseRR = false;
 632     if (Opcode == ARM::tLDRspi) {
 633       if (FrameReg == ARM::SP)
 634         emitThumbRegPlusImmInReg(MBB, II, dl, TmpReg, FrameReg,
 635                                  Offset, false, TII, *this);
 636       else {
 637         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 638         UseRR = true;
 639       }
 640     } else {
 641       emitThumbRegPlusImmediate(MBB, II, dl, TmpReg, FrameReg, Offset, TII,
 642                                 *this);
 643     }
 644
 645     MI.setDesc(TII.get(UseRR ? ARM::tLDRr : ARM::tLDRi));
 646     MI.getOperand(FIOperandNum).ChangeToRegister(TmpReg, false, false, true);
 647     if (UseRR)
 648       // Use [reg, reg] addrmode. Replace the immediate operand w/ the frame
 649       // register. The offset is already handled in the vreg value.
 650       MI.getOperand(FIOperandNum+1).ChangeToRegister(FrameReg, false, false,
 651                                                      false);
 652   } else if (MI.mayStore()) {
 653       VReg = MF.getRegInfo().createVirtualRegister(&ARM::tGPRRegClass);
 654       bool UseRR = false;
 655
 656       if (Opcode == ARM::tSTRspi) {
 657         if (FrameReg == ARM::SP)
 658           emitThumbRegPlusImmInReg(MBB, II, dl, VReg, FrameReg,
 659                                    Offset, false, TII, *this);
 660         else {
 661           emitLoadConstPool(MBB, II, dl, VReg, 0, Offset);
 662           UseRR = true;
 663         }
 664       } else
 665         emitThumbRegPlusImmediate(MBB, II, dl, VReg, FrameReg, Offset, TII,
 666                                   *this);
 667       MI.setDesc(TII.get(UseRR ? ARM::tSTRr : ARM::tSTRi));
 668       MI.getOperand(FIOperandNum).ChangeToRegister(VReg, false, false, true);
 669       if (UseRR)
 670         // Use [reg, reg] addrmode. Replace the immediate operand w/ the frame
 671         // register. The offset is already handled in the vreg value.
 672         MI.getOperand(FIOperandNum+1).ChangeToRegister(FrameReg, false, false,
 673                                                        false);
 674   } else {
 675     llvm_unreachable("Unexpected opcode!");
 676   }
 677
 678   // Add predicate back if it's needed.
 679   if (MI.isPredicable())
 680     AddDefaultPred(MIB);
 681 }