lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===-- Thumb1RegisterInfo.cpp - Thumb-1 Register Information -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo
  11 // class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "Thumb1RegisterInfo.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMSubtarget.h"
  19 #include "MCTargetDesc/ARMAddressingModes.h"
  20 #include "llvm/CodeGen/MachineConstantPool.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/RegisterScavenging.h"
  26 #include "llvm/IR/Constants.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Target/TargetFrameLowering.h"
  33 #include "llvm/Target/TargetMachine.h"
  34
  35 namespace llvm {
  36 extern cl::opt<bool> ReuseFrameIndexVals;
  37 }
  38
  39 using namespace llvm;
  40
  41 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMSubtarget &sti)
  42   : ARMBaseRegisterInfo(sti) {
  43 }
  44
  45 const TargetRegisterClass*
  46 Thumb1RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC)
  47                                                                          const {
  48   if (ARM::tGPRRegClass.hasSubClassEq(RC))
  49     return &ARM::tGPRRegClass;
  50   return ARMBaseRegisterInfo::getLargestLegalSuperClass(RC);
  51 }
  52
  53 const TargetRegisterClass *
  54 Thumb1RegisterInfo::getPointerRegClass(const MachineFunction &MF, unsigned Kind)
  55                                                                          const {
  56   return &ARM::tGPRRegClass;
  57 }
  58
  59 /// emitLoadConstPool - Emits a load from constpool to materialize the
  60 /// specified immediate.
  61 void
  62 Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  63                                       MachineBasicBlock::iterator &MBBI,
  64                                       DebugLoc dl,
  65                                       unsigned DestReg, unsigned SubIdx,
  66                                       int Val,
  67                                       ARMCC::CondCodes Pred, unsigned PredReg,
  68                                       unsigned MIFlags) const {
  69   MachineFunction &MF = *MBB.getParent();
  70   const TargetInstrInfo &TII =
  71       *MF.getTarget().getSubtargetImpl()->getInstrInfo();
  72   MachineConstantPool *ConstantPool = MF.getConstantPool();
  73   const Constant *C = ConstantInt::get(
  74           Type::getInt32Ty(MBB.getParent()->getFunction()->getContext()), Val);
  75   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  76
  77   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRpci))
  78     .addReg(DestReg, getDefRegState(true), SubIdx)
  79     .addConstantPoolIndex(Idx).addImm(Pred).addReg(PredReg)
  80     .setMIFlags(MIFlags);
  81 }
  82
  83
  84 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
  85 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
  86 /// in a register using mov / mvn sequences or load the immediate from a
  87 /// constpool entry.
  88 static
  89 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
  90                               MachineBasicBlock::iterator &MBBI,
  91                               DebugLoc dl,
  92                               unsigned DestReg, unsigned BaseReg,
  93                               int NumBytes, bool CanChangeCC,
  94                               const TargetInstrInfo &TII,
  95                               const ARMBaseRegisterInfo& MRI,
  96                               unsigned MIFlags = MachineInstr::NoFlags) {
  97     MachineFunction &MF = *MBB.getParent();
  98     bool isHigh = !isARMLowRegister(DestReg) ||
  99                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
 100     bool isSub = false;
 101     // Subtract doesn't have high register version. Load the negative value
 102     // if either base or dest register is a high register. Also, if do not
 103     // issue sub as part of the sequence if condition register is to be
 104     // preserved.
 105     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 106       isSub = true;
 107       NumBytes = -NumBytes;
 108     }
 109     unsigned LdReg = DestReg;
 110     if (DestReg == ARM::SP) {
 111       assert(BaseReg == ARM::SP && "Unexpected!");
 112       LdReg = MF.getRegInfo().createVirtualRegister(&ARM::tGPRRegClass);
 113     }
 114
 115     if (NumBytes <= 255 && NumBytes >= 0)
 116       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 117         .addImm(NumBytes).setMIFlags(MIFlags);
 118     else if (NumBytes < 0 && NumBytes >= -255) {
 119       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 120         .addImm(NumBytes).setMIFlags(MIFlags);
 121       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tRSB), LdReg))
 122         .addReg(LdReg, RegState::Kill).setMIFlags(MIFlags);
 123     } else
 124       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, 0, NumBytes,
 125                             ARMCC::AL, 0, MIFlags);
 126
 127     // Emit add / sub.
 128     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 129     MachineInstrBuilder MIB =
 130       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 131     if (Opc != ARM::tADDhirr)
 132       MIB = AddDefaultT1CC(MIB);
 133     if (DestReg == ARM::SP || isSub)
 134       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 135     else
 136       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 137     AddDefaultPred(MIB);
 138 }
 139
 140 /// calcNumMI - Returns the number of instructions required to materialize
 141 /// the specific add / sub r, c instruction.
 142 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 143                           unsigned NumBits, unsigned Scale) {
 144   unsigned NumMIs = 0;
 145   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 146
 147   if (Opc == ARM::tADDrSPi) {
 148     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 149     Bytes -= ThisVal;
 150     NumMIs++;
 151     NumBits = 8;
 152     Scale = 1;  // Followed by a number of tADDi8.
 153     Chunk = ((1 << NumBits) - 1) * Scale;
 154   }
 155
 156   NumMIs += Bytes / Chunk;
 157   if ((Bytes % Chunk) != 0)
 158     NumMIs++;
 159   if (ExtraOpc)
 160     NumMIs++;
 161   return NumMIs;
 162 }
 163
 164 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 165 /// a destreg = basereg + immediate in Thumb code.
 166 void llvm::emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 167                                      MachineBasicBlock::iterator &MBBI,
 168                                      DebugLoc dl,
 169                                      unsigned DestReg, unsigned BaseReg,
 170                                      int NumBytes, const TargetInstrInfo &TII,
 171                                      const ARMBaseRegisterInfo& MRI,
 172                                      unsigned MIFlags) {
 173   bool isSub = NumBytes < 0;
 174   unsigned Bytes = (unsigned)NumBytes;
 175   if (isSub) Bytes = -NumBytes;
 176   bool isMul4 = (Bytes & 3) == 0;
 177   bool isTwoAddr = false;
 178   bool DstNotEqBase = false;
 179   unsigned NumBits = 1;
 180   unsigned Scale = 1;
 181   int Opc = 0;
 182   int ExtraOpc = 0;
 183   bool NeedCC = false;
 184
 185   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 186     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 187     NumBits = 7;
 188     Scale = 4;
 189     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 190     isTwoAddr = true;
 191   } else if (!isSub && BaseReg == ARM::SP) {
 192     // r1 = add sp, 403
 193     // =>
 194     // r1 = add sp, 100 * 4
 195     // r1 = add r1, 3
 196     if (!isMul4) {
 197       Bytes &= ~3;
 198       ExtraOpc = ARM::tADDi3;
 199     }
 200     NumBits = 8;
 201     Scale = 4;
 202     Opc = ARM::tADDrSPi;
 203   } else {
 204     // sp = sub sp, c
 205     // r1 = sub sp, c
 206     // r8 = sub sp, c
 207     if (DestReg != BaseReg)
 208       DstNotEqBase = true;
 209     NumBits = 8;
 210     if (DestReg == ARM::SP) {
 211       Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 212       assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 213       NumBits = 7;
 214       Scale = 4;
 215     } else {
 216       Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 217       NumBits = 8;
 218       NeedCC = true;
 219     }
 220     isTwoAddr = true;
 221   }
 222
 223   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 224   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 225   if (NumMIs > Threshold) {
 226     // This will expand into too many instructions. Load the immediate from a
 227     // constpool entry.
 228     emitThumbRegPlusImmInReg(MBB, MBBI, dl,
 229                              DestReg, BaseReg, NumBytes, true,
 230                              TII, MRI, MIFlags);
 231     return;
 232   }
 233
 234   if (DstNotEqBase) {
 235     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 236       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 237       unsigned Chunk = (1 << 3) - 1;
 238       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 239       Bytes -= ThisVal;
 240       const MCInstrDesc &MCID = TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3);
 241       const MachineInstrBuilder MIB =
 242         AddDefaultT1CC(BuildMI(MBB, MBBI, dl, MCID, DestReg)
 243                          .setMIFlags(MIFlags));
 244       AddDefaultPred(MIB.addReg(BaseReg, RegState::Kill).addImm(ThisVal));
 245     } else {
 246       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 247         .addReg(BaseReg, RegState::Kill))
 248         .setMIFlags(MIFlags);
 249     }
 250     BaseReg = DestReg;
 251   }
 252
 253   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 254   while (Bytes) {
 255     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 256     Bytes -= ThisVal;
 257     ThisVal /= Scale;
 258     // Build the new tADD / tSUB.
 259     if (isTwoAddr) {
 260       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 261       if (NeedCC)
 262         MIB = AddDefaultT1CC(MIB);
 263       MIB.addReg(DestReg).addImm(ThisVal);
 264       MIB = AddDefaultPred(MIB);
 265       MIB.setMIFlags(MIFlags);
 266     } else {
 267       bool isKill = BaseReg != ARM::SP;
 268       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 269       if (NeedCC)
 270         MIB = AddDefaultT1CC(MIB);
 271       MIB.addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 272       MIB = AddDefaultPred(MIB);
 273       MIB.setMIFlags(MIFlags);
 274
 275       BaseReg = DestReg;
 276       if (Opc == ARM::tADDrSPi) {
 277         // r4 = add sp, imm
 278         // r4 = add r4, imm
 279         // ...
 280         NumBits = 8;
 281         Scale = 1;
 282         Chunk = ((1 << NumBits) - 1) * Scale;
 283         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 284         NeedCC = isTwoAddr = true;
 285       }
 286     }
 287   }
 288
 289   if (ExtraOpc) {
 290     const MCInstrDesc &MCID = TII.get(ExtraOpc);
 291     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, MCID, DestReg))
 292                    .addReg(DestReg, RegState::Kill)
 293                    .addImm(((unsigned)NumBytes) & 3)
 294                    .setMIFlags(MIFlags));
 295   }
 296 }
 297
 298 /// emitThumbConstant - Emit a series of instructions to materialize a
 299 /// constant.
 300 static void emitThumbConstant(MachineBasicBlock &MBB,
 301                               MachineBasicBlock::iterator &MBBI,
 302                               unsigned DestReg, int Imm,
 303                               const TargetInstrInfo &TII,
 304                               const Thumb1RegisterInfo& MRI,
 305                               DebugLoc dl) {
 306   bool isSub = Imm < 0;
 307   if (isSub) Imm = -Imm;
 308
 309   int Chunk = (1 << 8) - 1;
 310   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 311   Imm -= ThisVal;
 312   AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8),
 313                                         DestReg))
 314                  .addImm(ThisVal));
 315   if (Imm > 0)
 316     emitThumbRegPlusImmediate(MBB, MBBI, dl, DestReg, DestReg, Imm, TII, MRI);
 317   if (isSub) {
 318     const MCInstrDesc &MCID = TII.get(ARM::tRSB);
 319     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, MCID, DestReg))
 320                    .addReg(DestReg, RegState::Kill));
 321   }
 322 }
 323
 324 static void removeOperands(MachineInstr &MI, unsigned i) {
 325   unsigned Op = i;
 326   for (unsigned e = MI.getNumOperands(); i != e; ++i)
 327     MI.RemoveOperand(Op);
 328 }
 329
 330 /// convertToNonSPOpcode - Change the opcode to the non-SP version, because
 331 /// we're replacing the frame index with a non-SP register.
 332 static unsigned convertToNonSPOpcode(unsigned Opcode) {
 333   switch (Opcode) {
 334   case ARM::tLDRspi:
 335     return ARM::tLDRi;
 336
 337   case ARM::tSTRspi:
 338     return ARM::tSTRi;
 339   }
 340
 341   return Opcode;
 342 }
 343
 344 bool Thumb1RegisterInfo::
 345 rewriteFrameIndex(MachineBasicBlock::iterator II, unsigned FrameRegIdx,
 346                   unsigned FrameReg, int &Offset,
 347                   const ARMBaseInstrInfo &TII) const {
 348   MachineInstr &MI = *II;
 349   MachineBasicBlock &MBB = *MI.getParent();
 350   DebugLoc dl = MI.getDebugLoc();
 351   MachineInstrBuilder MIB(*MBB.getParent(), &MI);
 352   unsigned Opcode = MI.getOpcode();
 353   const MCInstrDesc &Desc = MI.getDesc();
 354   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 355
 356   if (Opcode == ARM::tADDrSPi) {
 357     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 358
 359     // Can't use tADDrSPi if it's based off the frame pointer.
 360     unsigned NumBits = 0;
 361     unsigned Scale = 1;
 362     if (FrameReg != ARM::SP) {
 363       Opcode = ARM::tADDi3;
 364       NumBits = 3;
 365     } else {
 366       NumBits = 8;
 367       Scale = 4;
 368       assert((Offset & 3) == 0 &&
 369              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 370     }
 371
 372     unsigned PredReg;
 373     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 374       // Turn it into a move.
 375       MI.setDesc(TII.get(ARM::tMOVr));
 376       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 377       // Remove offset
 378       MI.RemoveOperand(FrameRegIdx+1);
 379       return true;
 380     }
 381
 382     // Common case: small offset, fits into instruction.
 383     unsigned Mask = (1 << NumBits) - 1;
 384     if (((Offset / Scale) & ~Mask) == 0) {
 385       // Replace the FrameIndex with sp / fp
 386       if (Opcode == ARM::tADDi3) {
 387         MI.setDesc(TII.get(Opcode));
 388         removeOperands(MI, FrameRegIdx);
 389         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg)
 390                        .addImm(Offset / Scale));
 391       } else {
 392         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 393         MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset / Scale);
 394       }
 395       return true;
 396     }
 397
 398     unsigned DestReg = MI.getOperand(0).getReg();
 399     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 400     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 401     // MI would expand into a large number of instructions. Don't try to
 402     // simplify the immediate.
 403     if (NumMIs > 2) {
 404       emitThumbRegPlusImmediate(MBB, II, dl, DestReg, FrameReg, Offset, TII,
 405                                 *this);
 406       MBB.erase(II);
 407       return true;
 408     }
 409
 410     if (Offset > 0) {
 411       // Translate r0 = add sp, imm to
 412       // r0 = add sp, 255*4
 413       // r0 = add r0, (imm - 255*4)
 414       if (Opcode == ARM::tADDi3) {
 415         MI.setDesc(TII.get(Opcode));
 416         removeOperands(MI, FrameRegIdx);
 417         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg).addImm(Mask));
 418       } else {
 419         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 420         MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Mask);
 421       }
 422       Offset = (Offset - Mask * Scale);
 423       MachineBasicBlock::iterator NII = std::next(II);
 424       emitThumbRegPlusImmediate(MBB, NII, dl, DestReg, DestReg, Offset, TII,
 425                                 *this);
 426     } else {
 427       // Translate r0 = add sp, -imm to
 428       // r0 = -imm (this is then translated into a series of instructions)
 429       // r0 = add r0, sp
 430       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 431
 432       MI.setDesc(TII.get(ARM::tADDhirr));
 433       MI.getOperand(FrameRegIdx).ChangeToRegister(DestReg, false, false, true);
 434       MI.getOperand(FrameRegIdx+1).ChangeToRegister(FrameReg, false);
 435     }
 436     return true;
 437   } else {
 438     if (AddrMode != ARMII::AddrModeT1_s)
 439       llvm_unreachable("Unsupported addressing mode!");
 440
 441     unsigned ImmIdx = FrameRegIdx + 1;
 442     int InstrOffs = MI.getOperand(ImmIdx).getImm();
 443     unsigned NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 444     unsigned Scale = 4;
 445
 446     Offset += InstrOffs * Scale;
 447     assert((Offset & (Scale - 1)) == 0 && "Can't encode this offset!");
 448
 449     // Common case: small offset, fits into instruction.
 450     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 451     int ImmedOffset = Offset / Scale;
 452     unsigned Mask = (1 << NumBits) - 1;
 453
 454     if ((unsigned)Offset <= Mask * Scale) {
 455       // Replace the FrameIndex with the frame register (e.g., sp).
 456       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 457       ImmOp.ChangeToImmediate(ImmedOffset);
 458
 459       // If we're using a register where sp was stored, convert the instruction
 460       // to the non-SP version.
 461       unsigned NewOpc = convertToNonSPOpcode(Opcode);
 462       if (NewOpc != Opcode && FrameReg != ARM::SP)
 463         MI.setDesc(TII.get(NewOpc));
 464
 465       return true;
 466     }
 467
 468     NumBits = 5;
 469     Mask = (1 << NumBits) - 1;
 470
 471     // If this is a thumb spill / restore, we will be using a constpool load to
 472     // materialize the offset.
 473     if (Opcode == ARM::tLDRspi || Opcode == ARM::tSTRspi) {
 474       ImmOp.ChangeToImmediate(0);
 475     } else {
 476       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 477       ImmedOffset = ImmedOffset & Mask;
 478       ImmOp.ChangeToImmediate(ImmedOffset);
 479       Offset &= ~(Mask * Scale);
 480     }
 481   }
 482
 483   return Offset == 0;
 484 }
 485
 486 void Thumb1RegisterInfo::resolveFrameIndex(MachineInstr &MI, unsigned BaseReg,
 487                                            int64_t Offset) const {
 488   const ARMBaseInstrInfo &TII =
 489       *static_cast<const ARMBaseInstrInfo *>(MI.getParent()
 490                                                  ->getParent()
 491                                                  ->getTarget()
 492                                                  .getSubtargetImpl()
 493                                                  ->getInstrInfo());
 494   int Off = Offset; // ARM doesn't need the general 64-bit offsets
 495   unsigned i = 0;
 496
 497   while (!MI.getOperand(i).isFI()) {
 498     ++i;
 499     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 500   }
 501   bool Done = rewriteFrameIndex(MI, i, BaseReg, Off, TII);
 502   assert (Done && "Unable to resolve frame index!");
 503   (void)Done;
 504 }
 505
 506 /// saveScavengerRegister - Spill the register so it can be used by the
 507 /// register scavenger. Return true.
 508 bool
 509 Thumb1RegisterInfo::saveScavengerRegister(MachineBasicBlock &MBB,
 510                                           MachineBasicBlock::iterator I,
 511                                           MachineBasicBlock::iterator &UseMI,
 512                                           const TargetRegisterClass *RC,
 513                                           unsigned Reg) const {
 514   // Thumb1 can't use the emergency spill slot on the stack because
 515   // ldr/str immediate offsets must be positive, and if we're referencing
 516   // off the frame pointer (if, for example, there are alloca() calls in
 517   // the function, the offset will be negative. Use R12 instead since that's
 518   // a call clobbered register that we know won't be used in Thumb1 mode.
 519   const TargetInstrInfo &TII =
 520       *MBB.getParent()->getTarget().getSubtargetImpl()->getInstrInfo();
 521   DebugLoc DL;
 522   AddDefaultPred(BuildMI(MBB, I, DL, TII.get(ARM::tMOVr))
 523     .addReg(ARM::R12, RegState::Define)
 524     .addReg(Reg, RegState::Kill));
 525
 526   // The UseMI is where we would like to restore the register. If there's
 527   // interference with R12 before then, however, we'll need to restore it
 528   // before that instead and adjust the UseMI.
 529   bool done = false;
 530   for (MachineBasicBlock::iterator II = I; !done && II != UseMI ; ++II) {
 531     if (II->isDebugValue())
 532       continue;
 533     // If this instruction affects R12, adjust our restore point.
 534     for (unsigned i = 0, e = II->getNumOperands(); i != e; ++i) {
 535       const MachineOperand &MO = II->getOperand(i);
 536       if (MO.isRegMask() && MO.clobbersPhysReg(ARM::R12)) {
 537         UseMI = II;
 538         done = true;
 539         break;
 540       }
 541       if (!MO.isReg() || MO.isUndef() || !MO.getReg() ||
 542           TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 543         continue;
 544       if (MO.getReg() == ARM::R12) {
 545         UseMI = II;
 546         done = true;
 547         break;
 548       }
 549     }
 550   }
 551   // Restore the register from R12
 552   AddDefaultPred(BuildMI(MBB, UseMI, DL, TII.get(ARM::tMOVr)).
 553     addReg(Reg, RegState::Define).addReg(ARM::R12, RegState::Kill));
 554
 555   return true;
 556 }
 557
 558 void
 559 Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 560                                         int SPAdj, unsigned FIOperandNum,
 561                                         RegScavenger *RS) const {
 562   unsigned VReg = 0;
 563   MachineInstr &MI = *II;
 564   MachineBasicBlock &MBB = *MI.getParent();
 565   MachineFunction &MF = *MBB.getParent();
 566   const ARMBaseInstrInfo &TII =
 567       *static_cast<const ARMBaseInstrInfo *>(
 568           MF.getTarget().getSubtargetImpl()->getInstrInfo());
 569   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 570   DebugLoc dl = MI.getDebugLoc();
 571   MachineInstrBuilder MIB(*MBB.getParent(), &MI);
 572
 573   unsigned FrameReg = ARM::SP;
 574   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 575   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 576                MF.getFrameInfo()->getStackSize() + SPAdj;
 577
 578   if (MF.getFrameInfo()->hasVarSizedObjects()) {
 579     assert(SPAdj == 0 &&
 580            MF.getTarget().getSubtargetImpl()->getFrameLowering()->hasFP(MF) &&
 581            "Unexpected");
 582     // There are alloca()'s in this function, must reference off the frame
 583     // pointer or base pointer instead.
 584     if (!hasBasePointer(MF)) {
 585       FrameReg = getFrameRegister(MF);
 586       Offset -= AFI->getFramePtrSpillOffset();
 587     } else
 588       FrameReg = BasePtr;
 589   }
 590
 591   // PEI::scavengeFrameVirtualRegs() cannot accurately track SPAdj because the
 592   // call frame setup/destroy instructions have already been eliminated.  That
 593   // means the stack pointer cannot be used to access the emergency spill slot
 594   // when !hasReservedCallFrame().
 595 #ifndef NDEBUG
 596   if (RS && FrameReg == ARM::SP && RS->isScavengingFrameIndex(FrameIndex)){
 597     assert(MF.getTarget()
 598                .getSubtargetImpl()
 599                ->getFrameLowering()
 600                ->hasReservedCallFrame(MF) &&
 601            "Cannot use SP to access the emergency spill slot in "
 602            "functions without a reserved call frame");
 603     assert(!MF.getFrameInfo()->hasVarSizedObjects() &&
 604            "Cannot use SP to access the emergency spill slot in "
 605            "functions with variable sized frame objects");
 606   }
 607 #endif // NDEBUG
 608
 609   // Special handling of dbg_value instructions.
 610   if (MI.isDebugValue()) {
 611     MI.getOperand(FIOperandNum).  ChangeToRegister(FrameReg, false /*isDef*/);
 612     MI.getOperand(FIOperandNum+1).ChangeToImmediate(Offset);
 613     return;
 614   }
 615
 616   // Modify MI as necessary to handle as much of 'Offset' as possible
 617   assert(AFI->isThumbFunction() &&
 618          "This eliminateFrameIndex only supports Thumb1!");
 619   if (rewriteFrameIndex(MI, FIOperandNum, FrameReg, Offset, TII))
 620     return;
 621
 622   // If we get here, the immediate doesn't fit into the instruction.  We folded
 623   // as much as possible above, handle the rest, providing a register that is
 624   // SP+LargeImm.
 625   assert(Offset && "This code isn't needed if offset already handled!");
 626
 627   unsigned Opcode = MI.getOpcode();
 628
 629   // Remove predicate first.
 630   int PIdx = MI.findFirstPredOperandIdx();
 631   if (PIdx != -1)
 632     removeOperands(MI, PIdx);
 633
 634   if (MI.mayLoad()) {
 635     // Use the destination register to materialize sp + offset.
 636     unsigned TmpReg = MI.getOperand(0).getReg();
 637     bool UseRR = false;
 638     if (Opcode == ARM::tLDRspi) {
 639       if (FrameReg == ARM::SP)
 640         emitThumbRegPlusImmInReg(MBB, II, dl, TmpReg, FrameReg,
 641                                  Offset, false, TII, *this);
 642       else {
 643         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 644         UseRR = true;
 645       }
 646     } else {
 647       emitThumbRegPlusImmediate(MBB, II, dl, TmpReg, FrameReg, Offset, TII,
 648                                 *this);
 649     }
 650
 651     MI.setDesc(TII.get(UseRR ? ARM::tLDRr : ARM::tLDRi));
 652     MI.getOperand(FIOperandNum).ChangeToRegister(TmpReg, false, false, true);
 653     if (UseRR)
 654       // Use [reg, reg] addrmode. Replace the immediate operand w/ the frame
 655       // register. The offset is already handled in the vreg value.
 656       MI.getOperand(FIOperandNum+1).ChangeToRegister(FrameReg, false, false,
 657                                                      false);
 658   } else if (MI.mayStore()) {
 659       VReg = MF.getRegInfo().createVirtualRegister(&ARM::tGPRRegClass);
 660       bool UseRR = false;
 661
 662       if (Opcode == ARM::tSTRspi) {
 663         if (FrameReg == ARM::SP)
 664           emitThumbRegPlusImmInReg(MBB, II, dl, VReg, FrameReg,
 665                                    Offset, false, TII, *this);
 666         else {
 667           emitLoadConstPool(MBB, II, dl, VReg, 0, Offset);
 668           UseRR = true;
 669         }
 670       } else
 671         emitThumbRegPlusImmediate(MBB, II, dl, VReg, FrameReg, Offset, TII,
 672                                   *this);
 673       MI.setDesc(TII.get(UseRR ? ARM::tSTRr : ARM::tSTRi));
 674       MI.getOperand(FIOperandNum).ChangeToRegister(VReg, false, false, true);
 675       if (UseRR)
 676         // Use [reg, reg] addrmode. Replace the immediate operand w/ the frame
 677         // register. The offset is already handled in the vreg value.
 678         MI.getOperand(FIOperandNum+1).ChangeToRegister(FrameReg, false, false,
 679                                                        false);
 680   } else {
 681     llvm_unreachable("Unexpected opcode!");
 682   }
 683
 684   // Add predicate back if it's needed.
 685   if (MI.isPredicable())
 686     AddDefaultPred(MIB);
 687 }