lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===- Thumb1RegisterInfo.cpp - Thumb-1 Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMSubtarget.h"
  19 #include "Thumb1InstrInfo.h"
  20 #include "Thumb1RegisterInfo.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/Target/TargetFrameInfo.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/ADT/BitVector.h"
  32 #include "llvm/ADT/SmallVector.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 using namespace llvm;
  37
  38 static cl::opt<bool>
  39 ThumbRegScavenging("enable-thumb-reg-scavenging",
  40                    cl::Hidden,
  41                    cl::desc("Enable register scavenging on Thumb"));
  42
  43 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMBaseInstrInfo &tii,
  44                                        const ARMSubtarget &sti)
  45   : ARMBaseRegisterInfo(tii, sti) {
  46 }
  47
  48 /// emitLoadConstPool - Emits a load from constpool to materialize the
  49 /// specified immediate.
  50 void Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  51                                            MachineBasicBlock::iterator &MBBI,
  52                                            DebugLoc dl,
  53                                            unsigned DestReg, int Val,
  54                                            ARMCC::CondCodes Pred,
  55                                            unsigned PredReg) const {
  56   MachineFunction &MF = *MBB.getParent();
  57   MachineConstantPool *ConstantPool = MF.getConstantPool();
  58   Constant *C = ConstantInt::get(Type::Int32Ty, Val);
  59   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  60
  61   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRcp), DestReg)
  62     .addConstantPoolIndex(Idx);
  63 }
  64
  65 const TargetRegisterClass*
  66 Thumb1RegisterInfo::getPhysicalRegisterRegClass(unsigned Reg, MVT VT) const {
  67   if (isARMLowRegister(Reg))
  68     return ARM::tGPRRegisterClass;
  69   switch (Reg) {
  70    default:
  71     break;
  72    case ARM::R8:  case ARM::R9:  case ARM::R10:  case ARM::R11:
  73    case ARM::R12: case ARM::SP:  case ARM::LR:   case ARM::PC:
  74     return ARM::GPRRegisterClass;
  75   }
  76
  77   return TargetRegisterInfo::getPhysicalRegisterRegClass(Reg, VT);
  78 }
  79
  80 bool
  81 Thumb1RegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
  82   return ThumbRegScavenging;
  83 }
  84
  85 bool Thumb1RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
  86   const MachineFrameInfo *FFI = MF.getFrameInfo();
  87   unsigned CFSize = FFI->getMaxCallFrameSize();
  88   // It's not always a good idea to include the call frame as part of the
  89   // stack frame. ARM (especially Thumb) has small immediate offset to
  90   // address the stack frame. So a large call frame can cause poor codegen
  91   // and may even makes it impossible to scavenge a register.
  92   if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
  93     return false;
  94
  95   return !MF.getFrameInfo()->hasVarSizedObjects();
  96 }
  97
  98 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
  99 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 100 /// in a register using mov / mvn sequences or load the immediate from a
 101 /// constpool entry.
 102 static
 103 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 104                               MachineBasicBlock::iterator &MBBI,
 105                               unsigned DestReg, unsigned BaseReg,
 106                               int NumBytes, bool CanChangeCC,
 107                               const TargetInstrInfo &TII,
 108                               const Thumb1RegisterInfo& MRI,
 109                               DebugLoc dl) {
 110     bool isHigh = !isARMLowRegister(DestReg) ||
 111                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
 112     bool isSub = false;
 113     // Subtract doesn't have high register version. Load the negative value
 114     // if either base or dest register is a high register. Also, if do not
 115     // issue sub as part of the sequence if condition register is to be
 116     // preserved.
 117     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 118       isSub = true;
 119       NumBytes = -NumBytes;
 120     }
 121     unsigned LdReg = DestReg;
 122     if (DestReg == ARM::SP) {
 123       assert(BaseReg == ARM::SP && "Unexpected!");
 124       LdReg = ARM::R3;
 125       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 126         .addReg(ARM::R3, RegState::Kill);
 127     }
 128
 129     if (NumBytes <= 255 && NumBytes >= 0)
 130       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 131     else if (NumBytes < 0 && NumBytes >= -255) {
 132       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 133       BuildMI(MBB, MBBI, dl, TII.get(ARM::tNEG), LdReg)
 134         .addReg(LdReg, RegState::Kill);
 135     } else
 136       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, NumBytes);
 137
 138     // Emit add / sub.
 139     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 140     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl,
 141                                             TII.get(Opc), DestReg);
 142     if (DestReg == ARM::SP || isSub)
 143       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 144     else
 145       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 146     if (DestReg == ARM::SP)
 147       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 148         .addReg(ARM::R12, RegState::Kill);
 149 }
 150
 151 /// calcNumMI - Returns the number of instructions required to materialize
 152 /// the specific add / sub r, c instruction.
 153 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 154                           unsigned NumBits, unsigned Scale) {
 155   unsigned NumMIs = 0;
 156   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 157
 158   if (Opc == ARM::tADDrSPi) {
 159     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 160     Bytes -= ThisVal;
 161     NumMIs++;
 162     NumBits = 8;
 163     Scale = 1;  // Followed by a number of tADDi8.
 164     Chunk = ((1 << NumBits) - 1) * Scale;
 165   }
 166
 167   NumMIs += Bytes / Chunk;
 168   if ((Bytes % Chunk) != 0)
 169     NumMIs++;
 170   if (ExtraOpc)
 171     NumMIs++;
 172   return NumMIs;
 173 }
 174
 175 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 176 /// a destreg = basereg + immediate in Thumb code.
 177 static
 178 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 179                                MachineBasicBlock::iterator &MBBI,
 180                                unsigned DestReg, unsigned BaseReg,
 181                                int NumBytes, const TargetInstrInfo &TII,
 182                                const Thumb1RegisterInfo& MRI,
 183                                DebugLoc dl) {
 184   bool isSub = NumBytes < 0;
 185   unsigned Bytes = (unsigned)NumBytes;
 186   if (isSub) Bytes = -NumBytes;
 187   bool isMul4 = (Bytes & 3) == 0;
 188   bool isTwoAddr = false;
 189   bool DstNotEqBase = false;
 190   unsigned NumBits = 1;
 191   unsigned Scale = 1;
 192   int Opc = 0;
 193   int ExtraOpc = 0;
 194
 195   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 196     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 197     NumBits = 7;
 198     Scale = 4;
 199     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 200     isTwoAddr = true;
 201   } else if (!isSub && BaseReg == ARM::SP) {
 202     // r1 = add sp, 403
 203     // =>
 204     // r1 = add sp, 100 * 4
 205     // r1 = add r1, 3
 206     if (!isMul4) {
 207       Bytes &= ~3;
 208       ExtraOpc = ARM::tADDi3;
 209     }
 210     NumBits = 8;
 211     Scale = 4;
 212     Opc = ARM::tADDrSPi;
 213   } else {
 214     // sp = sub sp, c
 215     // r1 = sub sp, c
 216     // r8 = sub sp, c
 217     if (DestReg != BaseReg)
 218       DstNotEqBase = true;
 219     NumBits = 8;
 220     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 221     isTwoAddr = true;
 222   }
 223
 224   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 225   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 226   if (NumMIs > Threshold) {
 227     // This will expand into too many instructions. Load the immediate from a
 228     // constpool entry.
 229     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 230                              MRI, dl);
 231     return;
 232   }
 233
 234   if (DstNotEqBase) {
 235     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 236       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 237       unsigned Chunk = (1 << 3) - 1;
 238       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 239       Bytes -= ThisVal;
 240       BuildMI(MBB, MBBI, dl,TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 241         .addReg(BaseReg, RegState::Kill).addImm(ThisVal);
 242     } else {
 243       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 244         .addReg(BaseReg, RegState::Kill);
 245     }
 246     BaseReg = DestReg;
 247   }
 248
 249   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 250   while (Bytes) {
 251     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 252     Bytes -= ThisVal;
 253     ThisVal /= Scale;
 254     // Build the new tADD / tSUB.
 255     if (isTwoAddr)
 256       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 257         .addReg(DestReg).addImm(ThisVal);
 258     else {
 259       bool isKill = BaseReg != ARM::SP;
 260       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 261         .addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 262       BaseReg = DestReg;
 263
 264       if (Opc == ARM::tADDrSPi) {
 265         // r4 = add sp, imm
 266         // r4 = add r4, imm
 267         // ...
 268         NumBits = 8;
 269         Scale = 1;
 270         Chunk = ((1 << NumBits) - 1) * Scale;
 271         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 272         isTwoAddr = true;
 273       }
 274     }
 275   }
 276
 277   if (ExtraOpc)
 278     BuildMI(MBB, MBBI, dl, TII.get(ExtraOpc), DestReg)
 279       .addReg(DestReg, RegState::Kill)
 280       .addImm(((unsigned)NumBytes) & 3);
 281 }
 282
 283 static void emitSPUpdate(MachineBasicBlock &MBB,
 284                          MachineBasicBlock::iterator &MBBI,
 285                          const TargetInstrInfo &TII, DebugLoc dl,
 286                          const Thumb1RegisterInfo &MRI,
 287                          int NumBytes) {
 288   emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 289                             MRI, dl);
 290 }
 291
 292 void Thumb1RegisterInfo::
 293 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 294                               MachineBasicBlock::iterator I) const {
 295   if (!hasReservedCallFrame(MF)) {
 296     // If we have alloca, convert as follows:
 297     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 298     // ADJCALLSTACKUP   -> add, sp, sp, amount
 299     MachineInstr *Old = I;
 300     DebugLoc dl = Old->getDebugLoc();
 301     unsigned Amount = Old->getOperand(0).getImm();
 302     if (Amount != 0) {
 303       // We need to keep the stack aligned properly.  To do this, we round the
 304       // amount of space needed for the outgoing arguments up to the next
 305       // alignment boundary.
 306       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 307       Amount = (Amount+Align-1)/Align*Align;
 308
 309       // Replace the pseudo instruction with a new instruction...
 310       unsigned Opc = Old->getOpcode();
 311       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 312         emitSPUpdate(MBB, I, TII, dl, *this, -Amount);
 313       } else {
 314         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 315         emitSPUpdate(MBB, I, TII, dl, *this, Amount);
 316       }
 317     }
 318   }
 319   MBB.erase(I);
 320 }
 321
 322 /// emitThumbConstant - Emit a series of instructions to materialize a
 323 /// constant.
 324 static void emitThumbConstant(MachineBasicBlock &MBB,
 325                               MachineBasicBlock::iterator &MBBI,
 326                               unsigned DestReg, int Imm,
 327                               const TargetInstrInfo &TII,
 328                               const Thumb1RegisterInfo& MRI,
 329                               DebugLoc dl) {
 330   bool isSub = Imm < 0;
 331   if (isSub) Imm = -Imm;
 332
 333   int Chunk = (1 << 8) - 1;
 334   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 335   Imm -= ThisVal;
 336   BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), DestReg).addImm(ThisVal);
 337   if (Imm > 0)
 338     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 339   if (isSub)
 340     BuildMI(MBB, MBBI, dl, TII.get(ARM::tNEG), DestReg)
 341       .addReg(DestReg, RegState::Kill);
 342 }
 343
 344 void Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 345                                              int SPAdj, RegScavenger *RS) const{
 346   unsigned i = 0;
 347   MachineInstr &MI = *II;
 348   MachineBasicBlock &MBB = *MI.getParent();
 349   MachineFunction &MF = *MBB.getParent();
 350   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 351   DebugLoc dl = MI.getDebugLoc();
 352
 353   while (!MI.getOperand(i).isFI()) {
 354     ++i;
 355     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 356   }
 357
 358   unsigned FrameReg = ARM::SP;
 359   int FrameIndex = MI.getOperand(i).getIndex();
 360   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 361                MF.getFrameInfo()->getStackSize() + SPAdj;
 362
 363   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 364     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 365   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 366     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 367   else if (hasFP(MF)) {
 368     assert(SPAdj == 0 && "Unexpected");
 369     // There is alloca()'s in this function, must reference off the frame
 370     // pointer instead.
 371     FrameReg = getFrameRegister(MF);
 372     Offset -= AFI->getFramePtrSpillOffset();
 373   }
 374
 375   unsigned Opcode = MI.getOpcode();
 376   const TargetInstrDesc &Desc = MI.getDesc();
 377   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 378
 379   if (Opcode == ARM::tADDrSPi) {
 380     Offset += MI.getOperand(i+1).getImm();
 381
 382     // Can't use tADDrSPi if it's based off the frame pointer.
 383     unsigned NumBits = 0;
 384     unsigned Scale = 1;
 385     if (FrameReg != ARM::SP) {
 386       Opcode = ARM::tADDi3;
 387       MI.setDesc(TII.get(ARM::tADDi3));
 388       NumBits = 3;
 389     } else {
 390       NumBits = 8;
 391       Scale = 4;
 392       assert((Offset & 3) == 0 &&
 393              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 394     }
 395
 396     if (Offset == 0) {
 397       // Turn it into a move.
 398       MI.setDesc(TII.get(ARM::tMOVhir2lor));
 399       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 400       MI.RemoveOperand(i+1);
 401       return;
 402     }
 403
 404     // Common case: small offset, fits into instruction.
 405     unsigned Mask = (1 << NumBits) - 1;
 406     if (((Offset / Scale) & ~Mask) == 0) {
 407       // Replace the FrameIndex with sp / fp
 408       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 409       MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 410       return;
 411     }
 412
 413     unsigned DestReg = MI.getOperand(0).getReg();
 414     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 415     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 416     // MI would expand into a large number of instructions. Don't try to
 417     // simplify the immediate.
 418     if (NumMIs > 2) {
 419       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 420                                 *this, dl);
 421       MBB.erase(II);
 422       return;
 423     }
 424
 425     if (Offset > 0) {
 426       // Translate r0 = add sp, imm to
 427       // r0 = add sp, 255*4
 428       // r0 = add r0, (imm - 255*4)
 429       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 430       MI.getOperand(i+1).ChangeToImmediate(Mask);
 431       Offset = (Offset - Mask * Scale);
 432       MachineBasicBlock::iterator NII = next(II);
 433       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 434                                 *this, dl);
 435     } else {
 436       // Translate r0 = add sp, -imm to
 437       // r0 = -imm (this is then translated into a series of instructons)
 438       // r0 = add r0, sp
 439       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 440       MI.setDesc(TII.get(ARM::tADDhirr));
 441       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 442       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 443     }
 444     return;
 445   } else {
 446     unsigned ImmIdx = 0;
 447     int InstrOffs = 0;
 448     unsigned NumBits = 0;
 449     unsigned Scale = 1;
 450     switch (AddrMode) {
 451     case ARMII::AddrModeT1_s: {
 452       ImmIdx = i+1;
 453       InstrOffs = MI.getOperand(ImmIdx).getImm();
 454       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 455       Scale = 4;
 456       break;
 457     }
 458     default:
 459       LLVM_UNREACHABLE("Unsupported addressing mode!");
 460       break;
 461     }
 462
 463     Offset += InstrOffs * Scale;
 464     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 465
 466     // Common case: small offset, fits into instruction.
 467     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 468     int ImmedOffset = Offset / Scale;
 469     unsigned Mask = (1 << NumBits) - 1;
 470     if ((unsigned)Offset <= Mask * Scale) {
 471       // Replace the FrameIndex with sp
 472       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 473       ImmOp.ChangeToImmediate(ImmedOffset);
 474       return;
 475     }
 476
 477     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
 478     if (AddrMode == ARMII::AddrModeT1_s) {
 479       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
 480       // a different base register.
 481       NumBits = 5;
 482       Mask = (1 << NumBits) - 1;
 483     }
 484     // If this is a thumb spill / restore, we will be using a constpool load to
 485     // materialize the offset.
 486     if (AddrMode == ARMII::AddrModeT1_s && isThumSpillRestore)
 487       ImmOp.ChangeToImmediate(0);
 488     else {
 489       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 490       ImmedOffset = ImmedOffset & Mask;
 491       ImmOp.ChangeToImmediate(ImmedOffset);
 492       Offset &= ~(Mask*Scale);
 493     }
 494   }
 495
 496   // If we get here, the immediate doesn't fit into the instruction.  We folded
 497   // as much as possible above, handle the rest, providing a register that is
 498   // SP+LargeImm.
 499   assert(Offset && "This code isn't needed if offset already handled!");
 500
 501   if (Desc.mayLoad()) {
 502     // Use the destination register to materialize sp + offset.
 503     unsigned TmpReg = MI.getOperand(0).getReg();
 504     bool UseRR = false;
 505     if (Opcode == ARM::tRestore) {
 506       if (FrameReg == ARM::SP)
 507         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 508                                  Offset, false, TII, *this, dl);
 509       else {
 510         emitLoadConstPool(MBB, II, dl, TmpReg, Offset);
 511         UseRR = true;
 512       }
 513     } else
 514       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 515                                 *this, dl);
 516     MI.setDesc(TII.get(ARM::tLDR));
 517     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 518     if (UseRR)
 519       // Use [reg, reg] addrmode.
 520       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 521     else  // tLDR has an extra register operand.
 522       MI.addOperand(MachineOperand::CreateReg(0, false));
 523   } else if (Desc.mayStore()) {
 524     // FIXME! This is horrific!!! We need register scavenging.
 525     // Our temporary workaround has marked r3 unavailable. Of course, r3 is
 526     // also a ABI register so it's possible that is is the register that is
 527     // being storing here. If that's the case, we do the following:
 528     // r12 = r2
 529     // Use r2 to materialize sp + offset
 530     // str r3, r2
 531     // r2 = r12
 532     unsigned ValReg = MI.getOperand(0).getReg();
 533     unsigned TmpReg = ARM::R3;
 534     bool UseRR = false;
 535     if (ValReg == ARM::R3) {
 536       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 537         .addReg(ARM::R2, RegState::Kill);
 538       TmpReg = ARM::R2;
 539     }
 540     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 541       BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 542         .addReg(ARM::R3, RegState::Kill);
 543     if (Opcode == ARM::tSpill) {
 544       if (FrameReg == ARM::SP)
 545         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 546                                  Offset, false, TII, *this, dl);
 547       else {
 548         emitLoadConstPool(MBB, II, dl, TmpReg, Offset);
 549         UseRR = true;
 550       }
 551     } else
 552       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 553                                 *this, dl);
 554     MI.setDesc(TII.get(ARM::tSTR));
 555     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 556     if (UseRR)  // Use [reg, reg] addrmode.
 557       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 558     else // tSTR has an extra register operand.
 559       MI.addOperand(MachineOperand::CreateReg(0, false));
 560
 561     MachineBasicBlock::iterator NII = next(II);
 562     if (ValReg == ARM::R3)
 563       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R2)
 564         .addReg(ARM::R12, RegState::Kill);
 565     if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
 566       BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 567         .addReg(ARM::R12, RegState::Kill);
 568   } else
 569     assert(false && "Unexpected opcode!");
 570 }
 571
 572 void Thumb1RegisterInfo::emitPrologue(MachineFunction &MF) const {
 573   MachineBasicBlock &MBB = MF.front();
 574   MachineBasicBlock::iterator MBBI = MBB.begin();
 575   MachineFrameInfo  *MFI = MF.getFrameInfo();
 576   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 577   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 578   unsigned NumBytes = MFI->getStackSize();
 579   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 580   DebugLoc dl = (MBBI != MBB.end() ?
 581                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
 582
 583   // Check if R3 is live in. It might have to be used as a scratch register.
 584   for (MachineRegisterInfo::livein_iterator I =MF.getRegInfo().livein_begin(),
 585          E = MF.getRegInfo().livein_end(); I != E; ++I) {
 586     if (I->first == ARM::R3) {
 587       AFI->setR3IsLiveIn(true);
 588       break;
 589     }
 590   }
 591
 592   // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
 593   NumBytes = (NumBytes + 3) & ~3;
 594   MFI->setStackSize(NumBytes);
 595
 596   // Determine the sizes of each callee-save spill areas and record which frame
 597   // belongs to which callee-save spill areas.
 598   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
 599   int FramePtrSpillFI = 0;
 600
 601   if (VARegSaveSize)
 602     emitSPUpdate(MBB, MBBI, TII, dl, *this, -VARegSaveSize);
 603
 604   if (!AFI->hasStackFrame()) {
 605     if (NumBytes != 0)
 606       emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 607     return;
 608   }
 609
 610   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 611     unsigned Reg = CSI[i].getReg();
 612     int FI = CSI[i].getFrameIdx();
 613     switch (Reg) {
 614     case ARM::R4:
 615     case ARM::R5:
 616     case ARM::R6:
 617     case ARM::R7:
 618     case ARM::LR:
 619       if (Reg == FramePtr)
 620         FramePtrSpillFI = FI;
 621       AFI->addGPRCalleeSavedArea1Frame(FI);
 622       GPRCS1Size += 4;
 623       break;
 624     case ARM::R8:
 625     case ARM::R9:
 626     case ARM::R10:
 627     case ARM::R11:
 628       if (Reg == FramePtr)
 629         FramePtrSpillFI = FI;
 630       if (STI.isTargetDarwin()) {
 631         AFI->addGPRCalleeSavedArea2Frame(FI);
 632         GPRCS2Size += 4;
 633       } else {
 634         AFI->addGPRCalleeSavedArea1Frame(FI);
 635         GPRCS1Size += 4;
 636       }
 637       break;
 638     default:
 639       AFI->addDPRCalleeSavedAreaFrame(FI);
 640       DPRCSSize += 8;
 641     }
 642   }
 643
 644   if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH) {
 645     ++MBBI;
 646     if (MBBI != MBB.end())
 647       dl = MBBI->getDebugLoc();
 648   }
 649
 650   // Darwin ABI requires FP to point to the stack slot that contains the
 651   // previous FP.
 652   if (STI.isTargetDarwin() || hasFP(MF)) {
 653     MachineInstrBuilder MIB =
 654       BuildMI(MBB, MBBI, dl, TII.get(ARM::tADDrSPi), FramePtr)
 655       .addFrameIndex(FramePtrSpillFI).addImm(0);
 656   }
 657
 658   // Determine starting offsets of spill areas.
 659   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
 660   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
 661   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
 662   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
 663   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
 664   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
 665   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
 666
 667   NumBytes = DPRCSOffset;
 668   if (NumBytes) {
 669     // Insert it after all the callee-save spills.
 670     emitSPUpdate(MBB, MBBI, TII, dl, *this, -NumBytes);
 671   }
 672
 673   if (STI.isTargetELF() && hasFP(MF)) {
 674     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
 675                              AFI->getFramePtrSpillOffset());
 676   }
 677
 678   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
 679   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
 680   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
 681 }
 682
 683 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
 684   for (unsigned i = 0; CSRegs[i]; ++i)
 685     if (Reg == CSRegs[i])
 686       return true;
 687   return false;
 688 }
 689
 690 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
 691   return (MI->getOpcode() == ARM::tRestore &&
 692           MI->getOperand(1).isFI() &&
 693           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
 694 }
 695
 696 void Thumb1RegisterInfo::emitEpilogue(MachineFunction &MF,
 697                                       MachineBasicBlock &MBB) const {
 698   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 699   assert((MBBI->getOpcode() == ARM::tBX_RET ||
 700           MBBI->getOpcode() == ARM::tPOP_RET) &&
 701          "Can only insert epilog into returning blocks");
 702   DebugLoc dl = MBBI->getDebugLoc();
 703   MachineFrameInfo *MFI = MF.getFrameInfo();
 704   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 705   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
 706   int NumBytes = (int)MFI->getStackSize();
 707
 708   if (!AFI->hasStackFrame()) {
 709     if (NumBytes != 0)
 710       emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 711   } else {
 712     // Unwind MBBI to point to first LDR / FLDD.
 713     const unsigned *CSRegs = getCalleeSavedRegs();
 714     if (MBBI != MBB.begin()) {
 715       do
 716         --MBBI;
 717       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
 718       if (!isCSRestore(MBBI, CSRegs))
 719         ++MBBI;
 720     }
 721
 722     // Move SP to start of FP callee save spill area.
 723     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
 724                  AFI->getGPRCalleeSavedArea2Size() +
 725                  AFI->getDPRCalleeSavedAreaSize());
 726
 727     if (hasFP(MF)) {
 728       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
 729       // Reset SP based on frame pointer only if the stack frame extends beyond
 730       // frame pointer stack slot or target is ELF and the function has FP.
 731       if (NumBytes)
 732         emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes,
 733                                   TII, *this, dl);
 734       else
 735         BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::SP)
 736           .addReg(FramePtr);
 737     } else {
 738       if (MBBI->getOpcode() == ARM::tBX_RET &&
 739           &MBB.front() != MBBI &&
 740           prior(MBBI)->getOpcode() == ARM::tPOP) {
 741         MachineBasicBlock::iterator PMBBI = prior(MBBI);
 742         emitSPUpdate(MBB, PMBBI, TII, dl, *this, NumBytes);
 743       } else
 744         emitSPUpdate(MBB, MBBI, TII, dl, *this, NumBytes);
 745     }
 746   }
 747
 748   if (VARegSaveSize) {
 749     // Epilogue for vararg functions: pop LR to R3 and branch off it.
 750     // FIXME: Verify this is still ok when R3 is no longer being reserved.
 751     BuildMI(MBB, MBBI, dl, TII.get(ARM::tPOP)).addReg(ARM::R3);
 752
 753     emitSPUpdate(MBB, MBBI, TII, dl, *this, VARegSaveSize);
 754
 755     BuildMI(MBB, MBBI, dl, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
 756     MBB.erase(MBBI);
 757   }
 758 }