lib/Target/ARM/Thumb1InstrInfo.cpp

   1 //===- Thumb1InstrInfo.cpp - Thumb-1 Instruction Information --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMGenInstrInfo.inc"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/ADT/SmallVector.h"
  21 #include "Thumb1InstrInfo.h"
  22
  23 using namespace llvm;
  24
  25 Thumb1InstrInfo::Thumb1InstrInfo(const ARMSubtarget &STI)
  26   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  27 }
  28
  29 unsigned Thumb1InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  30   return 0;
  31 }
  32
  33 unsigned Thumb1InstrInfo::getOpcode(ARMII::Op Op) const {
  34   switch (Op) {
  35   case ARMII::ADDri: return ARM::tADDi8;
  36   case ARMII::ADDrs: return 0;
  37   case ARMII::ADDrr: return ARM::tADDrr;
  38   case ARMII::B: return ARM::tB;
  39   case ARMII::Bcc: return ARM::tBcc;
  40   case ARMII::BR_JTr: return ARM::tBR_JTr;
  41   case ARMII::BR_JTm: return 0;
  42   case ARMII::BR_JTadd: return 0;
  43   case ARMII::BX_RET: return ARM::tBX_RET;
  44   case ARMII::LDRrr: return ARM::tLDR;
  45   case ARMII::LDRri: return 0;
  46   case ARMII::MOVr: return ARM::tMOVr;
  47   case ARMII::STRrr: return ARM::tSTR;
  48   case ARMII::STRri: return 0;
  49   case ARMII::SUBri: return ARM::tSUBi8;
  50   case ARMII::SUBrs: return 0;
  51   case ARMII::SUBrr: return ARM::tSUBrr;
  52   default:
  53     break;
  54   }
  55
  56   return 0;
  57 }
  58
  59 bool
  60 Thumb1InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
  61   if (MBB.empty()) return false;
  62
  63   switch (MBB.back().getOpcode()) {
  64   case ARM::tBX_RET:
  65   case ARM::tBX_RET_vararg:
  66   case ARM::tPOP_RET:
  67   case ARM::tB:
  68   case ARM::tBR_JTr:
  69     return true;
  70   default:
  71     break;
  72   }
  73
  74   return false;
  75 }
  76
  77 bool Thumb1InstrInfo::isMoveInstr(const MachineInstr &MI,
  78                                   unsigned &SrcReg, unsigned &DstReg,
  79                                   unsigned& SrcSubIdx, unsigned& DstSubIdx) const {
  80   SrcSubIdx = DstSubIdx = 0; // No sub-registers.
  81
  82   unsigned oc = MI.getOpcode();
  83   switch (oc) {
  84   default:
  85     return false;
  86   case ARM::tMOVr:
  87   case ARM::tMOVhir2lor:
  88   case ARM::tMOVlor2hir:
  89   case ARM::tMOVhir2hir:
  90     assert(MI.getDesc().getNumOperands() >= 2 &&
  91            MI.getOperand(0).isReg() &&
  92            MI.getOperand(1).isReg() &&
  93            "Invalid Thumb MOV instruction");
  94     SrcReg = MI.getOperand(1).getReg();
  95     DstReg = MI.getOperand(0).getReg();
  96     return true;
  97   }
  98 }
  99
 100 unsigned Thumb1InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 101                                               int &FrameIndex) const {
 102   switch (MI->getOpcode()) {
 103   default: break;
 104   case ARM::tRestore:
 105     if (MI->getOperand(1).isFI() &&
 106         MI->getOperand(2).isImm() &&
 107         MI->getOperand(2).getImm() == 0) {
 108       FrameIndex = MI->getOperand(1).getIndex();
 109       return MI->getOperand(0).getReg();
 110     }
 111     break;
 112   }
 113   return 0;
 114 }
 115
 116 unsigned Thumb1InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 117                                              int &FrameIndex) const {
 118   switch (MI->getOpcode()) {
 119   default: break;
 120   case ARM::tSpill:
 121     if (MI->getOperand(1).isFI() &&
 122         MI->getOperand(2).isImm() &&
 123         MI->getOperand(2).getImm() == 0) {
 124       FrameIndex = MI->getOperand(1).getIndex();
 125       return MI->getOperand(0).getReg();
 126     }
 127     break;
 128   }
 129   return 0;
 130 }
 131
 132 bool Thumb1InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 133                                    MachineBasicBlock::iterator I,
 134                                    unsigned DestReg, unsigned SrcReg,
 135                                    const TargetRegisterClass *DestRC,
 136                                    const TargetRegisterClass *SrcRC) const {
 137   DebugLoc DL = DebugLoc::getUnknownLoc();
 138   if (I != MBB.end()) DL = I->getDebugLoc();
 139
 140   if (DestRC == ARM::GPRRegisterClass) {
 141     if (SrcRC == ARM::GPRRegisterClass) {
 142       BuildMI(MBB, I, DL, get(ARM::tMOVhir2hir), DestReg).addReg(SrcReg);
 143       return true;
 144     } else if (SrcRC == ARM::tGPRRegisterClass) {
 145       BuildMI(MBB, I, DL, get(ARM::tMOVlor2hir), DestReg).addReg(SrcReg);
 146       return true;
 147     }
 148   } else if (DestRC == ARM::tGPRRegisterClass) {
 149     if (SrcRC == ARM::GPRRegisterClass) {
 150       BuildMI(MBB, I, DL, get(ARM::tMOVhir2lor), DestReg).addReg(SrcReg);
 151       return true;
 152     } else if (SrcRC == ARM::tGPRRegisterClass) {
 153       BuildMI(MBB, I, DL, get(ARM::tMOVr), DestReg).addReg(SrcReg);
 154       return true;
 155     }
 156   }
 157
 158   return false;
 159 }
 160
 161 bool Thumb1InstrInfo::
 162 canFoldMemoryOperand(const MachineInstr *MI,
 163                      const SmallVectorImpl<unsigned> &Ops) const {
 164   if (Ops.size() != 1) return false;
 165
 166   unsigned OpNum = Ops[0];
 167   unsigned Opc = MI->getOpcode();
 168   switch (Opc) {
 169   default: break;
 170   case ARM::tMOVr:
 171   case ARM::tMOVlor2hir:
 172   case ARM::tMOVhir2lor:
 173   case ARM::tMOVhir2hir: {
 174     if (OpNum == 0) { // move -> store
 175       unsigned SrcReg = MI->getOperand(1).getReg();
 176       if (RI.isPhysicalRegister(SrcReg) && !isARMLowRegister(SrcReg))
 177         // tSpill cannot take a high register operand.
 178         return false;
 179     } else {          // move -> load
 180       unsigned DstReg = MI->getOperand(0).getReg();
 181       if (RI.isPhysicalRegister(DstReg) && !isARMLowRegister(DstReg))
 182         // tRestore cannot target a high register operand.
 183         return false;
 184     }
 185     return true;
 186   }
 187   }
 188
 189   return false;
 190 }
 191
 192 void Thumb1InstrInfo::
 193 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 194                     unsigned SrcReg, bool isKill, int FI,
 195                     const TargetRegisterClass *RC) const {
 196   DebugLoc DL = DebugLoc::getUnknownLoc();
 197   if (I != MBB.end()) DL = I->getDebugLoc();
 198
 199   assert(RC == ARM::tGPRRegisterClass && "Unknown regclass!");
 200
 201   if (RC == ARM::tGPRRegisterClass) {
 202     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::tSpill))
 203                    .addReg(SrcReg, getKillRegState(isKill))
 204                    .addFrameIndex(FI).addImm(0));
 205   }
 206 }
 207
 208 void Thumb1InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 209                                      bool isKill,
 210                                      SmallVectorImpl<MachineOperand> &Addr,
 211                                      const TargetRegisterClass *RC,
 212                                      SmallVectorImpl<MachineInstr*> &NewMIs) const{
 213   DebugLoc DL = DebugLoc::getUnknownLoc();
 214   unsigned Opc = 0;
 215
 216   assert(RC == ARM::GPRRegisterClass && "Unknown regclass!");
 217   if (RC == ARM::GPRRegisterClass) {
 218     Opc = Addr[0].isFI() ? ARM::tSpill : ARM::tSTR;
 219   }
 220
 221   MachineInstrBuilder MIB =
 222     BuildMI(MF, DL,  get(Opc)).addReg(SrcReg, getKillRegState(isKill));
 223   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 224     MIB.addOperand(Addr[i]);
 225   AddDefaultPred(MIB);
 226   NewMIs.push_back(MIB);
 227   return;
 228 }
 229
 230 void Thumb1InstrInfo::
 231 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 232                      unsigned DestReg, int FI,
 233                      const TargetRegisterClass *RC) const {
 234   DebugLoc DL = DebugLoc::getUnknownLoc();
 235   if (I != MBB.end()) DL = I->getDebugLoc();
 236
 237   assert(RC == ARM::tGPRRegisterClass && "Unknown regclass!");
 238
 239   if (RC == ARM::tGPRRegisterClass) {
 240     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::tRestore), DestReg)
 241                    .addFrameIndex(FI).addImm(0));
 242   }
 243 }
 244
 245 void Thumb1InstrInfo::
 246 loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 247                 SmallVectorImpl<MachineOperand> &Addr,
 248                 const TargetRegisterClass *RC,
 249                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
 250   DebugLoc DL = DebugLoc::getUnknownLoc();
 251   unsigned Opc = 0;
 252
 253   if (RC == ARM::GPRRegisterClass) {
 254     Opc = Addr[0].isFI() ? ARM::tRestore : ARM::tLDR;
 255   }
 256
 257   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
 258   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 259     MIB.addOperand(Addr[i]);
 260   AddDefaultPred(MIB);
 261   NewMIs.push_back(MIB);
 262   return;
 263 }
 264
 265 bool Thumb1InstrInfo::
 266 spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 267                           MachineBasicBlock::iterator MI,
 268                           const std::vector<CalleeSavedInfo> &CSI) const {
 269   if (CSI.empty())
 270     return false;
 271
 272   DebugLoc DL = DebugLoc::getUnknownLoc();
 273   if (MI != MBB.end()) DL = MI->getDebugLoc();
 274
 275   MachineInstrBuilder MIB = BuildMI(MBB, MI, DL, get(ARM::tPUSH));
 276   for (unsigned i = CSI.size(); i != 0; --i) {
 277     unsigned Reg = CSI[i-1].getReg();
 278     // Add the callee-saved register as live-in. It's killed at the spill.
 279     MBB.addLiveIn(Reg);
 280     MIB.addReg(Reg, RegState::Kill);
 281   }
 282   return true;
 283 }
 284
 285 bool Thumb1InstrInfo::
 286 restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 287                             MachineBasicBlock::iterator MI,
 288                             const std::vector<CalleeSavedInfo> &CSI) const {
 289   MachineFunction &MF = *MBB.getParent();
 290   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 291   if (CSI.empty())
 292     return false;
 293
 294   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 295   MachineInstr *PopMI = MF.CreateMachineInstr(get(ARM::tPOP),MI->getDebugLoc());
 296   for (unsigned i = CSI.size(); i != 0; --i) {
 297     unsigned Reg = CSI[i-1].getReg();
 298     if (Reg == ARM::LR) {
 299       // Special epilogue for vararg functions. See emitEpilogue
 300       if (isVarArg)
 301         continue;
 302       Reg = ARM::PC;
 303       PopMI->setDesc(get(ARM::tPOP_RET));
 304       MI = MBB.erase(MI);
 305     }
 306     PopMI->addOperand(MachineOperand::CreateReg(Reg, true));
 307   }
 308
 309   // It's illegal to emit pop instruction without operands.
 310   if (PopMI->getNumOperands() > 0)
 311     MBB.insert(MI, PopMI);
 312
 313   return true;
 314 }
 315
 316 MachineInstr *Thumb1InstrInfo::
 317 foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
 318                       const SmallVectorImpl<unsigned> &Ops, int FI) const {
 319   if (Ops.size() != 1) return NULL;
 320
 321   unsigned OpNum = Ops[0];
 322   unsigned Opc = MI->getOpcode();
 323   MachineInstr *NewMI = NULL;
 324   switch (Opc) {
 325   default: break;
 326   case ARM::tMOVr:
 327   case ARM::tMOVlor2hir:
 328   case ARM::tMOVhir2lor:
 329   case ARM::tMOVhir2hir: {
 330     if (OpNum == 0) { // move -> store
 331       unsigned SrcReg = MI->getOperand(1).getReg();
 332       bool isKill = MI->getOperand(1).isKill();
 333       if (RI.isPhysicalRegister(SrcReg) && !isARMLowRegister(SrcReg))
 334         // tSpill cannot take a high register operand.
 335         break;
 336       NewMI = AddDefaultPred(BuildMI(MF, MI->getDebugLoc(), get(ARM::tSpill))
 337                              .addReg(SrcReg, getKillRegState(isKill))
 338                              .addFrameIndex(FI).addImm(0));
 339     } else {          // move -> load
 340       unsigned DstReg = MI->getOperand(0).getReg();
 341       if (RI.isPhysicalRegister(DstReg) && !isARMLowRegister(DstReg))
 342         // tRestore cannot target a high register operand.
 343         break;
 344       bool isDead = MI->getOperand(0).isDead();
 345       NewMI = AddDefaultPred(BuildMI(MF, MI->getDebugLoc(), get(ARM::tRestore))
 346                              .addReg(DstReg,
 347                                      RegState::Define | getDeadRegState(isDead))
 348                              .addFrameIndex(FI).addImm(0));
 349     }
 350     break;
 351   }
 352   }
 353
 354   return NewMI;
 355 }