lib/Target/ARM/Thumb1InstrInfo.cpp

   1 //===- Thumb1InstrInfo.cpp - Thumb-1 Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Thumb1InstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMGenInstrInfo.inc"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/MachineMemOperand.h"
  21 #include "llvm/CodeGen/PseudoSourceValue.h"
  22 #include "llvm/ADT/SmallVector.h"
  23 #include "Thumb1InstrInfo.h"
  24
  25 using namespace llvm;
  26
  27 Thumb1InstrInfo::Thumb1InstrInfo(const ARMSubtarget &STI)
  28   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  29 }
  30
  31 unsigned Thumb1InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  32   return 0;
  33 }
  34
  35 bool Thumb1InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
  36                                    MachineBasicBlock::iterator I,
  37                                    unsigned DestReg, unsigned SrcReg,
  38                                    const TargetRegisterClass *DestRC,
  39                                    const TargetRegisterClass *SrcRC) const {
  40   DebugLoc DL;
  41   if (I != MBB.end()) DL = I->getDebugLoc();
  42
  43   if (DestRC == ARM::GPRRegisterClass) {
  44     if (SrcRC == ARM::GPRRegisterClass) {
  45       BuildMI(MBB, I, DL, get(ARM::tMOVgpr2gpr), DestReg).addReg(SrcReg);
  46       return true;
  47     } else if (SrcRC == ARM::tGPRRegisterClass) {
  48       BuildMI(MBB, I, DL, get(ARM::tMOVtgpr2gpr), DestReg).addReg(SrcReg);
  49       return true;
  50     }
  51   } else if (DestRC == ARM::tGPRRegisterClass) {
  52     if (SrcRC == ARM::GPRRegisterClass) {
  53       BuildMI(MBB, I, DL, get(ARM::tMOVgpr2tgpr), DestReg).addReg(SrcReg);
  54       return true;
  55     } else if (SrcRC == ARM::tGPRRegisterClass) {
  56       BuildMI(MBB, I, DL, get(ARM::tMOVr), DestReg).addReg(SrcReg);
  57       return true;
  58     }
  59   }
  60
  61   return false;
  62 }
  63
  64 bool Thumb1InstrInfo::
  65 canFoldMemoryOperand(const MachineInstr *MI,
  66                      const SmallVectorImpl<unsigned> &Ops) const {
  67   if (Ops.size() != 1) return false;
  68
  69   unsigned OpNum = Ops[0];
  70   unsigned Opc = MI->getOpcode();
  71   switch (Opc) {
  72   default: break;
  73   case ARM::tMOVr:
  74   case ARM::tMOVtgpr2gpr:
  75   case ARM::tMOVgpr2tgpr:
  76   case ARM::tMOVgpr2gpr: {
  77     if (OpNum == 0) { // move -> store
  78       unsigned SrcReg = MI->getOperand(1).getReg();
  79       if (TargetRegisterInfo::isPhysicalRegister(SrcReg) &&
  80           !isARMLowRegister(SrcReg))
  81         // tSpill cannot take a high register operand.
  82         return false;
  83     } else {          // move -> load
  84       unsigned DstReg = MI->getOperand(0).getReg();
  85       if (TargetRegisterInfo::isPhysicalRegister(DstReg) &&
  86           !isARMLowRegister(DstReg))
  87         // tRestore cannot target a high register operand.
  88         return false;
  89     }
  90     return true;
  91   }
  92   }
  93
  94   return false;
  95 }
  96
  97 void Thumb1InstrInfo::
  98 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
  99                     unsigned SrcReg, bool isKill, int FI,
 100                     const TargetRegisterClass *RC,
 101                     const TargetRegisterInfo *TRI) const {
 102   assert((RC == ARM::tGPRRegisterClass ||
 103           (TargetRegisterInfo::isPhysicalRegister(SrcReg) &&
 104            isARMLowRegister(SrcReg))) && "Unknown regclass!");
 105
 106   if (RC == ARM::tGPRRegisterClass ||
 107       (TargetRegisterInfo::isPhysicalRegister(SrcReg) &&
 108        isARMLowRegister(SrcReg))) {
 109     DebugLoc DL;
 110     if (I != MBB.end()) DL = I->getDebugLoc();
 111
 112     MachineFunction &MF = *MBB.getParent();
 113     MachineFrameInfo &MFI = *MF.getFrameInfo();
 114     MachineMemOperand *MMO =
 115       MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 116                               MachineMemOperand::MOStore, 0,
 117                               MFI.getObjectSize(FI),
 118                               MFI.getObjectAlignment(FI));
 119     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::tSpill))
 120                    .addReg(SrcReg, getKillRegState(isKill))
 121                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 122   }
 123 }
 124
 125 void Thumb1InstrInfo::
 126 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 127                      unsigned DestReg, int FI,
 128                      const TargetRegisterClass *RC,
 129                      const TargetRegisterInfo *TRI) const {
 130   assert((RC == ARM::tGPRRegisterClass ||
 131           (TargetRegisterInfo::isPhysicalRegister(DestReg) &&
 132            isARMLowRegister(DestReg))) && "Unknown regclass!");
 133
 134   if (RC == ARM::tGPRRegisterClass ||
 135       (TargetRegisterInfo::isPhysicalRegister(DestReg) &&
 136        isARMLowRegister(DestReg))) {
 137     DebugLoc DL;
 138     if (I != MBB.end()) DL = I->getDebugLoc();
 139
 140     MachineFunction &MF = *MBB.getParent();
 141     MachineFrameInfo &MFI = *MF.getFrameInfo();
 142     MachineMemOperand *MMO =
 143       MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 144                               MachineMemOperand::MOLoad, 0,
 145                               MFI.getObjectSize(FI),
 146                               MFI.getObjectAlignment(FI));
 147     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::tRestore), DestReg)
 148                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 149   }
 150 }
 151
 152 bool Thumb1InstrInfo::
 153 spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 154                           MachineBasicBlock::iterator MI,
 155                           const std::vector<CalleeSavedInfo> &CSI) const {
 156   if (CSI.empty())
 157     return false;
 158
 159   DebugLoc DL;
 160   if (MI != MBB.end()) DL = MI->getDebugLoc();
 161
 162   MachineInstrBuilder MIB = BuildMI(MBB, MI, DL, get(ARM::tPUSH));
 163   AddDefaultPred(MIB);
 164   for (unsigned i = CSI.size(); i != 0; --i) {
 165     unsigned Reg = CSI[i-1].getReg();
 166     // Add the callee-saved register as live-in. It's killed at the spill.
 167     MBB.addLiveIn(Reg);
 168     MIB.addReg(Reg, RegState::Kill);
 169   }
 170   return true;
 171 }
 172
 173 bool Thumb1InstrInfo::
 174 restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 175                             MachineBasicBlock::iterator MI,
 176                             const std::vector<CalleeSavedInfo> &CSI) const {
 177   MachineFunction &MF = *MBB.getParent();
 178   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 179   if (CSI.empty())
 180     return false;
 181
 182   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 183   DebugLoc DL = MI->getDebugLoc();
 184   MachineInstrBuilder MIB = BuildMI(MF, DL, get(ARM::tPOP));
 185   AddDefaultPred(MIB);
 186
 187   bool NumRegs = false;
 188   for (unsigned i = CSI.size(); i != 0; --i) {
 189     unsigned Reg = CSI[i-1].getReg();
 190     if (Reg == ARM::LR) {
 191       // Special epilogue for vararg functions. See emitEpilogue
 192       if (isVarArg)
 193         continue;
 194       Reg = ARM::PC;
 195       (*MIB).setDesc(get(ARM::tPOP_RET));
 196       MI = MBB.erase(MI);
 197     }
 198     MIB.addReg(Reg, getDefRegState(true));
 199     NumRegs = true;
 200   }
 201
 202   // It's illegal to emit pop instruction without operands.
 203   if (NumRegs)
 204     MBB.insert(MI, &*MIB);
 205   else
 206     MF.DeleteMachineInstr(MIB);
 207
 208   return true;
 209 }
 210
 211 MachineInstr *Thumb1InstrInfo::
 212 foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
 213                       const SmallVectorImpl<unsigned> &Ops, int FI) const {
 214   if (Ops.size() != 1) return NULL;
 215
 216   unsigned OpNum = Ops[0];
 217   unsigned Opc = MI->getOpcode();
 218   MachineInstr *NewMI = NULL;
 219   switch (Opc) {
 220   default: break;
 221   case ARM::tMOVr:
 222   case ARM::tMOVtgpr2gpr:
 223   case ARM::tMOVgpr2tgpr:
 224   case ARM::tMOVgpr2gpr: {
 225     if (OpNum == 0) { // move -> store
 226       unsigned SrcReg = MI->getOperand(1).getReg();
 227       bool isKill = MI->getOperand(1).isKill();
 228       if (TargetRegisterInfo::isPhysicalRegister(SrcReg) &&
 229           !isARMLowRegister(SrcReg))
 230         // tSpill cannot take a high register operand.
 231         break;
 232       NewMI = AddDefaultPred(BuildMI(MF, MI->getDebugLoc(), get(ARM::tSpill))
 233                              .addReg(SrcReg, getKillRegState(isKill))
 234                              .addFrameIndex(FI).addImm(0));
 235     } else {          // move -> load
 236       unsigned DstReg = MI->getOperand(0).getReg();
 237       if (TargetRegisterInfo::isPhysicalRegister(DstReg) &&
 238           !isARMLowRegister(DstReg))
 239         // tRestore cannot target a high register operand.
 240         break;
 241       bool isDead = MI->getOperand(0).isDead();
 242       NewMI = AddDefaultPred(BuildMI(MF, MI->getDebugLoc(), get(ARM::tRestore))
 243                              .addReg(DstReg,
 244                                      RegState::Define | getDeadRegState(isDead))
 245                              .addFrameIndex(FI).addImm(0));
 246     }
 247     break;
 248   }
 249   }
 250
 251   return NewMI;
 252 }