lib/Target/ARM/README-Thumb.txt

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   2 // Random ideas for the ARM backend (Thumb specific).
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   5 * Add support for compiling functions in both ARM and Thumb mode, then taking
   6   the smallest.
   7 * Add support for compiling individual basic blocks in thumb mode, when in a
   8   larger ARM function.  This can be used for presumed cold code, like paths
   9   to abort (failure path of asserts), EH handling code, etc.
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  11 * Thumb doesn't have normal pre/post increment addressing modes, but you can
  12   load/store 32-bit integers with pre/postinc by using load/store multiple
  13   instrs with a single register.
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  15 * Make better use of high registers r8, r10, r11, r12 (ip). Some variants of add
  16   and cmp instructions can use high registers. Also, we can use them as
  17   temporaries to spill values into.
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  19 * In thumb mode, short, byte, and bool preferred alignments are currently set
  20   to 4 to accommodate ISA restriction (i.e. add sp, #imm, imm must be multiple
  21   of 4).
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  25 Potential jumptable improvements:
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  27 * If we know function size is less than (1 << 16) * 2 bytes, we can use 16-bit
  28   jumptable entries (e.g. (L1 - L2) >> 1). Or even smaller entries if the
  29   function is even smaller. This also applies to ARM.
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  31 * Thumb jumptable codegen can improve given some help from the assembler. This
  32   is what we generate right now:
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  34         .set PCRELV0, (LJTI1_0_0-(LPCRELL0+4))
  35 LPCRELL0:
  36         mov r1, #PCRELV0
  37         add r1, pc
  38         ldr r0, [r0, r1]
  39         cpy pc, r0
  40         .align  2
  41 LJTI1_0_0:
  42         .long    LBB1_3
  43         ...
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  45 Note there is another pc relative add that we can take advantage of.
  46      add r1, pc, #imm_8 * 4
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  48 We should be able to generate:
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  50 LPCRELL0:
  51         add r1, LJTI1_0_0
  52         ldr r0, [r0, r1]
  53         cpy pc, r0
  54         .align  2
  55 LJTI1_0_0:
  56         .long    LBB1_3
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  58 if the assembler can translate the add to:
  59        add r1, pc, #((LJTI1_0_0-(LPCRELL0+4))&0xfffffffc)
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  61 Note the assembler also does something similar to constpool load:
  62 LPCRELL0:
  63      ldr r0, LCPI1_0
  64 =>
  65      ldr r0, pc, #((LCPI1_0-(LPCRELL0+4))&0xfffffffc)