lib/Target/ARM/NEONPreAllocPass.cpp

   1 //===-- NEONPreAllocPass.cpp - Allocate adjacent NEON registers--*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #define DEBUG_TYPE "neon-prealloc"
  11 #include "ARM.h"
  12 #include "ARMInstrInfo.h"
  13 #include "llvm/CodeGen/MachineInstr.h"
  14 #include "llvm/CodeGen/MachineInstrBuilder.h"
  15 #include "llvm/CodeGen/MachineFunctionPass.h"
  16 using namespace llvm;
  17
  18 namespace {
  19   class VISIBILITY_HIDDEN NEONPreAllocPass : public MachineFunctionPass {
  20     const TargetInstrInfo *TII;
  21
  22   public:
  23     static char ID;
  24     NEONPreAllocPass() : MachineFunctionPass(&ID) {}
  25
  26     virtual bool runOnMachineFunction(MachineFunction &MF);
  27
  28     virtual const char *getPassName() const {
  29       return "NEON register pre-allocation pass";
  30     }
  31
  32   private:
  33     bool PreAllocNEONRegisters(MachineBasicBlock &MBB);
  34   };
  35
  36   char NEONPreAllocPass::ID = 0;
  37 }
  38
  39 static bool isNEONMultiRegOp(int Opcode, unsigned &FirstOpnd, unsigned &NumRegs,
  40                              unsigned &Offset, unsigned &Stride) {
  41   // Default to unit stride with no offset.
  42   Stride = 1;
  43   Offset = 0;
  44
  45   switch (Opcode) {
  46   default:
  47     break;
  48
  49   case ARM::VLD2d8:
  50   case ARM::VLD2d16:
  51   case ARM::VLD2d32:
  52   case ARM::VLD2d64:
  53   case ARM::VLD2LNd8:
  54   case ARM::VLD2LNd16:
  55   case ARM::VLD2LNd32:
  56     FirstOpnd = 0;
  57     NumRegs = 2;
  58     return true;
  59
  60   case ARM::VLD2q8:
  61   case ARM::VLD2q16:
  62   case ARM::VLD2q32:
  63     FirstOpnd = 0;
  64     NumRegs = 4;
  65     return true;
  66
  67   case ARM::VLD3d8:
  68   case ARM::VLD3d16:
  69   case ARM::VLD3d32:
  70   case ARM::VLD3d64:
  71   case ARM::VLD3LNd8:
  72   case ARM::VLD3LNd16:
  73   case ARM::VLD3LNd32:
  74     FirstOpnd = 0;
  75     NumRegs = 3;
  76     return true;
  77
  78   case ARM::VLD3q8a:
  79   case ARM::VLD3q16a:
  80   case ARM::VLD3q32a:
  81     FirstOpnd = 0;
  82     NumRegs = 3;
  83     Offset = 0;
  84     Stride = 2;
  85     return true;
  86
  87   case ARM::VLD3q8b:
  88   case ARM::VLD3q16b:
  89   case ARM::VLD3q32b:
  90     FirstOpnd = 0;
  91     NumRegs = 3;
  92     Offset = 1;
  93     Stride = 2;
  94     return true;
  95
  96   case ARM::VLD4d8:
  97   case ARM::VLD4d16:
  98   case ARM::VLD4d32:
  99   case ARM::VLD4d64:
 100   case ARM::VLD4LNd8:
 101   case ARM::VLD4LNd16:
 102   case ARM::VLD4LNd32:
 103     FirstOpnd = 0;
 104     NumRegs = 4;
 105     return true;
 106
 107   case ARM::VLD4q8a:
 108   case ARM::VLD4q16a:
 109   case ARM::VLD4q32a:
 110     FirstOpnd = 0;
 111     NumRegs = 4;
 112     Offset = 0;
 113     Stride = 2;
 114     return true;
 115
 116   case ARM::VLD4q8b:
 117   case ARM::VLD4q16b:
 118   case ARM::VLD4q32b:
 119     FirstOpnd = 0;
 120     NumRegs = 4;
 121     Offset = 1;
 122     Stride = 2;
 123     return true;
 124
 125   case ARM::VST2d8:
 126   case ARM::VST2d16:
 127   case ARM::VST2d32:
 128   case ARM::VST2LNd8:
 129   case ARM::VST2LNd16:
 130   case ARM::VST2LNd32:
 131     FirstOpnd = 3;
 132     NumRegs = 2;
 133     return true;
 134
 135   case ARM::VST2q8:
 136   case ARM::VST2q16:
 137   case ARM::VST2q32:
 138     FirstOpnd = 3;
 139     NumRegs = 4;
 140     return true;
 141
 142   case ARM::VST3d8:
 143   case ARM::VST3d16:
 144   case ARM::VST3d32:
 145   case ARM::VST3LNd8:
 146   case ARM::VST3LNd16:
 147   case ARM::VST3LNd32:
 148     FirstOpnd = 3;
 149     NumRegs = 3;
 150     return true;
 151
 152   case ARM::VST3q8a:
 153   case ARM::VST3q16a:
 154   case ARM::VST3q32a:
 155     FirstOpnd = 4;
 156     NumRegs = 3;
 157     Offset = 0;
 158     Stride = 2;
 159     return true;
 160
 161   case ARM::VST3q8b:
 162   case ARM::VST3q16b:
 163   case ARM::VST3q32b:
 164     FirstOpnd = 4;
 165     NumRegs = 3;
 166     Offset = 1;
 167     Stride = 2;
 168     return true;
 169
 170   case ARM::VST4d8:
 171   case ARM::VST4d16:
 172   case ARM::VST4d32:
 173   case ARM::VST4LNd8:
 174   case ARM::VST4LNd16:
 175   case ARM::VST4LNd32:
 176     FirstOpnd = 3;
 177     NumRegs = 4;
 178     return true;
 179
 180   case ARM::VST4q8a:
 181   case ARM::VST4q16a:
 182   case ARM::VST4q32a:
 183     FirstOpnd = 4;
 184     NumRegs = 4;
 185     Offset = 0;
 186     Stride = 2;
 187     return true;
 188
 189   case ARM::VST4q8b:
 190   case ARM::VST4q16b:
 191   case ARM::VST4q32b:
 192     FirstOpnd = 4;
 193     NumRegs = 4;
 194     Offset = 1;
 195     Stride = 2;
 196     return true;
 197
 198   case ARM::VTBL2:
 199     FirstOpnd = 1;
 200     NumRegs = 2;
 201     return true;
 202
 203   case ARM::VTBL3:
 204     FirstOpnd = 1;
 205     NumRegs = 3;
 206     return true;
 207
 208   case ARM::VTBL4:
 209     FirstOpnd = 1;
 210     NumRegs = 4;
 211     return true;
 212
 213   case ARM::VTBX2:
 214     FirstOpnd = 2;
 215     NumRegs = 2;
 216     return true;
 217
 218   case ARM::VTBX3:
 219     FirstOpnd = 2;
 220     NumRegs = 3;
 221     return true;
 222
 223   case ARM::VTBX4:
 224     FirstOpnd = 2;
 225     NumRegs = 4;
 226     return true;
 227   }
 228
 229   return false;
 230 }
 231
 232 bool NEONPreAllocPass::PreAllocNEONRegisters(MachineBasicBlock &MBB) {
 233   bool Modified = false;
 234
 235   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
 236   for (; MBBI != E; ++MBBI) {
 237     MachineInstr *MI = &*MBBI;
 238     unsigned FirstOpnd, NumRegs, Offset, Stride;
 239     if (!isNEONMultiRegOp(MI->getOpcode(), FirstOpnd, NumRegs, Offset, Stride))
 240       continue;
 241
 242     MachineBasicBlock::iterator NextI = next(MBBI);
 243     for (unsigned R = 0; R < NumRegs; ++R) {
 244       MachineOperand &MO = MI->getOperand(FirstOpnd + R);
 245       assert(MO.isReg() && MO.getSubReg() == 0 && "unexpected operand");
 246       unsigned VirtReg = MO.getReg();
 247       assert(TargetRegisterInfo::isVirtualRegister(VirtReg) &&
 248              "expected a virtual register");
 249
 250       // For now, just assign a fixed set of adjacent registers.
 251       // This leaves plenty of room for future improvements.
 252       static const unsigned NEONDRegs[] = {
 253         ARM::D0, ARM::D1, ARM::D2, ARM::D3,
 254         ARM::D4, ARM::D5, ARM::D6, ARM::D7
 255       };
 256       MO.setReg(NEONDRegs[Offset + R * Stride]);
 257
 258       if (MO.isUse()) {
 259         // Insert a copy from VirtReg.
 260         TII->copyRegToReg(MBB, MBBI, MO.getReg(), VirtReg,
 261                           ARM::DPRRegisterClass, ARM::DPRRegisterClass);
 262         if (MO.isKill()) {
 263           MachineInstr *CopyMI = prior(MBBI);
 264           CopyMI->findRegisterUseOperand(VirtReg)->setIsKill();
 265         }
 266         MO.setIsKill();
 267       } else if (MO.isDef() && !MO.isDead()) {
 268         // Add a copy to VirtReg.
 269         TII->copyRegToReg(MBB, NextI, VirtReg, MO.getReg(),
 270                           ARM::DPRRegisterClass, ARM::DPRRegisterClass);
 271       }
 272     }
 273   }
 274
 275   return Modified;
 276 }
 277
 278 bool NEONPreAllocPass::runOnMachineFunction(MachineFunction &MF) {
 279   TII = MF.getTarget().getInstrInfo();
 280
 281   bool Modified = false;
 282   for (MachineFunction::iterator MFI = MF.begin(), E = MF.end(); MFI != E;
 283        ++MFI) {
 284     MachineBasicBlock &MBB = *MFI;
 285     Modified |= PreAllocNEONRegisters(MBB);
 286   }
 287
 288   return Modified;
 289 }
 290
 291 /// createNEONPreAllocPass - returns an instance of the NEON register
 292 /// pre-allocation pass.
 293 FunctionPass *llvm::createNEONPreAllocPass() {
 294   return new NEONPreAllocPass();
 295 }