lib/Target/ARM/MCTargetDesc/ARMMCCodeEmitter.cpp

   1 //===-- ARM/ARMMCCodeEmitter.cpp - Convert ARM code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARMMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/ARMAddressingModes.h"
  16 #include "MCTargetDesc/ARMBaseInfo.h"
  17 #include "MCTargetDesc/ARMFixupKinds.h"
  18 #include "MCTargetDesc/ARMMCExpr.h"
  19 #include "MCTargetDesc/ARMMCTargetDesc.h"
  20 #include "llvm/MC/MCCodeEmitter.h"
  21 #include "llvm/MC/MCExpr.h"
  22 #include "llvm/MC/MCInst.h"
  23 #include "llvm/MC/MCInstrInfo.h"
  24 #include "llvm/MC/MCRegisterInfo.h"
  25 #include "llvm/MC/MCSubtargetInfo.h"
  26 #include "llvm/ADT/APFloat.h"
  27 #include "llvm/ADT/Statistic.h"
  28 #include "llvm/Support/raw_ostream.h"
  29
  30 using namespace llvm;
  31
  32 STATISTIC(MCNumEmitted, "Number of MC instructions emitted.");
  33 STATISTIC(MCNumCPRelocations, "Number of constant pool relocations created.");
  34
  35 namespace {
  36 class ARMMCCodeEmitter : public MCCodeEmitter {
  37   ARMMCCodeEmitter(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  38   void operator=(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  39   const MCInstrInfo &MCII;
  40   const MCSubtargetInfo &STI;
  41
  42 public:
  43   ARMMCCodeEmitter(const MCInstrInfo &mcii, const MCSubtargetInfo &sti,
  44                    MCContext &ctx)
  45     : MCII(mcii), STI(sti) {
  46   }
  47
  48   ~ARMMCCodeEmitter() {}
  49
  50   bool isThumb() const {
  51     // FIXME: Can tablegen auto-generate this?
  52     return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
  53   }
  54   bool isThumb2() const {
  55     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2) != 0;
  56   }
  57   bool isTargetDarwin() const {
  58     Triple TT(STI.getTargetTriple());
  59     Triple::OSType OS = TT.getOS();
  60     return OS == Triple::Darwin || OS == Triple::MacOSX || OS == Triple::IOS;
  61   }
  62
  63   unsigned getMachineSoImmOpValue(unsigned SoImm) const;
  64
  65   // getBinaryCodeForInstr - TableGen'erated function for getting the
  66   // binary encoding for an instruction.
  67   unsigned getBinaryCodeForInstr(const MCInst &MI,
  68                                  SmallVectorImpl<MCFixup> &Fixups) const;
  69
  70   /// getMachineOpValue - Return binary encoding of operand. If the machine
  71   /// operand requires relocation, record the relocation and return zero.
  72   unsigned getMachineOpValue(const MCInst &MI,const MCOperand &MO,
  73                              SmallVectorImpl<MCFixup> &Fixups) const;
  74
  75   /// getHiLo16ImmOpValue - Return the encoding for the hi / low 16-bit of
  76   /// the specified operand. This is used for operands with :lower16: and
  77   /// :upper16: prefixes.
  78   uint32_t getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
  79                                SmallVectorImpl<MCFixup> &Fixups) const;
  80
  81   bool EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx,
  82                               unsigned &Reg, unsigned &Imm,
  83                               SmallVectorImpl<MCFixup> &Fixups) const;
  84
  85   /// getThumbBLTargetOpValue - Return encoding info for Thumb immediate
  86   /// BL branch target.
  87   uint32_t getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
  88                                    SmallVectorImpl<MCFixup> &Fixups) const;
  89
  90   /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
  91   /// BLX branch target.
  92   uint32_t getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
  93                                     SmallVectorImpl<MCFixup> &Fixups) const;
  94
  95   /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
  96   uint32_t getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
  97                                    SmallVectorImpl<MCFixup> &Fixups) const;
  98
  99   /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 100   uint32_t getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 101                                     SmallVectorImpl<MCFixup> &Fixups) const;
 102
 103   /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 104   uint32_t getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 105                                    SmallVectorImpl<MCFixup> &Fixups) const;
 106
 107   /// getBranchTargetOpValue - Return encoding info for 24-bit immediate
 108   /// branch target.
 109   uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 110                                   SmallVectorImpl<MCFixup> &Fixups) const;
 111
 112   /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
 113   /// immediate Thumb2 direct branch target.
 114   uint32_t getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 115                                   SmallVectorImpl<MCFixup> &Fixups) const;
 116
 117   /// getARMBranchTargetOpValue - Return encoding info for 24-bit immediate
 118   /// branch target.
 119   uint32_t getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 120                                      SmallVectorImpl<MCFixup> &Fixups) const;
 121
 122   /// getAdrLabelOpValue - Return encoding info for 12-bit immediate
 123   /// ADR label target.
 124   uint32_t getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 125                               SmallVectorImpl<MCFixup> &Fixups) const;
 126   uint32_t getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 127                               SmallVectorImpl<MCFixup> &Fixups) const;
 128   uint32_t getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 129                               SmallVectorImpl<MCFixup> &Fixups) const;
 130
 131
 132   /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12'
 133   /// operand.
 134   uint32_t getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 135                                    SmallVectorImpl<MCFixup> &Fixups) const;
 136
 137   /// getThumbAddrModeRegRegOpValue - Return encoding for 'reg + reg' operand.
 138   uint32_t getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 139                                          SmallVectorImpl<MCFixup> &Fixups)const;
 140
 141   /// getT2AddrModeImm8s4OpValue - Return encoding info for 'reg +/- imm8<<2'
 142   /// operand.
 143   uint32_t getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 144                                    SmallVectorImpl<MCFixup> &Fixups) const;
 145
 146
 147   /// getLdStSORegOpValue - Return encoding info for 'reg +/- reg shop imm'
 148   /// operand as needed by load/store instructions.
 149   uint32_t getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 150                                SmallVectorImpl<MCFixup> &Fixups) const;
 151
 152   /// getLdStmModeOpValue - Return encoding for load/store multiple mode.
 153   uint32_t getLdStmModeOpValue(const MCInst &MI, unsigned OpIdx,
 154                                SmallVectorImpl<MCFixup> &Fixups) const {
 155     ARM_AM::AMSubMode Mode = (ARM_AM::AMSubMode)MI.getOperand(OpIdx).getImm();
 156     switch (Mode) {
 157     default: assert(0 && "Unknown addressing sub-mode!");
 158     case ARM_AM::da: return 0;
 159     case ARM_AM::ia: return 1;
 160     case ARM_AM::db: return 2;
 161     case ARM_AM::ib: return 3;
 162     }
 163   }
 164   /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 165   ///
 166   unsigned getShiftOp(ARM_AM::ShiftOpc ShOpc) const {
 167     switch (ShOpc) {
 168     default: llvm_unreachable("Unknown shift opc!");
 169     case ARM_AM::no_shift:
 170     case ARM_AM::lsl: return 0;
 171     case ARM_AM::lsr: return 1;
 172     case ARM_AM::asr: return 2;
 173     case ARM_AM::ror:
 174     case ARM_AM::rrx: return 3;
 175     }
 176     return 0;
 177   }
 178
 179   /// getAddrMode2OpValue - Return encoding for addrmode2 operands.
 180   uint32_t getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 181                                SmallVectorImpl<MCFixup> &Fixups) const;
 182
 183   /// getAddrMode2OffsetOpValue - Return encoding for am2offset operands.
 184   uint32_t getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 185                                      SmallVectorImpl<MCFixup> &Fixups) const;
 186
 187   /// getAddrMode3OffsetOpValue - Return encoding for am3offset operands.
 188   uint32_t getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 189                                      SmallVectorImpl<MCFixup> &Fixups) const;
 190
 191   /// getAddrMode3OpValue - Return encoding for addrmode3 operands.
 192   uint32_t getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 193                                SmallVectorImpl<MCFixup> &Fixups) const;
 194
 195   /// getAddrModeThumbSPOpValue - Return encoding info for 'reg +/- imm12'
 196   /// operand.
 197   uint32_t getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 198                                      SmallVectorImpl<MCFixup> &Fixups) const;
 199
 200   /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
 201   uint32_t getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
 202                                 SmallVectorImpl<MCFixup> &Fixups) const;
 203
 204   /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 205   uint32_t getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 206                                 SmallVectorImpl<MCFixup> &Fixups) const;
 207
 208   /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm8' operand.
 209   uint32_t getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 210                                SmallVectorImpl<MCFixup> &Fixups) const;
 211
 212   /// getCCOutOpValue - Return encoding of the 's' bit.
 213   unsigned getCCOutOpValue(const MCInst &MI, unsigned Op,
 214                            SmallVectorImpl<MCFixup> &Fixups) const {
 215     // The operand is either reg0 or CPSR. The 's' bit is encoded as '0' or
 216     // '1' respectively.
 217     return MI.getOperand(Op).getReg() == ARM::CPSR;
 218   }
 219
 220   /// getSOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 221   unsigned getSOImmOpValue(const MCInst &MI, unsigned Op,
 222                            SmallVectorImpl<MCFixup> &Fixups) const {
 223     unsigned SoImm = MI.getOperand(Op).getImm();
 224     int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 225     assert(SoImmVal != -1 && "Not a valid so_imm value!");
 226
 227     // Encode rotate_imm.
 228     unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 229       << ARMII::SoRotImmShift;
 230
 231     // Encode immed_8.
 232     Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 233     return Binary;
 234   }
 235
 236   /// getT2SOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 237   unsigned getT2SOImmOpValue(const MCInst &MI, unsigned Op,
 238                            SmallVectorImpl<MCFixup> &Fixups) const {
 239     unsigned SoImm = MI.getOperand(Op).getImm();
 240     unsigned Encoded =  ARM_AM::getT2SOImmVal(SoImm);
 241     assert(Encoded != ~0U && "Not a Thumb2 so_imm value?");
 242     return Encoded;
 243   }
 244
 245   unsigned getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
 246     SmallVectorImpl<MCFixup> &Fixups) const;
 247   unsigned getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
 248     SmallVectorImpl<MCFixup> &Fixups) const;
 249   unsigned getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
 250     SmallVectorImpl<MCFixup> &Fixups) const;
 251   unsigned getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
 252     SmallVectorImpl<MCFixup> &Fixups) const;
 253
 254   /// getSORegOpValue - Return an encoded so_reg shifted register value.
 255   unsigned getSORegRegOpValue(const MCInst &MI, unsigned Op,
 256                            SmallVectorImpl<MCFixup> &Fixups) const;
 257   unsigned getSORegImmOpValue(const MCInst &MI, unsigned Op,
 258                            SmallVectorImpl<MCFixup> &Fixups) const;
 259   unsigned getT2SORegOpValue(const MCInst &MI, unsigned Op,
 260                              SmallVectorImpl<MCFixup> &Fixups) const;
 261
 262   unsigned getRotImmOpValue(const MCInst &MI, unsigned Op,
 263                             SmallVectorImpl<MCFixup> &Fixups) const {
 264     switch (MI.getOperand(Op).getImm()) {
 265     default: assert (0 && "Not a valid rot_imm value!");
 266     case 0:  return 0;
 267     case 8:  return 1;
 268     case 16: return 2;
 269     case 24: return 3;
 270     }
 271   }
 272
 273   unsigned getImmMinusOneOpValue(const MCInst &MI, unsigned Op,
 274                                  SmallVectorImpl<MCFixup> &Fixups) const {
 275     return MI.getOperand(Op).getImm() - 1;
 276   }
 277
 278   unsigned getNEONVcvtImm32OpValue(const MCInst &MI, unsigned Op,
 279                                    SmallVectorImpl<MCFixup> &Fixups) const {
 280     return 64 - MI.getOperand(Op).getImm();
 281   }
 282
 283   unsigned getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
 284                                       SmallVectorImpl<MCFixup> &Fixups) const;
 285
 286   unsigned getMsbOpValue(const MCInst &MI, unsigned Op,
 287                          SmallVectorImpl<MCFixup> &Fixups) const;
 288
 289   unsigned getRegisterListOpValue(const MCInst &MI, unsigned Op,
 290                                   SmallVectorImpl<MCFixup> &Fixups) const;
 291   unsigned getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
 292                                       SmallVectorImpl<MCFixup> &Fixups) const;
 293   unsigned getAddrMode6OneLane32AddressOpValue(const MCInst &MI, unsigned Op,
 294                                         SmallVectorImpl<MCFixup> &Fixups) const;
 295   unsigned getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
 296                                         SmallVectorImpl<MCFixup> &Fixups) const;
 297   unsigned getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
 298                                      SmallVectorImpl<MCFixup> &Fixups) const;
 299
 300   unsigned getShiftRight8Imm(const MCInst &MI, unsigned Op,
 301                              SmallVectorImpl<MCFixup> &Fixups) const;
 302   unsigned getShiftRight16Imm(const MCInst &MI, unsigned Op,
 303                               SmallVectorImpl<MCFixup> &Fixups) const;
 304   unsigned getShiftRight32Imm(const MCInst &MI, unsigned Op,
 305                               SmallVectorImpl<MCFixup> &Fixups) const;
 306   unsigned getShiftRight64Imm(const MCInst &MI, unsigned Op,
 307                               SmallVectorImpl<MCFixup> &Fixups) const;
 308
 309   unsigned NEONThumb2DataIPostEncoder(const MCInst &MI,
 310                                       unsigned EncodedValue) const;
 311   unsigned NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 312                                           unsigned EncodedValue) const;
 313   unsigned NEONThumb2DupPostEncoder(const MCInst &MI,
 314                                     unsigned EncodedValue) const;
 315
 316   unsigned VFPThumb2PostEncoder(const MCInst &MI,
 317                                 unsigned EncodedValue) const;
 318
 319   void EmitByte(unsigned char C, raw_ostream &OS) const {
 320     OS << (char)C;
 321   }
 322
 323   void EmitConstant(uint64_t Val, unsigned Size, raw_ostream &OS) const {
 324     // Output the constant in little endian byte order.
 325     for (unsigned i = 0; i != Size; ++i) {
 326       EmitByte(Val & 255, OS);
 327       Val >>= 8;
 328     }
 329   }
 330
 331   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 332                          SmallVectorImpl<MCFixup> &Fixups) const;
 333 };
 334
 335 } // end anonymous namespace
 336
 337 MCCodeEmitter *llvm::createARMMCCodeEmitter(const MCInstrInfo &MCII,
 338                                             const MCSubtargetInfo &STI,
 339                                             MCContext &Ctx) {
 340   return new ARMMCCodeEmitter(MCII, STI, Ctx);
 341 }
 342
 343 /// NEONThumb2DataIPostEncoder - Post-process encoded NEON data-processing
 344 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 345 /// Thumb2 mode.
 346 unsigned ARMMCCodeEmitter::NEONThumb2DataIPostEncoder(const MCInst &MI,
 347                                                  unsigned EncodedValue) const {
 348   if (isThumb2()) {
 349     // NEON Thumb2 data-processsing encodings are very simple: bit 24 is moved
 350     // to bit 12 of the high half-word (i.e. bit 28), and bits 27-24 are
 351     // set to 1111.
 352     unsigned Bit24 = EncodedValue & 0x01000000;
 353     unsigned Bit28 = Bit24 << 4;
 354     EncodedValue &= 0xEFFFFFFF;
 355     EncodedValue |= Bit28;
 356     EncodedValue |= 0x0F000000;
 357   }
 358
 359   return EncodedValue;
 360 }
 361
 362 /// NEONThumb2LoadStorePostEncoder - Post-process encoded NEON load/store
 363 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 364 /// Thumb2 mode.
 365 unsigned ARMMCCodeEmitter::NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 366                                                  unsigned EncodedValue) const {
 367   if (isThumb2()) {
 368     EncodedValue &= 0xF0FFFFFF;
 369     EncodedValue |= 0x09000000;
 370   }
 371
 372   return EncodedValue;
 373 }
 374
 375 /// NEONThumb2DupPostEncoder - Post-process encoded NEON vdup
 376 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 377 /// Thumb2 mode.
 378 unsigned ARMMCCodeEmitter::NEONThumb2DupPostEncoder(const MCInst &MI,
 379                                                  unsigned EncodedValue) const {
 380   if (isThumb2()) {
 381     EncodedValue &= 0x00FFFFFF;
 382     EncodedValue |= 0xEE000000;
 383   }
 384
 385   return EncodedValue;
 386 }
 387
 388 /// VFPThumb2PostEncoder - Post-process encoded VFP instructions and rewrite
 389 /// them to their Thumb2 form if we are currently in Thumb2 mode.
 390 unsigned ARMMCCodeEmitter::
 391 VFPThumb2PostEncoder(const MCInst &MI, unsigned EncodedValue) const {
 392   if (isThumb2()) {
 393     EncodedValue &= 0x0FFFFFFF;
 394     EncodedValue |= 0xE0000000;
 395   }
 396   return EncodedValue;
 397 }
 398
 399 /// getMachineOpValue - Return binary encoding of operand. If the machine
 400 /// operand requires relocation, record the relocation and return zero.
 401 unsigned ARMMCCodeEmitter::
 402 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 403                   SmallVectorImpl<MCFixup> &Fixups) const {
 404   if (MO.isReg()) {
 405     unsigned Reg = MO.getReg();
 406     unsigned RegNo = getARMRegisterNumbering(Reg);
 407
 408     // Q registers are encoded as 2x their register number.
 409     switch (Reg) {
 410     default:
 411       return RegNo;
 412     case ARM::Q0:  case ARM::Q1:  case ARM::Q2:  case ARM::Q3:
 413     case ARM::Q4:  case ARM::Q5:  case ARM::Q6:  case ARM::Q7:
 414     case ARM::Q8:  case ARM::Q9:  case ARM::Q10: case ARM::Q11:
 415     case ARM::Q12: case ARM::Q13: case ARM::Q14: case ARM::Q15:
 416       return 2 * RegNo;
 417     }
 418   } else if (MO.isImm()) {
 419     return static_cast<unsigned>(MO.getImm());
 420   } else if (MO.isFPImm()) {
 421     return static_cast<unsigned>(APFloat(MO.getFPImm())
 422                      .bitcastToAPInt().getHiBits(32).getLimitedValue());
 423   }
 424
 425   llvm_unreachable("Unable to encode MCOperand!");
 426   return 0;
 427 }
 428
 429 /// getAddrModeImmOpValue - Return encoding info for 'reg +/- imm' operand.
 430 bool ARMMCCodeEmitter::
 431 EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx, unsigned &Reg,
 432                        unsigned &Imm, SmallVectorImpl<MCFixup> &Fixups) const {
 433   const MCOperand &MO  = MI.getOperand(OpIdx);
 434   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 435
 436   Reg = getARMRegisterNumbering(MO.getReg());
 437
 438   int32_t SImm = MO1.getImm();
 439   bool isAdd = true;
 440
 441   // Special value for #-0
 442   if (SImm == INT32_MIN)
 443     SImm = 0;
 444
 445   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 446   if (SImm < 0) {
 447     SImm = -SImm;
 448     isAdd = false;
 449   }
 450
 451   Imm = SImm;
 452   return isAdd;
 453 }
 454
 455 /// getBranchTargetOpValue - Helper function to get the branch target operand,
 456 /// which is either an immediate or requires a fixup.
 457 static uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 458                                        unsigned FixupKind,
 459                                        SmallVectorImpl<MCFixup> &Fixups) {
 460   const MCOperand &MO = MI.getOperand(OpIdx);
 461
 462   // If the destination is an immediate, we have nothing to do.
 463   if (MO.isImm()) return MO.getImm();
 464   assert(MO.isExpr() && "Unexpected branch target type!");
 465   const MCExpr *Expr = MO.getExpr();
 466   MCFixupKind Kind = MCFixupKind(FixupKind);
 467   Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 468
 469   // All of the information is in the fixup.
 470   return 0;
 471 }
 472
 473 /// getThumbBLTargetOpValue - Return encoding info for immediate branch target.
 474 uint32_t ARMMCCodeEmitter::
 475 getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
 476                         SmallVectorImpl<MCFixup> &Fixups) const {
 477   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bl, Fixups);
 478 }
 479
 480 /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
 481 /// BLX branch target.
 482 uint32_t ARMMCCodeEmitter::
 483 getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 484                          SmallVectorImpl<MCFixup> &Fixups) const {
 485   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_blx, Fixups);
 486 }
 487
 488 /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
 489 uint32_t ARMMCCodeEmitter::
 490 getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
 491                         SmallVectorImpl<MCFixup> &Fixups) const {
 492   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_br, Fixups);
 493 }
 494
 495 /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 496 uint32_t ARMMCCodeEmitter::
 497 getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 498                          SmallVectorImpl<MCFixup> &Fixups) const {
 499   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bcc, Fixups);
 500 }
 501
 502 /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 503 uint32_t ARMMCCodeEmitter::
 504 getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 505                         SmallVectorImpl<MCFixup> &Fixups) const {
 506   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cb, Fixups);
 507 }
 508
 509 /// Return true if this branch has a non-always predication
 510 static bool HasConditionalBranch(const MCInst &MI) {
 511   int NumOp = MI.getNumOperands();
 512   if (NumOp >= 2) {
 513     for (int i = 0; i < NumOp-1; ++i) {
 514       const MCOperand &MCOp1 = MI.getOperand(i);
 515       const MCOperand &MCOp2 = MI.getOperand(i + 1);
 516       if (MCOp1.isImm() && MCOp2.isReg() &&
 517           (MCOp2.getReg() == 0 || MCOp2.getReg() == ARM::CPSR)) {
 518         if (ARMCC::CondCodes(MCOp1.getImm()) != ARMCC::AL)
 519           return true;
 520       }
 521     }
 522   }
 523   return false;
 524 }
 525
 526 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 527 /// target.
 528 uint32_t ARMMCCodeEmitter::
 529 getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 530                        SmallVectorImpl<MCFixup> &Fixups) const {
 531   // FIXME: This really, really shouldn't use TargetMachine. We don't want
 532   // coupling between MC and TM anywhere we can help it.
 533   if (isThumb2())
 534     return
 535       ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_condbranch, Fixups);
 536   return getARMBranchTargetOpValue(MI, OpIdx, Fixups);
 537 }
 538
 539 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 540 /// target.
 541 uint32_t ARMMCCodeEmitter::
 542 getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 543                           SmallVectorImpl<MCFixup> &Fixups) const {
 544   if (HasConditionalBranch(MI))
 545     return ::getBranchTargetOpValue(MI, OpIdx,
 546                                     ARM::fixup_arm_condbranch, Fixups);
 547   return ::getBranchTargetOpValue(MI, OpIdx,
 548                                   ARM::fixup_arm_uncondbranch, Fixups);
 549 }
 550
 551
 552
 553
 554 /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
 555 /// immediate branch target.
 556 uint32_t ARMMCCodeEmitter::
 557 getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 558                        SmallVectorImpl<MCFixup> &Fixups) const {
 559   unsigned Val =
 560     ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_uncondbranch, Fixups);
 561   bool I  = (Val & 0x800000);
 562   bool J1 = (Val & 0x400000);
 563   bool J2 = (Val & 0x200000);
 564   if (I ^ J1)
 565     Val &= ~0x400000;
 566   else
 567     Val |= 0x400000;
 568
 569   if (I ^ J2)
 570     Val &= ~0x200000;
 571   else
 572     Val |= 0x200000;
 573
 574   return Val;
 575 }
 576
 577 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 578 /// target.
 579 uint32_t ARMMCCodeEmitter::
 580 getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 581                    SmallVectorImpl<MCFixup> &Fixups) const {
 582   assert(MI.getOperand(OpIdx).isExpr() && "Unexpected adr target type!");
 583   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_adr_pcrel_12,
 584                                   Fixups);
 585 }
 586
 587 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 588 /// target.
 589 uint32_t ARMMCCodeEmitter::
 590 getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 591                    SmallVectorImpl<MCFixup> &Fixups) const {
 592   assert(MI.getOperand(OpIdx).isExpr() && "Unexpected adr target type!");
 593   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_adr_pcrel_12,
 594                                   Fixups);
 595 }
 596
 597 /// getAdrLabelOpValue - Return encoding info for 8-bit immediate ADR label
 598 /// target.
 599 uint32_t ARMMCCodeEmitter::
 600 getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 601                    SmallVectorImpl<MCFixup> &Fixups) const {
 602   assert(MI.getOperand(OpIdx).isExpr() && "Unexpected adr target type!");
 603   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_thumb_adr_pcrel_10,
 604                                   Fixups);
 605 }
 606
 607 /// getThumbAddrModeRegRegOpValue - Return encoding info for 'reg + reg'
 608 /// operand.
 609 uint32_t ARMMCCodeEmitter::
 610 getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 611                               SmallVectorImpl<MCFixup> &) const {
 612   // [Rn, Rm]
 613   //   {5-3} = Rm
 614   //   {2-0} = Rn
 615   const MCOperand &MO1 = MI.getOperand(OpIdx);
 616   const MCOperand &MO2 = MI.getOperand(OpIdx + 1);
 617   unsigned Rn = getARMRegisterNumbering(MO1.getReg());
 618   unsigned Rm = getARMRegisterNumbering(MO2.getReg());
 619   return (Rm << 3) | Rn;
 620 }
 621
 622 /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12' operand.
 623 uint32_t ARMMCCodeEmitter::
 624 getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 625                         SmallVectorImpl<MCFixup> &Fixups) const {
 626   // {17-13} = reg
 627   // {12}    = (U)nsigned (add == '1', sub == '0')
 628   // {11-0}  = imm12
 629   unsigned Reg, Imm12;
 630   bool isAdd = true;
 631   // If The first operand isn't a register, we have a label reference.
 632   const MCOperand &MO = MI.getOperand(OpIdx);
 633   if (!MO.isReg()) {
 634     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 635     Imm12 = 0;
 636     isAdd = false ; // 'U' bit is set as part of the fixup.
 637
 638     assert(MO.isExpr() && "Unexpected machine operand type!");
 639     const MCExpr *Expr = MO.getExpr();
 640
 641     MCFixupKind Kind;
 642     if (isThumb2())
 643       Kind = MCFixupKind(ARM::fixup_t2_ldst_pcrel_12);
 644     else
 645       Kind = MCFixupKind(ARM::fixup_arm_ldst_pcrel_12);
 646     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 647
 648     ++MCNumCPRelocations;
 649   } else
 650     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm12, Fixups);
 651
 652   uint32_t Binary = Imm12 & 0xfff;
 653   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 654   if (isAdd)
 655     Binary |= (1 << 12);
 656   Binary |= (Reg << 13);
 657   return Binary;
 658 }
 659
 660 /// getT2AddrModeImm8s4OpValue - Return encoding info for
 661 /// 'reg +/- imm8<<2' operand.
 662 uint32_t ARMMCCodeEmitter::
 663 getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 664                         SmallVectorImpl<MCFixup> &Fixups) const {
 665   // {12-9} = reg
 666   // {8}    = (U)nsigned (add == '1', sub == '0')
 667   // {7-0}  = imm8
 668   unsigned Reg, Imm8;
 669   bool isAdd = true;
 670   // If The first operand isn't a register, we have a label reference.
 671   const MCOperand &MO = MI.getOperand(OpIdx);
 672   if (!MO.isReg()) {
 673     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 674     Imm8 = 0;
 675     isAdd = false ; // 'U' bit is set as part of the fixup.
 676
 677     assert(MO.isExpr() && "Unexpected machine operand type!");
 678     const MCExpr *Expr = MO.getExpr();
 679     MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 680     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 681
 682     ++MCNumCPRelocations;
 683   } else
 684     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 685
 686   uint32_t Binary = (Imm8 >> 2) & 0xff;
 687   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 688   if (isAdd)
 689     Binary |= (1 << 8);
 690   Binary |= (Reg << 9);
 691   return Binary;
 692 }
 693
 694 // FIXME: This routine assumes that a binary
 695 // expression will always result in a PCRel expression
 696 // In reality, its only true if one or more subexpressions
 697 // is itself a PCRel (i.e. "." in asm or some other pcrel construct)
 698 // but this is good enough for now.
 699 static bool EvaluateAsPCRel(const MCExpr *Expr) {
 700   switch (Expr->getKind()) {
 701   default: assert(0 && "Unexpected expression type");
 702   case MCExpr::SymbolRef: return false;
 703   case MCExpr::Binary: return true;
 704   }
 705 }
 706
 707 uint32_t
 708 ARMMCCodeEmitter::getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
 709                                       SmallVectorImpl<MCFixup> &Fixups) const {
 710   // {20-16} = imm{15-12}
 711   // {11-0}  = imm{11-0}
 712   const MCOperand &MO = MI.getOperand(OpIdx);
 713   if (MO.isImm())
 714     // Hi / lo 16 bits already extracted during earlier passes.
 715     return static_cast<unsigned>(MO.getImm());
 716
 717   // Handle :upper16: and :lower16: assembly prefixes.
 718   const MCExpr *E = MO.getExpr();
 719   if (E->getKind() == MCExpr::Target) {
 720     const ARMMCExpr *ARM16Expr = cast<ARMMCExpr>(E);
 721     E = ARM16Expr->getSubExpr();
 722
 723     MCFixupKind Kind;
 724     switch (ARM16Expr->getKind()) {
 725     default: assert(0 && "Unsupported ARMFixup");
 726     case ARMMCExpr::VK_ARM_HI16:
 727       if (!isTargetDarwin() && EvaluateAsPCRel(E))
 728         Kind = MCFixupKind(isThumb2()
 729                            ? ARM::fixup_t2_movt_hi16_pcrel
 730                            : ARM::fixup_arm_movt_hi16_pcrel);
 731       else
 732         Kind = MCFixupKind(isThumb2()
 733                            ? ARM::fixup_t2_movt_hi16
 734                            : ARM::fixup_arm_movt_hi16);
 735       break;
 736     case ARMMCExpr::VK_ARM_LO16:
 737       if (!isTargetDarwin() && EvaluateAsPCRel(E))
 738         Kind = MCFixupKind(isThumb2()
 739                            ? ARM::fixup_t2_movw_lo16_pcrel
 740                            : ARM::fixup_arm_movw_lo16_pcrel);
 741       else
 742         Kind = MCFixupKind(isThumb2()
 743                            ? ARM::fixup_t2_movw_lo16
 744                            : ARM::fixup_arm_movw_lo16);
 745       break;
 746     }
 747     Fixups.push_back(MCFixup::Create(0, E, Kind));
 748     return 0;
 749   };
 750
 751   llvm_unreachable("Unsupported MCExpr type in MCOperand!");
 752   return 0;
 753 }
 754
 755 uint32_t ARMMCCodeEmitter::
 756 getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 757                     SmallVectorImpl<MCFixup> &Fixups) const {
 758   const MCOperand &MO = MI.getOperand(OpIdx);
 759   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 760   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 761   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 762   unsigned Rm = getARMRegisterNumbering(MO1.getReg());
 763   unsigned ShImm = ARM_AM::getAM2Offset(MO2.getImm());
 764   bool isAdd = ARM_AM::getAM2Op(MO2.getImm()) == ARM_AM::add;
 765   ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(MO2.getImm());
 766   unsigned SBits = getShiftOp(ShOp);
 767
 768   // {16-13} = Rn
 769   // {12}    = isAdd
 770   // {11-0}  = shifter
 771   //  {3-0}  = Rm
 772   //  {4}    = 0
 773   //  {6-5}  = type
 774   //  {11-7} = imm
 775   uint32_t Binary = Rm;
 776   Binary |= Rn << 13;
 777   Binary |= SBits << 5;
 778   Binary |= ShImm << 7;
 779   if (isAdd)
 780     Binary |= 1 << 12;
 781   return Binary;
 782 }
 783
 784 uint32_t ARMMCCodeEmitter::
 785 getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 786                     SmallVectorImpl<MCFixup> &Fixups) const {
 787   // {17-14}  Rn
 788   // {13}     1 == imm12, 0 == Rm
 789   // {12}     isAdd
 790   // {11-0}   imm12/Rm
 791   const MCOperand &MO = MI.getOperand(OpIdx);
 792   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 793   uint32_t Binary = getAddrMode2OffsetOpValue(MI, OpIdx + 1, Fixups);
 794   Binary |= Rn << 14;
 795   return Binary;
 796 }
 797
 798 uint32_t ARMMCCodeEmitter::
 799 getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 800                           SmallVectorImpl<MCFixup> &Fixups) const {
 801   // {13}     1 == imm12, 0 == Rm
 802   // {12}     isAdd
 803   // {11-0}   imm12/Rm
 804   const MCOperand &MO = MI.getOperand(OpIdx);
 805   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 806   unsigned Imm = MO1.getImm();
 807   bool isAdd = ARM_AM::getAM2Op(Imm) == ARM_AM::add;
 808   bool isReg = MO.getReg() != 0;
 809   uint32_t Binary = ARM_AM::getAM2Offset(Imm);
 810   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm12
 811   if (isReg) {
 812     ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(Imm);
 813     Binary <<= 7;                    // Shift amount is bits [11:7]
 814     Binary |= getShiftOp(ShOp) << 5; // Shift type is bits [6:5]
 815     Binary |= getARMRegisterNumbering(MO.getReg()); // Rm is bits [3:0]
 816   }
 817   return Binary | (isAdd << 12) | (isReg << 13);
 818 }
 819
 820 uint32_t ARMMCCodeEmitter::
 821 getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 822                           SmallVectorImpl<MCFixup> &Fixups) const {
 823   // {9}      1 == imm8, 0 == Rm
 824   // {8}      isAdd
 825   // {7-4}    imm7_4/zero
 826   // {3-0}    imm3_0/Rm
 827   const MCOperand &MO = MI.getOperand(OpIdx);
 828   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 829   unsigned Imm = MO1.getImm();
 830   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 831   bool isImm = MO.getReg() == 0;
 832   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 833   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 834   if (!isImm)
 835     Imm8 = getARMRegisterNumbering(MO.getReg());
 836   return Imm8 | (isAdd << 8) | (isImm << 9);
 837 }
 838
 839 uint32_t ARMMCCodeEmitter::
 840 getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 841                     SmallVectorImpl<MCFixup> &Fixups) const {
 842   // {13}     1 == imm8, 0 == Rm
 843   // {12-9}   Rn
 844   // {8}      isAdd
 845   // {7-4}    imm7_4/zero
 846   // {3-0}    imm3_0/Rm
 847   const MCOperand &MO = MI.getOperand(OpIdx);
 848   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 849   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 850   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 851   unsigned Imm = MO2.getImm();
 852   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 853   bool isImm = MO1.getReg() == 0;
 854   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 855   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 856   if (!isImm)
 857     Imm8 = getARMRegisterNumbering(MO1.getReg());
 858   return (Rn << 9) | Imm8 | (isAdd << 8) | (isImm << 13);
 859 }
 860
 861 /// getAddrModeThumbSPOpValue - Encode the t_addrmode_sp operands.
 862 uint32_t ARMMCCodeEmitter::
 863 getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 864                           SmallVectorImpl<MCFixup> &Fixups) const {
 865   // [SP, #imm]
 866   //   {7-0} = imm8
 867   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 868   assert(MI.getOperand(OpIdx).getReg() == ARM::SP &&
 869          "Unexpected base register!");
 870
 871   // The immediate is already shifted for the implicit zeroes, so no change
 872   // here.
 873   return MO1.getImm() & 0xff;
 874 }
 875
 876 /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
 877 uint32_t ARMMCCodeEmitter::
 878 getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
 879                      SmallVectorImpl<MCFixup> &Fixups) const {
 880   // [Rn, #imm]
 881   //   {7-3} = imm5
 882   //   {2-0} = Rn
 883   const MCOperand &MO = MI.getOperand(OpIdx);
 884   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 885   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 886   unsigned Imm5 = MO1.getImm();
 887   return ((Imm5 & 0x1f) << 3) | Rn;
 888 }
 889
 890 /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 891 uint32_t ARMMCCodeEmitter::
 892 getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 893                      SmallVectorImpl<MCFixup> &Fixups) const {
 894   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cp, Fixups);
 895 }
 896
 897 /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm10' operand.
 898 uint32_t ARMMCCodeEmitter::
 899 getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 900                     SmallVectorImpl<MCFixup> &Fixups) const {
 901   // {12-9} = reg
 902   // {8}    = (U)nsigned (add == '1', sub == '0')
 903   // {7-0}  = imm8
 904   unsigned Reg, Imm8;
 905   bool isAdd;
 906   // If The first operand isn't a register, we have a label reference.
 907   const MCOperand &MO = MI.getOperand(OpIdx);
 908   if (!MO.isReg()) {
 909     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 910     Imm8 = 0;
 911     isAdd = false; // 'U' bit is handled as part of the fixup.
 912
 913     assert(MO.isExpr() && "Unexpected machine operand type!");
 914     const MCExpr *Expr = MO.getExpr();
 915     MCFixupKind Kind;
 916     if (isThumb2())
 917       Kind = MCFixupKind(ARM::fixup_t2_pcrel_10);
 918     else
 919       Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 920     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 921
 922     ++MCNumCPRelocations;
 923   } else {
 924     EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 925     isAdd = ARM_AM::getAM5Op(Imm8) == ARM_AM::add;
 926   }
 927
 928   uint32_t Binary = ARM_AM::getAM5Offset(Imm8);
 929   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 930   if (isAdd)
 931     Binary |= (1 << 8);
 932   Binary |= (Reg << 9);
 933   return Binary;
 934 }
 935
 936 unsigned ARMMCCodeEmitter::
 937 getSORegRegOpValue(const MCInst &MI, unsigned OpIdx,
 938                 SmallVectorImpl<MCFixup> &Fixups) const {
 939   // Sub-operands are [reg, reg, imm]. The first register is Rm, the reg to be
 940   // shifted. The second is either Rs, the amount to shift by, or reg0 in which
 941   // case the imm contains the amount to shift by.
 942   //
 943   // {3-0} = Rm.
 944   // {4}   = 1 if reg shift, 0 if imm shift
 945   // {6-5} = type
 946   //    If reg shift:
 947   //      {11-8} = Rs
 948   //      {7}    = 0
 949   //    else (imm shift)
 950   //      {11-7} = imm
 951
 952   const MCOperand &MO  = MI.getOperand(OpIdx);
 953   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 954   const MCOperand &MO2 = MI.getOperand(OpIdx + 2);
 955   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 956
 957   // Encode Rm.
 958   unsigned Binary = getARMRegisterNumbering(MO.getReg());
 959
 960   // Encode the shift opcode.
 961   unsigned SBits = 0;
 962   unsigned Rs = MO1.getReg();
 963   if (Rs) {
 964     // Set shift operand (bit[7:4]).
 965     // LSL - 0001
 966     // LSR - 0011
 967     // ASR - 0101
 968     // ROR - 0111
 969     switch (SOpc) {
 970     default: llvm_unreachable("Unknown shift opc!");
 971     case ARM_AM::lsl: SBits = 0x1; break;
 972     case ARM_AM::lsr: SBits = 0x3; break;
 973     case ARM_AM::asr: SBits = 0x5; break;
 974     case ARM_AM::ror: SBits = 0x7; break;
 975     }
 976   }
 977
 978   Binary |= SBits << 4;
 979
 980   // Encode the shift operation Rs or shift_imm (except rrx).
 981   // Encode Rs bit[11:8].
 982   assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 983   return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 984 }
 985
 986 unsigned ARMMCCodeEmitter::
 987 getSORegImmOpValue(const MCInst &MI, unsigned OpIdx,
 988                 SmallVectorImpl<MCFixup> &Fixups) const {
 989   // Sub-operands are [reg, reg, imm]. The first register is Rm, the reg to be
 990   // shifted. The second is either Rs, the amount to shift by, or reg0 in which
 991   // case the imm contains the amount to shift by.
 992   //
 993   // {3-0} = Rm.
 994   // {4}   = 1 if reg shift, 0 if imm shift
 995   // {6-5} = type
 996   //    If reg shift:
 997   //      {11-8} = Rs
 998   //      {7}    = 0
 999   //    else (imm shift)
1000   //      {11-7} = imm
1001
1002   const MCOperand &MO  = MI.getOperand(OpIdx);
1003   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1004   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
1005
1006   // Encode Rm.
1007   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1008
1009   // Encode the shift opcode.
1010   unsigned SBits = 0;
1011
1012   // Set shift operand (bit[6:4]).
1013   // LSL - 000
1014   // LSR - 010
1015   // ASR - 100
1016   // ROR - 110
1017   // RRX - 110 and bit[11:8] clear.
1018   switch (SOpc) {
1019   default: llvm_unreachable("Unknown shift opc!");
1020   case ARM_AM::lsl: SBits = 0x0; break;
1021   case ARM_AM::lsr: SBits = 0x2; break;
1022   case ARM_AM::asr: SBits = 0x4; break;
1023   case ARM_AM::ror: SBits = 0x6; break;
1024   case ARM_AM::rrx:
1025     Binary |= 0x60;
1026     return Binary;
1027   }
1028
1029   // Encode shift_imm bit[11:7].
1030   Binary |= SBits << 4;
1031   return Binary | ARM_AM::getSORegOffset(MO1.getImm()) << 7;
1032 }
1033
1034
1035 unsigned ARMMCCodeEmitter::
1036 getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
1037                 SmallVectorImpl<MCFixup> &Fixups) const {
1038   const MCOperand &MO1 = MI.getOperand(OpNum);
1039   const MCOperand &MO2 = MI.getOperand(OpNum+1);
1040   const MCOperand &MO3 = MI.getOperand(OpNum+2);
1041
1042   // Encoded as [Rn, Rm, imm].
1043   // FIXME: Needs fixup support.
1044   unsigned Value = getARMRegisterNumbering(MO1.getReg());
1045   Value <<= 4;
1046   Value |= getARMRegisterNumbering(MO2.getReg());
1047   Value <<= 2;
1048   Value |= MO3.getImm();
1049
1050   return Value;
1051 }
1052
1053 unsigned ARMMCCodeEmitter::
1054 getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
1055                          SmallVectorImpl<MCFixup> &Fixups) const {
1056   const MCOperand &MO1 = MI.getOperand(OpNum);
1057   const MCOperand &MO2 = MI.getOperand(OpNum+1);
1058
1059   // FIXME: Needs fixup support.
1060   unsigned Value = getARMRegisterNumbering(MO1.getReg());
1061
1062   // Even though the immediate is 8 bits long, we need 9 bits in order
1063   // to represent the (inverse of the) sign bit.
1064   Value <<= 9;
1065   int32_t tmp = (int32_t)MO2.getImm();
1066   if (tmp < 0)
1067     tmp = abs(tmp);
1068   else
1069     Value |= 256; // Set the ADD bit
1070   Value |= tmp & 255;
1071   return Value;
1072 }
1073
1074 unsigned ARMMCCodeEmitter::
1075 getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
1076                          SmallVectorImpl<MCFixup> &Fixups) const {
1077   const MCOperand &MO1 = MI.getOperand(OpNum);
1078
1079   // FIXME: Needs fixup support.
1080   unsigned Value = 0;
1081   int32_t tmp = (int32_t)MO1.getImm();
1082   if (tmp < 0)
1083     tmp = abs(tmp);
1084   else
1085     Value |= 256; // Set the ADD bit
1086   Value |= tmp & 255;
1087   return Value;
1088 }
1089
1090 unsigned ARMMCCodeEmitter::
1091 getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
1092                          SmallVectorImpl<MCFixup> &Fixups) const {
1093   const MCOperand &MO1 = MI.getOperand(OpNum);
1094
1095   // FIXME: Needs fixup support.
1096   unsigned Value = 0;
1097   int32_t tmp = (int32_t)MO1.getImm();
1098   if (tmp < 0)
1099     tmp = abs(tmp);
1100   else
1101     Value |= 4096; // Set the ADD bit
1102   Value |= tmp & 4095;
1103   return Value;
1104 }
1105
1106 unsigned ARMMCCodeEmitter::
1107 getT2SORegOpValue(const MCInst &MI, unsigned OpIdx,
1108                 SmallVectorImpl<MCFixup> &Fixups) const {
1109   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
1110   // shifted. The second is the amount to shift by.
1111   //
1112   // {3-0} = Rm.
1113   // {4}   = 0
1114   // {6-5} = type
1115   // {11-7} = imm
1116
1117   const MCOperand &MO  = MI.getOperand(OpIdx);
1118   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1119   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
1120
1121   // Encode Rm.
1122   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1123
1124   // Encode the shift opcode.
1125   unsigned SBits = 0;
1126   // Set shift operand (bit[6:4]).
1127   // LSL - 000
1128   // LSR - 010
1129   // ASR - 100
1130   // ROR - 110
1131   switch (SOpc) {
1132   default: llvm_unreachable("Unknown shift opc!");
1133   case ARM_AM::lsl: SBits = 0x0; break;
1134   case ARM_AM::lsr: SBits = 0x2; break;
1135   case ARM_AM::asr: SBits = 0x4; break;
1136   case ARM_AM::ror: SBits = 0x6; break;
1137   }
1138
1139   Binary |= SBits << 4;
1140   if (SOpc == ARM_AM::rrx)
1141     return Binary;
1142
1143   // Encode shift_imm bit[11:7].
1144   return Binary | ARM_AM::getSORegOffset(MO1.getImm()) << 7;
1145 }
1146
1147 unsigned ARMMCCodeEmitter::
1148 getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
1149                                SmallVectorImpl<MCFixup> &Fixups) const {
1150   // 10 bits. lower 5 bits are are the lsb of the mask, high five bits are the
1151   // msb of the mask.
1152   const MCOperand &MO = MI.getOperand(Op);
1153   uint32_t v = ~MO.getImm();
1154   uint32_t lsb = CountTrailingZeros_32(v);
1155   uint32_t msb = (32 - CountLeadingZeros_32 (v)) - 1;
1156   assert (v != 0 && lsb < 32 && msb < 32 && "Illegal bitfield mask!");
1157   return lsb | (msb << 5);
1158 }
1159
1160 unsigned ARMMCCodeEmitter::
1161 getMsbOpValue(const MCInst &MI, unsigned Op,
1162               SmallVectorImpl<MCFixup> &Fixups) const {
1163   // MSB - 5 bits.
1164   uint32_t lsb = MI.getOperand(Op-1).getImm();
1165   uint32_t width = MI.getOperand(Op).getImm();
1166   uint32_t msb = lsb+width-1;
1167   assert (width != 0 && msb < 32 && "Illegal bit width!");
1168   return msb;
1169 }
1170
1171 namespace llvm {
1172   // FIXME: TableGen this?
1173   extern MCRegisterClass ARMMCRegisterClasses[]; // In ARMGenRegisterInfo.inc.
1174 }
1175
1176 unsigned ARMMCCodeEmitter::
1177 getRegisterListOpValue(const MCInst &MI, unsigned Op,
1178                        SmallVectorImpl<MCFixup> &Fixups) const {
1179   // VLDM/VSTM:
1180   //   {12-8} = Vd
1181   //   {7-0}  = Number of registers
1182   //
1183   // LDM/STM:
1184   //   {15-0}  = Bitfield of GPRs.
1185   unsigned Reg = MI.getOperand(Op).getReg();
1186   bool SPRRegs = llvm::ARMMCRegisterClasses[ARM::SPRRegClassID].contains(Reg);
1187   bool DPRRegs = llvm::ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg);
1188
1189   unsigned Binary = 0;
1190
1191   if (SPRRegs || DPRRegs) {
1192     // VLDM/VSTM
1193     unsigned RegNo = getARMRegisterNumbering(Reg);
1194     unsigned NumRegs = (MI.getNumOperands() - Op) & 0xff;
1195     Binary |= (RegNo & 0x1f) << 8;
1196     if (SPRRegs)
1197       Binary |= NumRegs;
1198     else
1199       Binary |= NumRegs * 2;
1200   } else {
1201     for (unsigned I = Op, E = MI.getNumOperands(); I < E; ++I) {
1202       unsigned RegNo = getARMRegisterNumbering(MI.getOperand(I).getReg());
1203       Binary |= 1 << RegNo;
1204     }
1205   }
1206
1207   return Binary;
1208 }
1209
1210 /// getAddrMode6AddressOpValue - Encode an addrmode6 register number along
1211 /// with the alignment operand.
1212 unsigned ARMMCCodeEmitter::
1213 getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
1214                            SmallVectorImpl<MCFixup> &Fixups) const {
1215   const MCOperand &Reg = MI.getOperand(Op);
1216   const MCOperand &Imm = MI.getOperand(Op + 1);
1217
1218   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1219   unsigned Align = 0;
1220
1221   switch (Imm.getImm()) {
1222   default: break;
1223   case 2:
1224   case 4:
1225   case 8:  Align = 0x01; break;
1226   case 16: Align = 0x02; break;
1227   case 32: Align = 0x03; break;
1228   }
1229
1230   return RegNo | (Align << 4);
1231 }
1232
1233 /// getAddrMode6OneLane32AddressOpValue - Encode an addrmode6 register number
1234 /// along  with the alignment operand for use in VST1 and VLD1 with size 32.
1235 unsigned ARMMCCodeEmitter::
1236 getAddrMode6OneLane32AddressOpValue(const MCInst &MI, unsigned Op,
1237                                     SmallVectorImpl<MCFixup> &Fixups) const {
1238   const MCOperand &Reg = MI.getOperand(Op);
1239   const MCOperand &Imm = MI.getOperand(Op + 1);
1240
1241   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1242   unsigned Align = 0;
1243
1244   switch (Imm.getImm()) {
1245   default: break;
1246   case 2:
1247   case 4:
1248   case 8:
1249   case 16: Align = 0x00; break;
1250   case 32: Align = 0x03; break;
1251   }
1252
1253   return RegNo | (Align << 4);
1254 }
1255
1256
1257 /// getAddrMode6DupAddressOpValue - Encode an addrmode6 register number and
1258 /// alignment operand for use in VLD-dup instructions.  This is the same as
1259 /// getAddrMode6AddressOpValue except for the alignment encoding, which is
1260 /// different for VLD4-dup.
1261 unsigned ARMMCCodeEmitter::
1262 getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
1263                               SmallVectorImpl<MCFixup> &Fixups) const {
1264   const MCOperand &Reg = MI.getOperand(Op);
1265   const MCOperand &Imm = MI.getOperand(Op + 1);
1266
1267   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1268   unsigned Align = 0;
1269
1270   switch (Imm.getImm()) {
1271   default: break;
1272   case 2:
1273   case 4:
1274   case 8:  Align = 0x01; break;
1275   case 16: Align = 0x03; break;
1276   }
1277
1278   return RegNo | (Align << 4);
1279 }
1280
1281 unsigned ARMMCCodeEmitter::
1282 getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
1283                           SmallVectorImpl<MCFixup> &Fixups) const {
1284   const MCOperand &MO = MI.getOperand(Op);
1285   if (MO.getReg() == 0) return 0x0D;
1286   return MO.getReg();
1287 }
1288
1289 unsigned ARMMCCodeEmitter::
1290 getShiftRight8Imm(const MCInst &MI, unsigned Op,
1291                   SmallVectorImpl<MCFixup> &Fixups) const {
1292   return 8 - MI.getOperand(Op).getImm();
1293 }
1294
1295 unsigned ARMMCCodeEmitter::
1296 getShiftRight16Imm(const MCInst &MI, unsigned Op,
1297                    SmallVectorImpl<MCFixup> &Fixups) const {
1298   return 16 - MI.getOperand(Op).getImm();
1299 }
1300
1301 unsigned ARMMCCodeEmitter::
1302 getShiftRight32Imm(const MCInst &MI, unsigned Op,
1303                    SmallVectorImpl<MCFixup> &Fixups) const {
1304   return 32 - MI.getOperand(Op).getImm();
1305 }
1306
1307 unsigned ARMMCCodeEmitter::
1308 getShiftRight64Imm(const MCInst &MI, unsigned Op,
1309                    SmallVectorImpl<MCFixup> &Fixups) const {
1310   return 64 - MI.getOperand(Op).getImm();
1311 }
1312
1313 void ARMMCCodeEmitter::
1314 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1315                   SmallVectorImpl<MCFixup> &Fixups) const {
1316   // Pseudo instructions don't get encoded.
1317   const MCInstrDesc &Desc = MCII.get(MI.getOpcode());
1318   uint64_t TSFlags = Desc.TSFlags;
1319   if ((TSFlags & ARMII::FormMask) == ARMII::Pseudo)
1320     return;
1321
1322   int Size;
1323   if (Desc.getSize() == 2 || Desc.getSize() == 4)
1324     Size = Desc.getSize();
1325   else
1326     llvm_unreachable("Unexpected instruction size!");
1327
1328   uint32_t Binary = getBinaryCodeForInstr(MI, Fixups);
1329   // Thumb 32-bit wide instructions need to emit the high order halfword
1330   // first.
1331   if (isThumb() && Size == 4) {
1332     EmitConstant(Binary >> 16, 2, OS);
1333     EmitConstant(Binary & 0xffff, 2, OS);
1334   } else
1335     EmitConstant(Binary, Size, OS);
1336   ++MCNumEmitted;  // Keep track of the # of mi's emitted.
1337 }
1338
1339 #include "ARMGenMCCodeEmitter.inc"