lib/Target/ARM/MCTargetDesc/ARMMCCodeEmitter.cpp

   1 //===-- ARM/ARMMCCodeEmitter.cpp - Convert ARM code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARMMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/ARMAddressingModes.h"
  16 #include "MCTargetDesc/ARMBaseInfo.h"
  17 #include "MCTargetDesc/ARMFixupKinds.h"
  18 #include "MCTargetDesc/ARMMCExpr.h"
  19 #include "MCTargetDesc/ARMMCTargetDesc.h"
  20 #include "llvm/MC/MCCodeEmitter.h"
  21 #include "llvm/MC/MCExpr.h"
  22 #include "llvm/MC/MCInst.h"
  23 #include "llvm/MC/MCInstrInfo.h"
  24 #include "llvm/MC/MCRegisterInfo.h"
  25 #include "llvm/MC/MCSubtargetInfo.h"
  26 #include "llvm/ADT/APFloat.h"
  27 #include "llvm/ADT/Statistic.h"
  28 #include "llvm/Support/raw_ostream.h"
  29
  30 using namespace llvm;
  31
  32 STATISTIC(MCNumEmitted, "Number of MC instructions emitted.");
  33 STATISTIC(MCNumCPRelocations, "Number of constant pool relocations created.");
  34
  35 namespace {
  36 class ARMMCCodeEmitter : public MCCodeEmitter {
  37   ARMMCCodeEmitter(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  38   void operator=(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  39   const MCInstrInfo &MCII;
  40   const MCSubtargetInfo &STI;
  41
  42 public:
  43   ARMMCCodeEmitter(const MCInstrInfo &mcii, const MCSubtargetInfo &sti,
  44                    MCContext &ctx)
  45     : MCII(mcii), STI(sti) {
  46   }
  47
  48   ~ARMMCCodeEmitter() {}
  49
  50   bool isThumb() const {
  51     // FIXME: Can tablegen auto-generate this?
  52     return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
  53   }
  54   bool isThumb2() const {
  55     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2) != 0;
  56   }
  57   bool isTargetDarwin() const {
  58     Triple TT(STI.getTargetTriple());
  59     Triple::OSType OS = TT.getOS();
  60     return OS == Triple::Darwin || OS == Triple::MacOSX || OS == Triple::IOS;
  61   }
  62
  63   unsigned getMachineSoImmOpValue(unsigned SoImm) const;
  64
  65   // getBinaryCodeForInstr - TableGen'erated function for getting the
  66   // binary encoding for an instruction.
  67   unsigned getBinaryCodeForInstr(const MCInst &MI,
  68                                  SmallVectorImpl<MCFixup> &Fixups) const;
  69
  70   /// getMachineOpValue - Return binary encoding of operand. If the machine
  71   /// operand requires relocation, record the relocation and return zero.
  72   unsigned getMachineOpValue(const MCInst &MI,const MCOperand &MO,
  73                              SmallVectorImpl<MCFixup> &Fixups) const;
  74
  75   /// getHiLo16ImmOpValue - Return the encoding for the hi / low 16-bit of
  76   /// the specified operand. This is used for operands with :lower16: and
  77   /// :upper16: prefixes.
  78   uint32_t getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
  79                                SmallVectorImpl<MCFixup> &Fixups) const;
  80
  81   bool EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx,
  82                               unsigned &Reg, unsigned &Imm,
  83                               SmallVectorImpl<MCFixup> &Fixups) const;
  84
  85   /// getThumbBLTargetOpValue - Return encoding info for Thumb immediate
  86   /// BL branch target.
  87   uint32_t getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
  88                                    SmallVectorImpl<MCFixup> &Fixups) const;
  89
  90   /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
  91   /// BLX branch target.
  92   uint32_t getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
  93                                     SmallVectorImpl<MCFixup> &Fixups) const;
  94
  95   /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
  96   uint32_t getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
  97                                    SmallVectorImpl<MCFixup> &Fixups) const;
  98
  99   /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 100   uint32_t getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 101                                     SmallVectorImpl<MCFixup> &Fixups) const;
 102
 103   /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 104   uint32_t getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 105                                    SmallVectorImpl<MCFixup> &Fixups) const;
 106
 107   /// getBranchTargetOpValue - Return encoding info for 24-bit immediate
 108   /// branch target.
 109   uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 110                                   SmallVectorImpl<MCFixup> &Fixups) const;
 111
 112   /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
 113   /// immediate Thumb2 direct branch target.
 114   uint32_t getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 115                                   SmallVectorImpl<MCFixup> &Fixups) const;
 116
 117   /// getARMBranchTargetOpValue - Return encoding info for 24-bit immediate
 118   /// branch target.
 119   uint32_t getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 120                                      SmallVectorImpl<MCFixup> &Fixups) const;
 121   uint32_t getARMBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 122                                      SmallVectorImpl<MCFixup> &Fixups) const;
 123
 124   /// getAdrLabelOpValue - Return encoding info for 12-bit immediate
 125   /// ADR label target.
 126   uint32_t getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 127                               SmallVectorImpl<MCFixup> &Fixups) const;
 128   uint32_t getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 129                               SmallVectorImpl<MCFixup> &Fixups) const;
 130   uint32_t getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 131                               SmallVectorImpl<MCFixup> &Fixups) const;
 132
 133
 134   /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12'
 135   /// operand.
 136   uint32_t getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 137                                    SmallVectorImpl<MCFixup> &Fixups) const;
 138
 139   /// getThumbAddrModeRegRegOpValue - Return encoding for 'reg + reg' operand.
 140   uint32_t getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 141                                          SmallVectorImpl<MCFixup> &Fixups)const;
 142
 143   /// getT2AddrModeImm8s4OpValue - Return encoding info for 'reg +/- imm8<<2'
 144   /// operand.
 145   uint32_t getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 146                                    SmallVectorImpl<MCFixup> &Fixups) const;
 147
 148
 149   /// getLdStSORegOpValue - Return encoding info for 'reg +/- reg shop imm'
 150   /// operand as needed by load/store instructions.
 151   uint32_t getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 152                                SmallVectorImpl<MCFixup> &Fixups) const;
 153
 154   /// getLdStmModeOpValue - Return encoding for load/store multiple mode.
 155   uint32_t getLdStmModeOpValue(const MCInst &MI, unsigned OpIdx,
 156                                SmallVectorImpl<MCFixup> &Fixups) const {
 157     ARM_AM::AMSubMode Mode = (ARM_AM::AMSubMode)MI.getOperand(OpIdx).getImm();
 158     switch (Mode) {
 159     default: assert(0 && "Unknown addressing sub-mode!");
 160     case ARM_AM::da: return 0;
 161     case ARM_AM::ia: return 1;
 162     case ARM_AM::db: return 2;
 163     case ARM_AM::ib: return 3;
 164     }
 165   }
 166   /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 167   ///
 168   unsigned getShiftOp(ARM_AM::ShiftOpc ShOpc) const {
 169     switch (ShOpc) {
 170     default: llvm_unreachable("Unknown shift opc!");
 171     case ARM_AM::no_shift:
 172     case ARM_AM::lsl: return 0;
 173     case ARM_AM::lsr: return 1;
 174     case ARM_AM::asr: return 2;
 175     case ARM_AM::ror:
 176     case ARM_AM::rrx: return 3;
 177     }
 178     return 0;
 179   }
 180
 181   /// getAddrMode2OpValue - Return encoding for addrmode2 operands.
 182   uint32_t getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 183                                SmallVectorImpl<MCFixup> &Fixups) const;
 184
 185   /// getAddrMode2OffsetOpValue - Return encoding for am2offset operands.
 186   uint32_t getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 187                                      SmallVectorImpl<MCFixup> &Fixups) const;
 188
 189   /// getPostIdxRegOpValue - Return encoding for postidx_reg operands.
 190   uint32_t getPostIdxRegOpValue(const MCInst &MI, unsigned OpIdx,
 191                                 SmallVectorImpl<MCFixup> &Fixups) const;
 192
 193   /// getAddrMode3OffsetOpValue - Return encoding for am3offset operands.
 194   uint32_t getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 195                                      SmallVectorImpl<MCFixup> &Fixups) const;
 196
 197   /// getAddrMode3OpValue - Return encoding for addrmode3 operands.
 198   uint32_t getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 199                                SmallVectorImpl<MCFixup> &Fixups) const;
 200
 201   /// getAddrModeThumbSPOpValue - Return encoding info for 'reg +/- imm12'
 202   /// operand.
 203   uint32_t getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 204                                      SmallVectorImpl<MCFixup> &Fixups) const;
 205
 206   /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
 207   uint32_t getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
 208                                 SmallVectorImpl<MCFixup> &Fixups) const;
 209
 210   /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 211   uint32_t getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 212                                 SmallVectorImpl<MCFixup> &Fixups) const;
 213
 214   /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm8' operand.
 215   uint32_t getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 216                                SmallVectorImpl<MCFixup> &Fixups) const;
 217
 218   /// getCCOutOpValue - Return encoding of the 's' bit.
 219   unsigned getCCOutOpValue(const MCInst &MI, unsigned Op,
 220                            SmallVectorImpl<MCFixup> &Fixups) const {
 221     // The operand is either reg0 or CPSR. The 's' bit is encoded as '0' or
 222     // '1' respectively.
 223     return MI.getOperand(Op).getReg() == ARM::CPSR;
 224   }
 225
 226   /// getSOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 227   unsigned getSOImmOpValue(const MCInst &MI, unsigned Op,
 228                            SmallVectorImpl<MCFixup> &Fixups) const {
 229     unsigned SoImm = MI.getOperand(Op).getImm();
 230     int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 231     assert(SoImmVal != -1 && "Not a valid so_imm value!");
 232
 233     // Encode rotate_imm.
 234     unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 235       << ARMII::SoRotImmShift;
 236
 237     // Encode immed_8.
 238     Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 239     return Binary;
 240   }
 241
 242   /// getT2SOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 243   unsigned getT2SOImmOpValue(const MCInst &MI, unsigned Op,
 244                            SmallVectorImpl<MCFixup> &Fixups) const {
 245     unsigned SoImm = MI.getOperand(Op).getImm();
 246     unsigned Encoded =  ARM_AM::getT2SOImmVal(SoImm);
 247     assert(Encoded != ~0U && "Not a Thumb2 so_imm value?");
 248     return Encoded;
 249   }
 250
 251   unsigned getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
 252     SmallVectorImpl<MCFixup> &Fixups) const;
 253   unsigned getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
 254     SmallVectorImpl<MCFixup> &Fixups) const;
 255   unsigned getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
 256     SmallVectorImpl<MCFixup> &Fixups) const;
 257   unsigned getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
 258     SmallVectorImpl<MCFixup> &Fixups) const;
 259
 260   /// getSORegOpValue - Return an encoded so_reg shifted register value.
 261   unsigned getSORegRegOpValue(const MCInst &MI, unsigned Op,
 262                            SmallVectorImpl<MCFixup> &Fixups) const;
 263   unsigned getSORegImmOpValue(const MCInst &MI, unsigned Op,
 264                            SmallVectorImpl<MCFixup> &Fixups) const;
 265   unsigned getT2SORegOpValue(const MCInst &MI, unsigned Op,
 266                              SmallVectorImpl<MCFixup> &Fixups) const;
 267
 268   unsigned getNEONVcvtImm32OpValue(const MCInst &MI, unsigned Op,
 269                                    SmallVectorImpl<MCFixup> &Fixups) const {
 270     return 64 - MI.getOperand(Op).getImm();
 271   }
 272
 273   unsigned getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
 274                                       SmallVectorImpl<MCFixup> &Fixups) const;
 275
 276   unsigned getMsbOpValue(const MCInst &MI, unsigned Op,
 277                          SmallVectorImpl<MCFixup> &Fixups) const;
 278
 279   unsigned getRegisterListOpValue(const MCInst &MI, unsigned Op,
 280                                   SmallVectorImpl<MCFixup> &Fixups) const;
 281   unsigned getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
 282                                       SmallVectorImpl<MCFixup> &Fixups) const;
 283   unsigned getAddrMode6OneLane32AddressOpValue(const MCInst &MI, unsigned Op,
 284                                         SmallVectorImpl<MCFixup> &Fixups) const;
 285   unsigned getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
 286                                         SmallVectorImpl<MCFixup> &Fixups) const;
 287   unsigned getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
 288                                      SmallVectorImpl<MCFixup> &Fixups) const;
 289
 290   unsigned getShiftRight8Imm(const MCInst &MI, unsigned Op,
 291                              SmallVectorImpl<MCFixup> &Fixups) const;
 292   unsigned getShiftRight16Imm(const MCInst &MI, unsigned Op,
 293                               SmallVectorImpl<MCFixup> &Fixups) const;
 294   unsigned getShiftRight32Imm(const MCInst &MI, unsigned Op,
 295                               SmallVectorImpl<MCFixup> &Fixups) const;
 296   unsigned getShiftRight64Imm(const MCInst &MI, unsigned Op,
 297                               SmallVectorImpl<MCFixup> &Fixups) const;
 298
 299   unsigned getThumbSRImmOpValue(const MCInst &MI, unsigned Op,
 300                                  SmallVectorImpl<MCFixup> &Fixups) const;
 301
 302   unsigned NEONThumb2DataIPostEncoder(const MCInst &MI,
 303                                       unsigned EncodedValue) const;
 304   unsigned NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 305                                           unsigned EncodedValue) const;
 306   unsigned NEONThumb2DupPostEncoder(const MCInst &MI,
 307                                     unsigned EncodedValue) const;
 308
 309   unsigned VFPThumb2PostEncoder(const MCInst &MI,
 310                                 unsigned EncodedValue) const;
 311
 312   void EmitByte(unsigned char C, raw_ostream &OS) const {
 313     OS << (char)C;
 314   }
 315
 316   void EmitConstant(uint64_t Val, unsigned Size, raw_ostream &OS) const {
 317     // Output the constant in little endian byte order.
 318     for (unsigned i = 0; i != Size; ++i) {
 319       EmitByte(Val & 255, OS);
 320       Val >>= 8;
 321     }
 322   }
 323
 324   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 325                          SmallVectorImpl<MCFixup> &Fixups) const;
 326 };
 327
 328 } // end anonymous namespace
 329
 330 MCCodeEmitter *llvm::createARMMCCodeEmitter(const MCInstrInfo &MCII,
 331                                             const MCSubtargetInfo &STI,
 332                                             MCContext &Ctx) {
 333   return new ARMMCCodeEmitter(MCII, STI, Ctx);
 334 }
 335
 336 /// NEONThumb2DataIPostEncoder - Post-process encoded NEON data-processing
 337 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 338 /// Thumb2 mode.
 339 unsigned ARMMCCodeEmitter::NEONThumb2DataIPostEncoder(const MCInst &MI,
 340                                                  unsigned EncodedValue) const {
 341   if (isThumb2()) {
 342     // NEON Thumb2 data-processsing encodings are very simple: bit 24 is moved
 343     // to bit 12 of the high half-word (i.e. bit 28), and bits 27-24 are
 344     // set to 1111.
 345     unsigned Bit24 = EncodedValue & 0x01000000;
 346     unsigned Bit28 = Bit24 << 4;
 347     EncodedValue &= 0xEFFFFFFF;
 348     EncodedValue |= Bit28;
 349     EncodedValue |= 0x0F000000;
 350   }
 351
 352   return EncodedValue;
 353 }
 354
 355 /// NEONThumb2LoadStorePostEncoder - Post-process encoded NEON load/store
 356 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 357 /// Thumb2 mode.
 358 unsigned ARMMCCodeEmitter::NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 359                                                  unsigned EncodedValue) const {
 360   if (isThumb2()) {
 361     EncodedValue &= 0xF0FFFFFF;
 362     EncodedValue |= 0x09000000;
 363   }
 364
 365   return EncodedValue;
 366 }
 367
 368 /// NEONThumb2DupPostEncoder - Post-process encoded NEON vdup
 369 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 370 /// Thumb2 mode.
 371 unsigned ARMMCCodeEmitter::NEONThumb2DupPostEncoder(const MCInst &MI,
 372                                                  unsigned EncodedValue) const {
 373   if (isThumb2()) {
 374     EncodedValue &= 0x00FFFFFF;
 375     EncodedValue |= 0xEE000000;
 376   }
 377
 378   return EncodedValue;
 379 }
 380
 381 /// VFPThumb2PostEncoder - Post-process encoded VFP instructions and rewrite
 382 /// them to their Thumb2 form if we are currently in Thumb2 mode.
 383 unsigned ARMMCCodeEmitter::
 384 VFPThumb2PostEncoder(const MCInst &MI, unsigned EncodedValue) const {
 385   if (isThumb2()) {
 386     EncodedValue &= 0x0FFFFFFF;
 387     EncodedValue |= 0xE0000000;
 388   }
 389   return EncodedValue;
 390 }
 391
 392 /// getMachineOpValue - Return binary encoding of operand. If the machine
 393 /// operand requires relocation, record the relocation and return zero.
 394 unsigned ARMMCCodeEmitter::
 395 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 396                   SmallVectorImpl<MCFixup> &Fixups) const {
 397   if (MO.isReg()) {
 398     unsigned Reg = MO.getReg();
 399     unsigned RegNo = getARMRegisterNumbering(Reg);
 400
 401     // Q registers are encoded as 2x their register number.
 402     switch (Reg) {
 403     default:
 404       return RegNo;
 405     case ARM::Q0:  case ARM::Q1:  case ARM::Q2:  case ARM::Q3:
 406     case ARM::Q4:  case ARM::Q5:  case ARM::Q6:  case ARM::Q7:
 407     case ARM::Q8:  case ARM::Q9:  case ARM::Q10: case ARM::Q11:
 408     case ARM::Q12: case ARM::Q13: case ARM::Q14: case ARM::Q15:
 409       return 2 * RegNo;
 410     }
 411   } else if (MO.isImm()) {
 412     return static_cast<unsigned>(MO.getImm());
 413   } else if (MO.isFPImm()) {
 414     return static_cast<unsigned>(APFloat(MO.getFPImm())
 415                      .bitcastToAPInt().getHiBits(32).getLimitedValue());
 416   }
 417
 418   llvm_unreachable("Unable to encode MCOperand!");
 419   return 0;
 420 }
 421
 422 /// getAddrModeImmOpValue - Return encoding info for 'reg +/- imm' operand.
 423 bool ARMMCCodeEmitter::
 424 EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx, unsigned &Reg,
 425                        unsigned &Imm, SmallVectorImpl<MCFixup> &Fixups) const {
 426   const MCOperand &MO  = MI.getOperand(OpIdx);
 427   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 428
 429   Reg = getARMRegisterNumbering(MO.getReg());
 430
 431   int32_t SImm = MO1.getImm();
 432   bool isAdd = true;
 433
 434   // Special value for #-0
 435   if (SImm == INT32_MIN) {
 436     SImm = 0;
 437     isAdd = false;
 438   }
 439
 440   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 441   if (SImm < 0) {
 442     SImm = -SImm;
 443     isAdd = false;
 444   }
 445
 446   Imm = SImm;
 447   return isAdd;
 448 }
 449
 450 /// getBranchTargetOpValue - Helper function to get the branch target operand,
 451 /// which is either an immediate or requires a fixup.
 452 static uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 453                                        unsigned FixupKind,
 454                                        SmallVectorImpl<MCFixup> &Fixups) {
 455   const MCOperand &MO = MI.getOperand(OpIdx);
 456
 457   // If the destination is an immediate, we have nothing to do.
 458   if (MO.isImm()) return MO.getImm();
 459   assert(MO.isExpr() && "Unexpected branch target type!");
 460   const MCExpr *Expr = MO.getExpr();
 461   MCFixupKind Kind = MCFixupKind(FixupKind);
 462   Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 463
 464   // All of the information is in the fixup.
 465   return 0;
 466 }
 467
 468 // Thumb BL and BLX use a strange offset encoding where bits 22 and 21 are
 469 // determined by negating them and XOR'ing them with bit 23.
 470 static int32_t encodeThumbBLOffset(int32_t offset) {
 471   offset >>= 1;
 472   uint32_t S  = (offset & 0x800000) >> 23;
 473   uint32_t J1 = (offset & 0x400000) >> 22;
 474   uint32_t J2 = (offset & 0x200000) >> 21;
 475   J1 = (~J1 & 0x1);
 476   J2 = (~J2 & 0x1);
 477   J1 ^= S;
 478   J2 ^= S;
 479
 480   offset &= ~0x600000;
 481   offset |= J1 << 22;
 482   offset |= J2 << 21;
 483
 484   return offset;
 485 }
 486
 487 /// getThumbBLTargetOpValue - Return encoding info for immediate branch target.
 488 uint32_t ARMMCCodeEmitter::
 489 getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
 490                         SmallVectorImpl<MCFixup> &Fixups) const {
 491   const MCOperand MO = MI.getOperand(OpIdx);
 492   if (MO.isExpr())
 493     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bl,
 494                                     Fixups);
 495   return encodeThumbBLOffset(MO.getImm());
 496 }
 497
 498 /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
 499 /// BLX branch target.
 500 uint32_t ARMMCCodeEmitter::
 501 getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 502                          SmallVectorImpl<MCFixup> &Fixups) const {
 503   const MCOperand MO = MI.getOperand(OpIdx);
 504   if (MO.isExpr())
 505     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_blx,
 506                                     Fixups);
 507   return encodeThumbBLOffset(MO.getImm());
 508 }
 509
 510 /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
 511 uint32_t ARMMCCodeEmitter::
 512 getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
 513                         SmallVectorImpl<MCFixup> &Fixups) const {
 514   const MCOperand MO = MI.getOperand(OpIdx);
 515   if (MO.isExpr())
 516     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_br,
 517                                     Fixups);
 518   return (MO.getImm() >> 1);
 519 }
 520
 521 /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 522 uint32_t ARMMCCodeEmitter::
 523 getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 524                          SmallVectorImpl<MCFixup> &Fixups) const {
 525   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bcc, Fixups);
 526 }
 527
 528 /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 529 uint32_t ARMMCCodeEmitter::
 530 getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 531                         SmallVectorImpl<MCFixup> &Fixups) const {
 532   const MCOperand MO = MI.getOperand(OpIdx);
 533   if (MO.isExpr())
 534     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cb, Fixups);
 535   return (MO.getImm() >> 1);
 536 }
 537
 538 /// Return true if this branch has a non-always predication
 539 static bool HasConditionalBranch(const MCInst &MI) {
 540   int NumOp = MI.getNumOperands();
 541   if (NumOp >= 2) {
 542     for (int i = 0; i < NumOp-1; ++i) {
 543       const MCOperand &MCOp1 = MI.getOperand(i);
 544       const MCOperand &MCOp2 = MI.getOperand(i + 1);
 545       if (MCOp1.isImm() && MCOp2.isReg() &&
 546           (MCOp2.getReg() == 0 || MCOp2.getReg() == ARM::CPSR)) {
 547         if (ARMCC::CondCodes(MCOp1.getImm()) != ARMCC::AL)
 548           return true;
 549       }
 550     }
 551   }
 552   return false;
 553 }
 554
 555 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 556 /// target.
 557 uint32_t ARMMCCodeEmitter::
 558 getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 559                        SmallVectorImpl<MCFixup> &Fixups) const {
 560   // FIXME: This really, really shouldn't use TargetMachine. We don't want
 561   // coupling between MC and TM anywhere we can help it.
 562   if (isThumb2())
 563     return
 564       ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_condbranch, Fixups);
 565   return getARMBranchTargetOpValue(MI, OpIdx, Fixups);
 566 }
 567
 568 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 569 /// target.
 570 uint32_t ARMMCCodeEmitter::
 571 getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 572                           SmallVectorImpl<MCFixup> &Fixups) const {
 573   const MCOperand MO = MI.getOperand(OpIdx);
 574   if (MO.isExpr()) {
 575     if (HasConditionalBranch(MI))
 576       return ::getBranchTargetOpValue(MI, OpIdx,
 577                                       ARM::fixup_arm_condbranch, Fixups);
 578     return ::getBranchTargetOpValue(MI, OpIdx,
 579                                     ARM::fixup_arm_uncondbranch, Fixups);
 580   }
 581
 582   return MO.getImm() >> 2;
 583 }
 584
 585 uint32_t ARMMCCodeEmitter::
 586 getARMBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 587                           SmallVectorImpl<MCFixup> &Fixups) const {
 588   const MCOperand MO = MI.getOperand(OpIdx);
 589   if (MO.isExpr()) {
 590     if (HasConditionalBranch(MI))
 591       return ::getBranchTargetOpValue(MI, OpIdx,
 592                                       ARM::fixup_arm_condbranch, Fixups);
 593     return ::getBranchTargetOpValue(MI, OpIdx,
 594                                     ARM::fixup_arm_uncondbranch, Fixups);
 595   }
 596
 597   return MO.getImm() >> 1;
 598 }
 599
 600 /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
 601 /// immediate branch target.
 602 uint32_t ARMMCCodeEmitter::
 603 getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 604                        SmallVectorImpl<MCFixup> &Fixups) const {
 605   unsigned Val =
 606     ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_uncondbranch, Fixups);
 607   bool I  = (Val & 0x800000);
 608   bool J1 = (Val & 0x400000);
 609   bool J2 = (Val & 0x200000);
 610   if (I ^ J1)
 611     Val &= ~0x400000;
 612   else
 613     Val |= 0x400000;
 614
 615   if (I ^ J2)
 616     Val &= ~0x200000;
 617   else
 618     Val |= 0x200000;
 619
 620   return Val;
 621 }
 622
 623 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 624 /// target.
 625 uint32_t ARMMCCodeEmitter::
 626 getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 627                    SmallVectorImpl<MCFixup> &Fixups) const {
 628   const MCOperand MO = MI.getOperand(OpIdx);
 629   if (MO.isExpr())
 630     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_adr_pcrel_12,
 631                                     Fixups);
 632   int32_t offset = MO.getImm();
 633   uint32_t Val = 0x2000;
 634   if (offset < 0) {
 635     Val = 0x1000;
 636     offset *= -1;
 637   }
 638   Val |= offset;
 639   return Val;
 640 }
 641
 642 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 643 /// target.
 644 uint32_t ARMMCCodeEmitter::
 645 getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 646                    SmallVectorImpl<MCFixup> &Fixups) const {
 647   const MCOperand MO = MI.getOperand(OpIdx);
 648   if (MO.isExpr())
 649     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_adr_pcrel_12,
 650                                     Fixups);
 651   return MO.getImm();
 652 }
 653
 654 /// getAdrLabelOpValue - Return encoding info for 8-bit immediate ADR label
 655 /// target.
 656 uint32_t ARMMCCodeEmitter::
 657 getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 658                    SmallVectorImpl<MCFixup> &Fixups) const {
 659   const MCOperand MO = MI.getOperand(OpIdx);
 660   if (MO.isExpr())
 661     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_thumb_adr_pcrel_10,
 662                                     Fixups);
 663   return MO.getImm();
 664 }
 665
 666 /// getThumbAddrModeRegRegOpValue - Return encoding info for 'reg + reg'
 667 /// operand.
 668 uint32_t ARMMCCodeEmitter::
 669 getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 670                               SmallVectorImpl<MCFixup> &) const {
 671   // [Rn, Rm]
 672   //   {5-3} = Rm
 673   //   {2-0} = Rn
 674   const MCOperand &MO1 = MI.getOperand(OpIdx);
 675   const MCOperand &MO2 = MI.getOperand(OpIdx + 1);
 676   unsigned Rn = getARMRegisterNumbering(MO1.getReg());
 677   unsigned Rm = getARMRegisterNumbering(MO2.getReg());
 678   return (Rm << 3) | Rn;
 679 }
 680
 681 /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12' operand.
 682 uint32_t ARMMCCodeEmitter::
 683 getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 684                         SmallVectorImpl<MCFixup> &Fixups) const {
 685   // {17-13} = reg
 686   // {12}    = (U)nsigned (add == '1', sub == '0')
 687   // {11-0}  = imm12
 688   unsigned Reg, Imm12;
 689   bool isAdd = true;
 690   // If The first operand isn't a register, we have a label reference.
 691   const MCOperand &MO = MI.getOperand(OpIdx);
 692   if (!MO.isReg()) {
 693     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 694     Imm12 = 0;
 695     isAdd = false ; // 'U' bit is set as part of the fixup.
 696
 697     assert(MO.isExpr() && "Unexpected machine operand type!");
 698     const MCExpr *Expr = MO.getExpr();
 699
 700     MCFixupKind Kind;
 701     if (isThumb2())
 702       Kind = MCFixupKind(ARM::fixup_t2_ldst_pcrel_12);
 703     else
 704       Kind = MCFixupKind(ARM::fixup_arm_ldst_pcrel_12);
 705     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 706
 707     ++MCNumCPRelocations;
 708   } else
 709     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm12, Fixups);
 710
 711   uint32_t Binary = Imm12 & 0xfff;
 712   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 713   if (isAdd)
 714     Binary |= (1 << 12);
 715   Binary |= (Reg << 13);
 716   return Binary;
 717 }
 718
 719 /// getT2AddrModeImm8s4OpValue - Return encoding info for
 720 /// 'reg +/- imm8<<2' operand.
 721 uint32_t ARMMCCodeEmitter::
 722 getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 723                         SmallVectorImpl<MCFixup> &Fixups) const {
 724   // {12-9} = reg
 725   // {8}    = (U)nsigned (add == '1', sub == '0')
 726   // {7-0}  = imm8
 727   unsigned Reg, Imm8;
 728   bool isAdd = true;
 729   // If The first operand isn't a register, we have a label reference.
 730   const MCOperand &MO = MI.getOperand(OpIdx);
 731   if (!MO.isReg()) {
 732     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 733     Imm8 = 0;
 734     isAdd = false ; // 'U' bit is set as part of the fixup.
 735
 736     assert(MO.isExpr() && "Unexpected machine operand type!");
 737     const MCExpr *Expr = MO.getExpr();
 738     MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 739     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 740
 741     ++MCNumCPRelocations;
 742   } else
 743     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 744
 745   uint32_t Binary = (Imm8 >> 2) & 0xff;
 746   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 747   if (isAdd)
 748     Binary |= (1 << 8);
 749   Binary |= (Reg << 9);
 750   return Binary;
 751 }
 752
 753 // FIXME: This routine assumes that a binary
 754 // expression will always result in a PCRel expression
 755 // In reality, its only true if one or more subexpressions
 756 // is itself a PCRel (i.e. "." in asm or some other pcrel construct)
 757 // but this is good enough for now.
 758 static bool EvaluateAsPCRel(const MCExpr *Expr) {
 759   switch (Expr->getKind()) {
 760   default: assert(0 && "Unexpected expression type");
 761   case MCExpr::SymbolRef: return false;
 762   case MCExpr::Binary: return true;
 763   }
 764 }
 765
 766 uint32_t
 767 ARMMCCodeEmitter::getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
 768                                       SmallVectorImpl<MCFixup> &Fixups) const {
 769   // {20-16} = imm{15-12}
 770   // {11-0}  = imm{11-0}
 771   const MCOperand &MO = MI.getOperand(OpIdx);
 772   if (MO.isImm())
 773     // Hi / lo 16 bits already extracted during earlier passes.
 774     return static_cast<unsigned>(MO.getImm());
 775
 776   // Handle :upper16: and :lower16: assembly prefixes.
 777   const MCExpr *E = MO.getExpr();
 778   if (E->getKind() == MCExpr::Target) {
 779     const ARMMCExpr *ARM16Expr = cast<ARMMCExpr>(E);
 780     E = ARM16Expr->getSubExpr();
 781
 782     MCFixupKind Kind;
 783     switch (ARM16Expr->getKind()) {
 784     default: assert(0 && "Unsupported ARMFixup");
 785     case ARMMCExpr::VK_ARM_HI16:
 786       if (!isTargetDarwin() && EvaluateAsPCRel(E))
 787         Kind = MCFixupKind(isThumb2()
 788                            ? ARM::fixup_t2_movt_hi16_pcrel
 789                            : ARM::fixup_arm_movt_hi16_pcrel);
 790       else
 791         Kind = MCFixupKind(isThumb2()
 792                            ? ARM::fixup_t2_movt_hi16
 793                            : ARM::fixup_arm_movt_hi16);
 794       break;
 795     case ARMMCExpr::VK_ARM_LO16:
 796       if (!isTargetDarwin() && EvaluateAsPCRel(E))
 797         Kind = MCFixupKind(isThumb2()
 798                            ? ARM::fixup_t2_movw_lo16_pcrel
 799                            : ARM::fixup_arm_movw_lo16_pcrel);
 800       else
 801         Kind = MCFixupKind(isThumb2()
 802                            ? ARM::fixup_t2_movw_lo16
 803                            : ARM::fixup_arm_movw_lo16);
 804       break;
 805     }
 806     Fixups.push_back(MCFixup::Create(0, E, Kind));
 807     return 0;
 808   };
 809
 810   llvm_unreachable("Unsupported MCExpr type in MCOperand!");
 811   return 0;
 812 }
 813
 814 uint32_t ARMMCCodeEmitter::
 815 getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 816                     SmallVectorImpl<MCFixup> &Fixups) const {
 817   const MCOperand &MO = MI.getOperand(OpIdx);
 818   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 819   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 820   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 821   unsigned Rm = getARMRegisterNumbering(MO1.getReg());
 822   unsigned ShImm = ARM_AM::getAM2Offset(MO2.getImm());
 823   bool isAdd = ARM_AM::getAM2Op(MO2.getImm()) == ARM_AM::add;
 824   ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(MO2.getImm());
 825   unsigned SBits = getShiftOp(ShOp);
 826
 827   // {16-13} = Rn
 828   // {12}    = isAdd
 829   // {11-0}  = shifter
 830   //  {3-0}  = Rm
 831   //  {4}    = 0
 832   //  {6-5}  = type
 833   //  {11-7} = imm
 834   uint32_t Binary = Rm;
 835   Binary |= Rn << 13;
 836   Binary |= SBits << 5;
 837   Binary |= ShImm << 7;
 838   if (isAdd)
 839     Binary |= 1 << 12;
 840   return Binary;
 841 }
 842
 843 uint32_t ARMMCCodeEmitter::
 844 getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 845                     SmallVectorImpl<MCFixup> &Fixups) const {
 846   // {17-14}  Rn
 847   // {13}     1 == imm12, 0 == Rm
 848   // {12}     isAdd
 849   // {11-0}   imm12/Rm
 850   const MCOperand &MO = MI.getOperand(OpIdx);
 851   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 852   uint32_t Binary = getAddrMode2OffsetOpValue(MI, OpIdx + 1, Fixups);
 853   Binary |= Rn << 14;
 854   return Binary;
 855 }
 856
 857 uint32_t ARMMCCodeEmitter::
 858 getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 859                           SmallVectorImpl<MCFixup> &Fixups) const {
 860   // {13}     1 == imm12, 0 == Rm
 861   // {12}     isAdd
 862   // {11-0}   imm12/Rm
 863   const MCOperand &MO = MI.getOperand(OpIdx);
 864   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 865   unsigned Imm = MO1.getImm();
 866   bool isAdd = ARM_AM::getAM2Op(Imm) == ARM_AM::add;
 867   bool isReg = MO.getReg() != 0;
 868   uint32_t Binary = ARM_AM::getAM2Offset(Imm);
 869   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm12
 870   if (isReg) {
 871     ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(Imm);
 872     Binary <<= 7;                    // Shift amount is bits [11:7]
 873     Binary |= getShiftOp(ShOp) << 5; // Shift type is bits [6:5]
 874     Binary |= getARMRegisterNumbering(MO.getReg()); // Rm is bits [3:0]
 875   }
 876   return Binary | (isAdd << 12) | (isReg << 13);
 877 }
 878
 879 uint32_t ARMMCCodeEmitter::
 880 getPostIdxRegOpValue(const MCInst &MI, unsigned OpIdx,
 881                      SmallVectorImpl<MCFixup> &Fixups) const {
 882   // {4}      isAdd
 883   // {3-0}    Rm
 884   const MCOperand &MO = MI.getOperand(OpIdx);
 885   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 886   bool isAdd = MO1.getImm() != 0;
 887   return getARMRegisterNumbering(MO.getReg()) | (isAdd << 4);
 888 }
 889
 890 uint32_t ARMMCCodeEmitter::
 891 getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 892                           SmallVectorImpl<MCFixup> &Fixups) const {
 893   // {9}      1 == imm8, 0 == Rm
 894   // {8}      isAdd
 895   // {7-4}    imm7_4/zero
 896   // {3-0}    imm3_0/Rm
 897   const MCOperand &MO = MI.getOperand(OpIdx);
 898   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 899   unsigned Imm = MO1.getImm();
 900   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 901   bool isImm = MO.getReg() == 0;
 902   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 903   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 904   if (!isImm)
 905     Imm8 = getARMRegisterNumbering(MO.getReg());
 906   return Imm8 | (isAdd << 8) | (isImm << 9);
 907 }
 908
 909 uint32_t ARMMCCodeEmitter::
 910 getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 911                     SmallVectorImpl<MCFixup> &Fixups) const {
 912   // {13}     1 == imm8, 0 == Rm
 913   // {12-9}   Rn
 914   // {8}      isAdd
 915   // {7-4}    imm7_4/zero
 916   // {3-0}    imm3_0/Rm
 917   const MCOperand &MO = MI.getOperand(OpIdx);
 918   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 919   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 920   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 921   unsigned Imm = MO2.getImm();
 922   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 923   bool isImm = MO1.getReg() == 0;
 924   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 925   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 926   if (!isImm)
 927     Imm8 = getARMRegisterNumbering(MO1.getReg());
 928   return (Rn << 9) | Imm8 | (isAdd << 8) | (isImm << 13);
 929 }
 930
 931 /// getAddrModeThumbSPOpValue - Encode the t_addrmode_sp operands.
 932 uint32_t ARMMCCodeEmitter::
 933 getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 934                           SmallVectorImpl<MCFixup> &Fixups) const {
 935   // [SP, #imm]
 936   //   {7-0} = imm8
 937   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 938   assert(MI.getOperand(OpIdx).getReg() == ARM::SP &&
 939          "Unexpected base register!");
 940
 941   // The immediate is already shifted for the implicit zeroes, so no change
 942   // here.
 943   return MO1.getImm() & 0xff;
 944 }
 945
 946 /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
 947 uint32_t ARMMCCodeEmitter::
 948 getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
 949                      SmallVectorImpl<MCFixup> &Fixups) const {
 950   // [Rn, #imm]
 951   //   {7-3} = imm5
 952   //   {2-0} = Rn
 953   const MCOperand &MO = MI.getOperand(OpIdx);
 954   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 955   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 956   unsigned Imm5 = MO1.getImm();
 957   return ((Imm5 & 0x1f) << 3) | Rn;
 958 }
 959
 960 /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 961 uint32_t ARMMCCodeEmitter::
 962 getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 963                      SmallVectorImpl<MCFixup> &Fixups) const {
 964   const MCOperand MO = MI.getOperand(OpIdx);
 965   if (MO.isExpr())
 966     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cp, Fixups);
 967   return (MO.getImm() >> 2);
 968 }
 969
 970 /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm10' operand.
 971 uint32_t ARMMCCodeEmitter::
 972 getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 973                     SmallVectorImpl<MCFixup> &Fixups) const {
 974   // {12-9} = reg
 975   // {8}    = (U)nsigned (add == '1', sub == '0')
 976   // {7-0}  = imm8
 977   unsigned Reg, Imm8;
 978   bool isAdd;
 979   // If The first operand isn't a register, we have a label reference.
 980   const MCOperand &MO = MI.getOperand(OpIdx);
 981   if (!MO.isReg()) {
 982     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 983     Imm8 = 0;
 984     isAdd = false; // 'U' bit is handled as part of the fixup.
 985
 986     assert(MO.isExpr() && "Unexpected machine operand type!");
 987     const MCExpr *Expr = MO.getExpr();
 988     MCFixupKind Kind;
 989     if (isThumb2())
 990       Kind = MCFixupKind(ARM::fixup_t2_pcrel_10);
 991     else
 992       Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 993     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 994
 995     ++MCNumCPRelocations;
 996   } else {
 997     EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 998     isAdd = ARM_AM::getAM5Op(Imm8) == ARM_AM::add;
 999   }
1000
1001   uint32_t Binary = ARM_AM::getAM5Offset(Imm8);
1002   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
1003   if (isAdd)
1004     Binary |= (1 << 8);
1005   Binary |= (Reg << 9);
1006   return Binary;
1007 }
1008
1009 unsigned ARMMCCodeEmitter::
1010 getSORegRegOpValue(const MCInst &MI, unsigned OpIdx,
1011                 SmallVectorImpl<MCFixup> &Fixups) const {
1012   // Sub-operands are [reg, reg, imm]. The first register is Rm, the reg to be
1013   // shifted. The second is Rs, the amount to shift by, and the third specifies
1014   // the type of the shift.
1015   //
1016   // {3-0} = Rm.
1017   // {4}   = 1
1018   // {6-5} = type
1019   // {11-8} = Rs
1020   // {7}    = 0
1021
1022   const MCOperand &MO  = MI.getOperand(OpIdx);
1023   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1024   const MCOperand &MO2 = MI.getOperand(OpIdx + 2);
1025   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
1026
1027   // Encode Rm.
1028   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1029
1030   // Encode the shift opcode.
1031   unsigned SBits = 0;
1032   unsigned Rs = MO1.getReg();
1033   if (Rs) {
1034     // Set shift operand (bit[7:4]).
1035     // LSL - 0001
1036     // LSR - 0011
1037     // ASR - 0101
1038     // ROR - 0111
1039     switch (SOpc) {
1040     default: llvm_unreachable("Unknown shift opc!");
1041     case ARM_AM::lsl: SBits = 0x1; break;
1042     case ARM_AM::lsr: SBits = 0x3; break;
1043     case ARM_AM::asr: SBits = 0x5; break;
1044     case ARM_AM::ror: SBits = 0x7; break;
1045     }
1046   }
1047
1048   Binary |= SBits << 4;
1049
1050   // Encode the shift operation Rs.
1051   // Encode Rs bit[11:8].
1052   assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
1053   return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
1054 }
1055
1056 unsigned ARMMCCodeEmitter::
1057 getSORegImmOpValue(const MCInst &MI, unsigned OpIdx,
1058                 SmallVectorImpl<MCFixup> &Fixups) const {
1059   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
1060   // shifted. The second is the amount to shift by.
1061   //
1062   // {3-0} = Rm.
1063   // {4}   = 0
1064   // {6-5} = type
1065   // {11-7} = imm
1066
1067   const MCOperand &MO  = MI.getOperand(OpIdx);
1068   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1069   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
1070
1071   // Encode Rm.
1072   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1073
1074   // Encode the shift opcode.
1075   unsigned SBits = 0;
1076
1077   // Set shift operand (bit[6:4]).
1078   // LSL - 000
1079   // LSR - 010
1080   // ASR - 100
1081   // ROR - 110
1082   // RRX - 110 and bit[11:8] clear.
1083   switch (SOpc) {
1084   default: llvm_unreachable("Unknown shift opc!");
1085   case ARM_AM::lsl: SBits = 0x0; break;
1086   case ARM_AM::lsr: SBits = 0x2; break;
1087   case ARM_AM::asr: SBits = 0x4; break;
1088   case ARM_AM::ror: SBits = 0x6; break;
1089   case ARM_AM::rrx:
1090     Binary |= 0x60;
1091     return Binary;
1092   }
1093
1094   // Encode shift_imm bit[11:7].
1095   Binary |= SBits << 4;
1096   unsigned Offset = ARM_AM::getSORegOffset(MO1.getImm());
1097   assert(Offset && "Offset must be in range 1-32!");
1098   if (Offset == 32) Offset = 0;
1099   return Binary | (Offset << 7);
1100 }
1101
1102
1103 unsigned ARMMCCodeEmitter::
1104 getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
1105                 SmallVectorImpl<MCFixup> &Fixups) const {
1106   const MCOperand &MO1 = MI.getOperand(OpNum);
1107   const MCOperand &MO2 = MI.getOperand(OpNum+1);
1108   const MCOperand &MO3 = MI.getOperand(OpNum+2);
1109
1110   // Encoded as [Rn, Rm, imm].
1111   // FIXME: Needs fixup support.
1112   unsigned Value = getARMRegisterNumbering(MO1.getReg());
1113   Value <<= 4;
1114   Value |= getARMRegisterNumbering(MO2.getReg());
1115   Value <<= 2;
1116   Value |= MO3.getImm();
1117
1118   return Value;
1119 }
1120
1121 unsigned ARMMCCodeEmitter::
1122 getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
1123                          SmallVectorImpl<MCFixup> &Fixups) const {
1124   const MCOperand &MO1 = MI.getOperand(OpNum);
1125   const MCOperand &MO2 = MI.getOperand(OpNum+1);
1126
1127   // FIXME: Needs fixup support.
1128   unsigned Value = getARMRegisterNumbering(MO1.getReg());
1129
1130   // Even though the immediate is 8 bits long, we need 9 bits in order
1131   // to represent the (inverse of the) sign bit.
1132   Value <<= 9;
1133   int32_t tmp = (int32_t)MO2.getImm();
1134   if (tmp < 0)
1135     tmp = abs(tmp);
1136   else
1137     Value |= 256; // Set the ADD bit
1138   Value |= tmp & 255;
1139   return Value;
1140 }
1141
1142 unsigned ARMMCCodeEmitter::
1143 getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
1144                          SmallVectorImpl<MCFixup> &Fixups) const {
1145   const MCOperand &MO1 = MI.getOperand(OpNum);
1146
1147   // FIXME: Needs fixup support.
1148   unsigned Value = 0;
1149   int32_t tmp = (int32_t)MO1.getImm();
1150   if (tmp < 0)
1151     tmp = abs(tmp);
1152   else
1153     Value |= 256; // Set the ADD bit
1154   Value |= tmp & 255;
1155   return Value;
1156 }
1157
1158 unsigned ARMMCCodeEmitter::
1159 getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
1160                          SmallVectorImpl<MCFixup> &Fixups) const {
1161   const MCOperand &MO1 = MI.getOperand(OpNum);
1162
1163   // FIXME: Needs fixup support.
1164   unsigned Value = 0;
1165   int32_t tmp = (int32_t)MO1.getImm();
1166   if (tmp < 0)
1167     tmp = abs(tmp);
1168   else
1169     Value |= 4096; // Set the ADD bit
1170   Value |= tmp & 4095;
1171   return Value;
1172 }
1173
1174 unsigned ARMMCCodeEmitter::
1175 getT2SORegOpValue(const MCInst &MI, unsigned OpIdx,
1176                 SmallVectorImpl<MCFixup> &Fixups) const {
1177   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
1178   // shifted. The second is the amount to shift by.
1179   //
1180   // {3-0} = Rm.
1181   // {4}   = 0
1182   // {6-5} = type
1183   // {11-7} = imm
1184
1185   const MCOperand &MO  = MI.getOperand(OpIdx);
1186   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1187   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
1188
1189   // Encode Rm.
1190   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1191
1192   // Encode the shift opcode.
1193   unsigned SBits = 0;
1194   // Set shift operand (bit[6:4]).
1195   // LSL - 000
1196   // LSR - 010
1197   // ASR - 100
1198   // ROR - 110
1199   switch (SOpc) {
1200   default: llvm_unreachable("Unknown shift opc!");
1201   case ARM_AM::lsl: SBits = 0x0; break;
1202   case ARM_AM::lsr: SBits = 0x2; break;
1203   case ARM_AM::asr: SBits = 0x4; break;
1204   case ARM_AM::ror: SBits = 0x6; break;
1205   }
1206
1207   Binary |= SBits << 4;
1208   if (SOpc == ARM_AM::rrx)
1209     return Binary;
1210
1211   // Encode shift_imm bit[11:7].
1212   return Binary | ARM_AM::getSORegOffset(MO1.getImm()) << 7;
1213 }
1214
1215 unsigned ARMMCCodeEmitter::
1216 getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
1217                                SmallVectorImpl<MCFixup> &Fixups) const {
1218   // 10 bits. lower 5 bits are are the lsb of the mask, high five bits are the
1219   // msb of the mask.
1220   const MCOperand &MO = MI.getOperand(Op);
1221   uint32_t v = ~MO.getImm();
1222   uint32_t lsb = CountTrailingZeros_32(v);
1223   uint32_t msb = (32 - CountLeadingZeros_32 (v)) - 1;
1224   assert (v != 0 && lsb < 32 && msb < 32 && "Illegal bitfield mask!");
1225   return lsb | (msb << 5);
1226 }
1227
1228 unsigned ARMMCCodeEmitter::
1229 getMsbOpValue(const MCInst &MI, unsigned Op,
1230               SmallVectorImpl<MCFixup> &Fixups) const {
1231   // MSB - 5 bits.
1232   uint32_t lsb = MI.getOperand(Op-1).getImm();
1233   uint32_t width = MI.getOperand(Op).getImm();
1234   uint32_t msb = lsb+width-1;
1235   assert (width != 0 && msb < 32 && "Illegal bit width!");
1236   return msb;
1237 }
1238
1239 unsigned ARMMCCodeEmitter::
1240 getRegisterListOpValue(const MCInst &MI, unsigned Op,
1241                        SmallVectorImpl<MCFixup> &Fixups) const {
1242   // VLDM/VSTM:
1243   //   {12-8} = Vd
1244   //   {7-0}  = Number of registers
1245   //
1246   // LDM/STM:
1247   //   {15-0}  = Bitfield of GPRs.
1248   unsigned Reg = MI.getOperand(Op).getReg();
1249   bool SPRRegs = llvm::ARMMCRegisterClasses[ARM::SPRRegClassID].contains(Reg);
1250   bool DPRRegs = llvm::ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg);
1251
1252   unsigned Binary = 0;
1253
1254   if (SPRRegs || DPRRegs) {
1255     // VLDM/VSTM
1256     unsigned RegNo = getARMRegisterNumbering(Reg);
1257     unsigned NumRegs = (MI.getNumOperands() - Op) & 0xff;
1258     Binary |= (RegNo & 0x1f) << 8;
1259     if (SPRRegs)
1260       Binary |= NumRegs;
1261     else
1262       Binary |= NumRegs * 2;
1263   } else {
1264     for (unsigned I = Op, E = MI.getNumOperands(); I < E; ++I) {
1265       unsigned RegNo = getARMRegisterNumbering(MI.getOperand(I).getReg());
1266       Binary |= 1 << RegNo;
1267     }
1268   }
1269
1270   return Binary;
1271 }
1272
1273 /// getAddrMode6AddressOpValue - Encode an addrmode6 register number along
1274 /// with the alignment operand.
1275 unsigned ARMMCCodeEmitter::
1276 getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
1277                            SmallVectorImpl<MCFixup> &Fixups) const {
1278   const MCOperand &Reg = MI.getOperand(Op);
1279   const MCOperand &Imm = MI.getOperand(Op + 1);
1280
1281   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1282   unsigned Align = 0;
1283
1284   switch (Imm.getImm()) {
1285   default: break;
1286   case 2:
1287   case 4:
1288   case 8:  Align = 0x01; break;
1289   case 16: Align = 0x02; break;
1290   case 32: Align = 0x03; break;
1291   }
1292
1293   return RegNo | (Align << 4);
1294 }
1295
1296 /// getAddrMode6OneLane32AddressOpValue - Encode an addrmode6 register number
1297 /// along  with the alignment operand for use in VST1 and VLD1 with size 32.
1298 unsigned ARMMCCodeEmitter::
1299 getAddrMode6OneLane32AddressOpValue(const MCInst &MI, unsigned Op,
1300                                     SmallVectorImpl<MCFixup> &Fixups) const {
1301   const MCOperand &Reg = MI.getOperand(Op);
1302   const MCOperand &Imm = MI.getOperand(Op + 1);
1303
1304   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1305   unsigned Align = 0;
1306
1307   switch (Imm.getImm()) {
1308   default: break;
1309   case 2:
1310   case 4:
1311   case 8:
1312   case 16: Align = 0x00; break;
1313   case 32: Align = 0x03; break;
1314   }
1315
1316   return RegNo | (Align << 4);
1317 }
1318
1319
1320 /// getAddrMode6DupAddressOpValue - Encode an addrmode6 register number and
1321 /// alignment operand for use in VLD-dup instructions.  This is the same as
1322 /// getAddrMode6AddressOpValue except for the alignment encoding, which is
1323 /// different for VLD4-dup.
1324 unsigned ARMMCCodeEmitter::
1325 getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
1326                               SmallVectorImpl<MCFixup> &Fixups) const {
1327   const MCOperand &Reg = MI.getOperand(Op);
1328   const MCOperand &Imm = MI.getOperand(Op + 1);
1329
1330   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1331   unsigned Align = 0;
1332
1333   switch (Imm.getImm()) {
1334   default: break;
1335   case 2:
1336   case 4:
1337   case 8:  Align = 0x01; break;
1338   case 16: Align = 0x03; break;
1339   }
1340
1341   return RegNo | (Align << 4);
1342 }
1343
1344 unsigned ARMMCCodeEmitter::
1345 getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
1346                           SmallVectorImpl<MCFixup> &Fixups) const {
1347   const MCOperand &MO = MI.getOperand(Op);
1348   if (MO.getReg() == 0) return 0x0D;
1349   return MO.getReg();
1350 }
1351
1352 unsigned ARMMCCodeEmitter::
1353 getShiftRight8Imm(const MCInst &MI, unsigned Op,
1354                   SmallVectorImpl<MCFixup> &Fixups) const {
1355   return 8 - MI.getOperand(Op).getImm();
1356 }
1357
1358 unsigned ARMMCCodeEmitter::
1359 getShiftRight16Imm(const MCInst &MI, unsigned Op,
1360                    SmallVectorImpl<MCFixup> &Fixups) const {
1361   return 16 - MI.getOperand(Op).getImm();
1362 }
1363
1364 unsigned ARMMCCodeEmitter::
1365 getShiftRight32Imm(const MCInst &MI, unsigned Op,
1366                    SmallVectorImpl<MCFixup> &Fixups) const {
1367   return 32 - MI.getOperand(Op).getImm();
1368 }
1369
1370 unsigned ARMMCCodeEmitter::
1371 getShiftRight64Imm(const MCInst &MI, unsigned Op,
1372                    SmallVectorImpl<MCFixup> &Fixups) const {
1373   return 64 - MI.getOperand(Op).getImm();
1374 }
1375
1376 void ARMMCCodeEmitter::
1377 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1378                   SmallVectorImpl<MCFixup> &Fixups) const {
1379   // Pseudo instructions don't get encoded.
1380   const MCInstrDesc &Desc = MCII.get(MI.getOpcode());
1381   uint64_t TSFlags = Desc.TSFlags;
1382   if ((TSFlags & ARMII::FormMask) == ARMII::Pseudo)
1383     return;
1384
1385   int Size;
1386   if (Desc.getSize() == 2 || Desc.getSize() == 4)
1387     Size = Desc.getSize();
1388   else
1389     llvm_unreachable("Unexpected instruction size!");
1390
1391   uint32_t Binary = getBinaryCodeForInstr(MI, Fixups);
1392   // Thumb 32-bit wide instructions need to emit the high order halfword
1393   // first.
1394   if (isThumb() && Size == 4) {
1395     EmitConstant(Binary >> 16, 2, OS);
1396     EmitConstant(Binary & 0xffff, 2, OS);
1397   } else
1398     EmitConstant(Binary, Size, OS);
1399   ++MCNumEmitted;  // Keep track of the # of mi's emitted.
1400 }
1401
1402 #include "ARMGenMCCodeEmitter.inc"