lib/Target/ARM/MCTargetDesc/ARMMCCodeEmitter.cpp

   1 //===-- ARM/ARMMCCodeEmitter.cpp - Convert ARM code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARMMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/ARMAddressingModes.h"
  16 #include "MCTargetDesc/ARMBaseInfo.h"
  17 #include "MCTargetDesc/ARMFixupKinds.h"
  18 #include "MCTargetDesc/ARMMCExpr.h"
  19 #include "MCTargetDesc/ARMMCTargetDesc.h"
  20 #include "llvm/MC/MCCodeEmitter.h"
  21 #include "llvm/MC/MCExpr.h"
  22 #include "llvm/MC/MCInst.h"
  23 #include "llvm/MC/MCInstrInfo.h"
  24 #include "llvm/MC/MCRegisterInfo.h"
  25 #include "llvm/MC/MCSubtargetInfo.h"
  26 #include "llvm/ADT/APFloat.h"
  27 #include "llvm/ADT/Statistic.h"
  28 #include "llvm/Support/raw_ostream.h"
  29
  30 using namespace llvm;
  31
  32 STATISTIC(MCNumEmitted, "Number of MC instructions emitted.");
  33 STATISTIC(MCNumCPRelocations, "Number of constant pool relocations created.");
  34
  35 namespace {
  36 class ARMMCCodeEmitter : public MCCodeEmitter {
  37   ARMMCCodeEmitter(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  38   void operator=(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  39   const MCInstrInfo &MCII;
  40   const MCSubtargetInfo &STI;
  41
  42 public:
  43   ARMMCCodeEmitter(const MCInstrInfo &mcii, const MCSubtargetInfo &sti,
  44                    MCContext &ctx)
  45     : MCII(mcii), STI(sti) {
  46   }
  47
  48   ~ARMMCCodeEmitter() {}
  49
  50   bool isThumb() const {
  51     // FIXME: Can tablegen auto-generate this?
  52     return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
  53   }
  54   bool isThumb2() const {
  55     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2) != 0;
  56   }
  57   bool isTargetDarwin() const {
  58     Triple TT(STI.getTargetTriple());
  59     Triple::OSType OS = TT.getOS();
  60     return OS == Triple::Darwin || OS == Triple::MacOSX || OS == Triple::IOS;
  61   }
  62
  63   unsigned getMachineSoImmOpValue(unsigned SoImm) const;
  64
  65   // getBinaryCodeForInstr - TableGen'erated function for getting the
  66   // binary encoding for an instruction.
  67   unsigned getBinaryCodeForInstr(const MCInst &MI,
  68                                  SmallVectorImpl<MCFixup> &Fixups) const;
  69
  70   /// getMachineOpValue - Return binary encoding of operand. If the machine
  71   /// operand requires relocation, record the relocation and return zero.
  72   unsigned getMachineOpValue(const MCInst &MI,const MCOperand &MO,
  73                              SmallVectorImpl<MCFixup> &Fixups) const;
  74
  75   /// getHiLo16ImmOpValue - Return the encoding for the hi / low 16-bit of
  76   /// the specified operand. This is used for operands with :lower16: and
  77   /// :upper16: prefixes.
  78   uint32_t getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
  79                                SmallVectorImpl<MCFixup> &Fixups) const;
  80
  81   bool EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx,
  82                               unsigned &Reg, unsigned &Imm,
  83                               SmallVectorImpl<MCFixup> &Fixups) const;
  84
  85   /// getThumbBLTargetOpValue - Return encoding info for Thumb immediate
  86   /// BL branch target.
  87   uint32_t getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
  88                                    SmallVectorImpl<MCFixup> &Fixups) const;
  89
  90   /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
  91   /// BLX branch target.
  92   uint32_t getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
  93                                     SmallVectorImpl<MCFixup> &Fixups) const;
  94
  95   /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
  96   uint32_t getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
  97                                    SmallVectorImpl<MCFixup> &Fixups) const;
  98
  99   /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 100   uint32_t getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 101                                     SmallVectorImpl<MCFixup> &Fixups) const;
 102
 103   /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 104   uint32_t getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 105                                    SmallVectorImpl<MCFixup> &Fixups) const;
 106
 107   /// getBranchTargetOpValue - Return encoding info for 24-bit immediate
 108   /// branch target.
 109   uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 110                                   SmallVectorImpl<MCFixup> &Fixups) const;
 111
 112   /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
 113   /// immediate Thumb2 direct branch target.
 114   uint32_t getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 115                                   SmallVectorImpl<MCFixup> &Fixups) const;
 116
 117   /// getARMBranchTargetOpValue - Return encoding info for 24-bit immediate
 118   /// branch target.
 119   uint32_t getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 120                                      SmallVectorImpl<MCFixup> &Fixups) const;
 121   uint32_t getARMBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 122                                      SmallVectorImpl<MCFixup> &Fixups) const;
 123
 124   /// getAdrLabelOpValue - Return encoding info for 12-bit immediate
 125   /// ADR label target.
 126   uint32_t getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 127                               SmallVectorImpl<MCFixup> &Fixups) const;
 128   uint32_t getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 129                               SmallVectorImpl<MCFixup> &Fixups) const;
 130   uint32_t getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 131                               SmallVectorImpl<MCFixup> &Fixups) const;
 132
 133
 134   /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12'
 135   /// operand.
 136   uint32_t getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 137                                    SmallVectorImpl<MCFixup> &Fixups) const;
 138
 139   /// getThumbAddrModeRegRegOpValue - Return encoding for 'reg + reg' operand.
 140   uint32_t getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 141                                          SmallVectorImpl<MCFixup> &Fixups)const;
 142
 143   /// getT2AddrModeImm8s4OpValue - Return encoding info for 'reg +/- imm8<<2'
 144   /// operand.
 145   uint32_t getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 146                                    SmallVectorImpl<MCFixup> &Fixups) const;
 147
 148
 149   /// getLdStSORegOpValue - Return encoding info for 'reg +/- reg shop imm'
 150   /// operand as needed by load/store instructions.
 151   uint32_t getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 152                                SmallVectorImpl<MCFixup> &Fixups) const;
 153
 154   /// getLdStmModeOpValue - Return encoding for load/store multiple mode.
 155   uint32_t getLdStmModeOpValue(const MCInst &MI, unsigned OpIdx,
 156                                SmallVectorImpl<MCFixup> &Fixups) const {
 157     ARM_AM::AMSubMode Mode = (ARM_AM::AMSubMode)MI.getOperand(OpIdx).getImm();
 158     switch (Mode) {
 159     default: assert(0 && "Unknown addressing sub-mode!");
 160     case ARM_AM::da: return 0;
 161     case ARM_AM::ia: return 1;
 162     case ARM_AM::db: return 2;
 163     case ARM_AM::ib: return 3;
 164     }
 165   }
 166   /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 167   ///
 168   unsigned getShiftOp(ARM_AM::ShiftOpc ShOpc) const {
 169     switch (ShOpc) {
 170     default: llvm_unreachable("Unknown shift opc!");
 171     case ARM_AM::no_shift:
 172     case ARM_AM::lsl: return 0;
 173     case ARM_AM::lsr: return 1;
 174     case ARM_AM::asr: return 2;
 175     case ARM_AM::ror:
 176     case ARM_AM::rrx: return 3;
 177     }
 178     return 0;
 179   }
 180
 181   /// getAddrMode2OpValue - Return encoding for addrmode2 operands.
 182   uint32_t getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 183                                SmallVectorImpl<MCFixup> &Fixups) const;
 184
 185   /// getAddrMode2OffsetOpValue - Return encoding for am2offset operands.
 186   uint32_t getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 187                                      SmallVectorImpl<MCFixup> &Fixups) const;
 188
 189   /// getPostIdxRegOpValue - Return encoding for postidx_reg operands.
 190   uint32_t getPostIdxRegOpValue(const MCInst &MI, unsigned OpIdx,
 191                                 SmallVectorImpl<MCFixup> &Fixups) const;
 192
 193   /// getAddrMode3OffsetOpValue - Return encoding for am3offset operands.
 194   uint32_t getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 195                                      SmallVectorImpl<MCFixup> &Fixups) const;
 196
 197   /// getAddrMode3OpValue - Return encoding for addrmode3 operands.
 198   uint32_t getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 199                                SmallVectorImpl<MCFixup> &Fixups) const;
 200
 201   /// getAddrModeThumbSPOpValue - Return encoding info for 'reg +/- imm12'
 202   /// operand.
 203   uint32_t getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 204                                      SmallVectorImpl<MCFixup> &Fixups) const;
 205
 206   /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
 207   uint32_t getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
 208                                 SmallVectorImpl<MCFixup> &Fixups) const;
 209
 210   /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 211   uint32_t getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 212                                 SmallVectorImpl<MCFixup> &Fixups) const;
 213
 214   /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm8' operand.
 215   uint32_t getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 216                                SmallVectorImpl<MCFixup> &Fixups) const;
 217
 218   /// getCCOutOpValue - Return encoding of the 's' bit.
 219   unsigned getCCOutOpValue(const MCInst &MI, unsigned Op,
 220                            SmallVectorImpl<MCFixup> &Fixups) const {
 221     // The operand is either reg0 or CPSR. The 's' bit is encoded as '0' or
 222     // '1' respectively.
 223     return MI.getOperand(Op).getReg() == ARM::CPSR;
 224   }
 225
 226   /// getSOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 227   unsigned getSOImmOpValue(const MCInst &MI, unsigned Op,
 228                            SmallVectorImpl<MCFixup> &Fixups) const {
 229     unsigned SoImm = MI.getOperand(Op).getImm();
 230     int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 231     assert(SoImmVal != -1 && "Not a valid so_imm value!");
 232
 233     // Encode rotate_imm.
 234     unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 235       << ARMII::SoRotImmShift;
 236
 237     // Encode immed_8.
 238     Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 239     return Binary;
 240   }
 241
 242   /// getT2SOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 243   unsigned getT2SOImmOpValue(const MCInst &MI, unsigned Op,
 244                            SmallVectorImpl<MCFixup> &Fixups) const {
 245     unsigned SoImm = MI.getOperand(Op).getImm();
 246     unsigned Encoded =  ARM_AM::getT2SOImmVal(SoImm);
 247     assert(Encoded != ~0U && "Not a Thumb2 so_imm value?");
 248     return Encoded;
 249   }
 250
 251   unsigned getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
 252     SmallVectorImpl<MCFixup> &Fixups) const;
 253   unsigned getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
 254     SmallVectorImpl<MCFixup> &Fixups) const;
 255   unsigned getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
 256     SmallVectorImpl<MCFixup> &Fixups) const;
 257   unsigned getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
 258     SmallVectorImpl<MCFixup> &Fixups) const;
 259
 260   /// getSORegOpValue - Return an encoded so_reg shifted register value.
 261   unsigned getSORegRegOpValue(const MCInst &MI, unsigned Op,
 262                            SmallVectorImpl<MCFixup> &Fixups) const;
 263   unsigned getSORegImmOpValue(const MCInst &MI, unsigned Op,
 264                            SmallVectorImpl<MCFixup> &Fixups) const;
 265   unsigned getT2SORegOpValue(const MCInst &MI, unsigned Op,
 266                              SmallVectorImpl<MCFixup> &Fixups) const;
 267
 268   unsigned getNEONVcvtImm32OpValue(const MCInst &MI, unsigned Op,
 269                                    SmallVectorImpl<MCFixup> &Fixups) const {
 270     return 64 - MI.getOperand(Op).getImm();
 271   }
 272
 273   unsigned getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
 274                                       SmallVectorImpl<MCFixup> &Fixups) const;
 275
 276   unsigned getMsbOpValue(const MCInst &MI, unsigned Op,
 277                          SmallVectorImpl<MCFixup> &Fixups) const;
 278
 279   unsigned getRegisterListOpValue(const MCInst &MI, unsigned Op,
 280                                   SmallVectorImpl<MCFixup> &Fixups) const;
 281   unsigned getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
 282                                       SmallVectorImpl<MCFixup> &Fixups) const;
 283   unsigned getAddrMode6OneLane32AddressOpValue(const MCInst &MI, unsigned Op,
 284                                         SmallVectorImpl<MCFixup> &Fixups) const;
 285   unsigned getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
 286                                         SmallVectorImpl<MCFixup> &Fixups) const;
 287   unsigned getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
 288                                      SmallVectorImpl<MCFixup> &Fixups) const;
 289
 290   unsigned getShiftRight8Imm(const MCInst &MI, unsigned Op,
 291                              SmallVectorImpl<MCFixup> &Fixups) const;
 292   unsigned getShiftRight16Imm(const MCInst &MI, unsigned Op,
 293                               SmallVectorImpl<MCFixup> &Fixups) const;
 294   unsigned getShiftRight32Imm(const MCInst &MI, unsigned Op,
 295                               SmallVectorImpl<MCFixup> &Fixups) const;
 296   unsigned getShiftRight64Imm(const MCInst &MI, unsigned Op,
 297                               SmallVectorImpl<MCFixup> &Fixups) const;
 298
 299   unsigned getThumbSRImmOpValue(const MCInst &MI, unsigned Op,
 300                                  SmallVectorImpl<MCFixup> &Fixups) const;
 301
 302   unsigned NEONThumb2DataIPostEncoder(const MCInst &MI,
 303                                       unsigned EncodedValue) const;
 304   unsigned NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 305                                           unsigned EncodedValue) const;
 306   unsigned NEONThumb2DupPostEncoder(const MCInst &MI,
 307                                     unsigned EncodedValue) const;
 308
 309   unsigned VFPThumb2PostEncoder(const MCInst &MI,
 310                                 unsigned EncodedValue) const;
 311
 312   void EmitByte(unsigned char C, raw_ostream &OS) const {
 313     OS << (char)C;
 314   }
 315
 316   void EmitConstant(uint64_t Val, unsigned Size, raw_ostream &OS) const {
 317     // Output the constant in little endian byte order.
 318     for (unsigned i = 0; i != Size; ++i) {
 319       EmitByte(Val & 255, OS);
 320       Val >>= 8;
 321     }
 322   }
 323
 324   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 325                          SmallVectorImpl<MCFixup> &Fixups) const;
 326 };
 327
 328 } // end anonymous namespace
 329
 330 MCCodeEmitter *llvm::createARMMCCodeEmitter(const MCInstrInfo &MCII,
 331                                             const MCSubtargetInfo &STI,
 332                                             MCContext &Ctx) {
 333   return new ARMMCCodeEmitter(MCII, STI, Ctx);
 334 }
 335
 336 /// NEONThumb2DataIPostEncoder - Post-process encoded NEON data-processing
 337 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 338 /// Thumb2 mode.
 339 unsigned ARMMCCodeEmitter::NEONThumb2DataIPostEncoder(const MCInst &MI,
 340                                                  unsigned EncodedValue) const {
 341   if (isThumb2()) {
 342     // NEON Thumb2 data-processsing encodings are very simple: bit 24 is moved
 343     // to bit 12 of the high half-word (i.e. bit 28), and bits 27-24 are
 344     // set to 1111.
 345     unsigned Bit24 = EncodedValue & 0x01000000;
 346     unsigned Bit28 = Bit24 << 4;
 347     EncodedValue &= 0xEFFFFFFF;
 348     EncodedValue |= Bit28;
 349     EncodedValue |= 0x0F000000;
 350   }
 351
 352   return EncodedValue;
 353 }
 354
 355 /// NEONThumb2LoadStorePostEncoder - Post-process encoded NEON load/store
 356 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 357 /// Thumb2 mode.
 358 unsigned ARMMCCodeEmitter::NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 359                                                  unsigned EncodedValue) const {
 360   if (isThumb2()) {
 361     EncodedValue &= 0xF0FFFFFF;
 362     EncodedValue |= 0x09000000;
 363   }
 364
 365   return EncodedValue;
 366 }
 367
 368 /// NEONThumb2DupPostEncoder - Post-process encoded NEON vdup
 369 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 370 /// Thumb2 mode.
 371 unsigned ARMMCCodeEmitter::NEONThumb2DupPostEncoder(const MCInst &MI,
 372                                                  unsigned EncodedValue) const {
 373   if (isThumb2()) {
 374     EncodedValue &= 0x00FFFFFF;
 375     EncodedValue |= 0xEE000000;
 376   }
 377
 378   return EncodedValue;
 379 }
 380
 381 /// VFPThumb2PostEncoder - Post-process encoded VFP instructions and rewrite
 382 /// them to their Thumb2 form if we are currently in Thumb2 mode.
 383 unsigned ARMMCCodeEmitter::
 384 VFPThumb2PostEncoder(const MCInst &MI, unsigned EncodedValue) const {
 385   if (isThumb2()) {
 386     EncodedValue &= 0x0FFFFFFF;
 387     EncodedValue |= 0xE0000000;
 388   }
 389   return EncodedValue;
 390 }
 391
 392 /// getMachineOpValue - Return binary encoding of operand. If the machine
 393 /// operand requires relocation, record the relocation and return zero.
 394 unsigned ARMMCCodeEmitter::
 395 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 396                   SmallVectorImpl<MCFixup> &Fixups) const {
 397   if (MO.isReg()) {
 398     unsigned Reg = MO.getReg();
 399     unsigned RegNo = getARMRegisterNumbering(Reg);
 400
 401     // Q registers are encoded as 2x their register number.
 402     switch (Reg) {
 403     default:
 404       return RegNo;
 405     case ARM::Q0:  case ARM::Q1:  case ARM::Q2:  case ARM::Q3:
 406     case ARM::Q4:  case ARM::Q5:  case ARM::Q6:  case ARM::Q7:
 407     case ARM::Q8:  case ARM::Q9:  case ARM::Q10: case ARM::Q11:
 408     case ARM::Q12: case ARM::Q13: case ARM::Q14: case ARM::Q15:
 409       return 2 * RegNo;
 410     }
 411   } else if (MO.isImm()) {
 412     return static_cast<unsigned>(MO.getImm());
 413   } else if (MO.isFPImm()) {
 414     return static_cast<unsigned>(APFloat(MO.getFPImm())
 415                      .bitcastToAPInt().getHiBits(32).getLimitedValue());
 416   }
 417
 418   llvm_unreachable("Unable to encode MCOperand!");
 419   return 0;
 420 }
 421
 422 /// getAddrModeImmOpValue - Return encoding info for 'reg +/- imm' operand.
 423 bool ARMMCCodeEmitter::
 424 EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx, unsigned &Reg,
 425                        unsigned &Imm, SmallVectorImpl<MCFixup> &Fixups) const {
 426   const MCOperand &MO  = MI.getOperand(OpIdx);
 427   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 428
 429   Reg = getARMRegisterNumbering(MO.getReg());
 430
 431   int32_t SImm = MO1.getImm();
 432   bool isAdd = true;
 433
 434   // Special value for #-0
 435   if (SImm == INT32_MIN) {
 436     SImm = 0;
 437     isAdd = false;
 438   }
 439
 440   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 441   if (SImm < 0) {
 442     SImm = -SImm;
 443     isAdd = false;
 444   }
 445
 446   Imm = SImm;
 447   return isAdd;
 448 }
 449
 450 /// getBranchTargetOpValue - Helper function to get the branch target operand,
 451 /// which is either an immediate or requires a fixup.
 452 static uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 453                                        unsigned FixupKind,
 454                                        SmallVectorImpl<MCFixup> &Fixups) {
 455   const MCOperand &MO = MI.getOperand(OpIdx);
 456
 457   // If the destination is an immediate, we have nothing to do.
 458   if (MO.isImm()) return MO.getImm();
 459   assert(MO.isExpr() && "Unexpected branch target type!");
 460   const MCExpr *Expr = MO.getExpr();
 461   MCFixupKind Kind = MCFixupKind(FixupKind);
 462   Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 463
 464   // All of the information is in the fixup.
 465   return 0;
 466 }
 467
 468 /// getThumbBLTargetOpValue - Return encoding info for immediate branch target.
 469 uint32_t ARMMCCodeEmitter::
 470 getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
 471                         SmallVectorImpl<MCFixup> &Fixups) const {
 472   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bl, Fixups);
 473 }
 474
 475 /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
 476 /// BLX branch target.
 477 uint32_t ARMMCCodeEmitter::
 478 getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 479                          SmallVectorImpl<MCFixup> &Fixups) const {
 480   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_blx, Fixups);
 481 }
 482
 483 /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
 484 uint32_t ARMMCCodeEmitter::
 485 getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
 486                         SmallVectorImpl<MCFixup> &Fixups) const {
 487   const MCOperand MO = MI.getOperand(OpIdx);
 488   if (MO.isExpr())
 489     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_br, Fixups);
 490   return (MO.getImm() >> 1);
 491 }
 492
 493 /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 494 uint32_t ARMMCCodeEmitter::
 495 getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 496                          SmallVectorImpl<MCFixup> &Fixups) const {
 497   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bcc, Fixups);
 498 }
 499
 500 /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 501 uint32_t ARMMCCodeEmitter::
 502 getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 503                         SmallVectorImpl<MCFixup> &Fixups) const {
 504   const MCOperand MO = MI.getOperand(OpIdx);
 505   if (MO.isExpr())
 506     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cb, Fixups);
 507   return (MO.getImm() >> 1);
 508 }
 509
 510 /// Return true if this branch has a non-always predication
 511 static bool HasConditionalBranch(const MCInst &MI) {
 512   int NumOp = MI.getNumOperands();
 513   if (NumOp >= 2) {
 514     for (int i = 0; i < NumOp-1; ++i) {
 515       const MCOperand &MCOp1 = MI.getOperand(i);
 516       const MCOperand &MCOp2 = MI.getOperand(i + 1);
 517       if (MCOp1.isImm() && MCOp2.isReg() &&
 518           (MCOp2.getReg() == 0 || MCOp2.getReg() == ARM::CPSR)) {
 519         if (ARMCC::CondCodes(MCOp1.getImm()) != ARMCC::AL)
 520           return true;
 521       }
 522     }
 523   }
 524   return false;
 525 }
 526
 527 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 528 /// target.
 529 uint32_t ARMMCCodeEmitter::
 530 getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 531                        SmallVectorImpl<MCFixup> &Fixups) const {
 532   // FIXME: This really, really shouldn't use TargetMachine. We don't want
 533   // coupling between MC and TM anywhere we can help it.
 534   if (isThumb2())
 535     return
 536       ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_condbranch, Fixups);
 537   return getARMBranchTargetOpValue(MI, OpIdx, Fixups);
 538 }
 539
 540 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 541 /// target.
 542 uint32_t ARMMCCodeEmitter::
 543 getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 544                           SmallVectorImpl<MCFixup> &Fixups) const {
 545   const MCOperand MO = MI.getOperand(OpIdx);
 546   if (MO.isExpr()) {
 547     if (HasConditionalBranch(MI))
 548       return ::getBranchTargetOpValue(MI, OpIdx,
 549                                       ARM::fixup_arm_condbranch, Fixups);
 550     return ::getBranchTargetOpValue(MI, OpIdx,
 551                                     ARM::fixup_arm_uncondbranch, Fixups);
 552   }
 553
 554   return MO.getImm() >> 2;
 555 }
 556
 557 uint32_t ARMMCCodeEmitter::
 558 getARMBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 559                           SmallVectorImpl<MCFixup> &Fixups) const {
 560   const MCOperand MO = MI.getOperand(OpIdx);
 561   if (MO.isExpr()) {
 562     if (HasConditionalBranch(MI))
 563       return ::getBranchTargetOpValue(MI, OpIdx,
 564                                       ARM::fixup_arm_condbranch, Fixups);
 565     return ::getBranchTargetOpValue(MI, OpIdx,
 566                                     ARM::fixup_arm_uncondbranch, Fixups);
 567   }
 568
 569   return MO.getImm() >> 1;
 570 }
 571
 572 /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
 573 /// immediate branch target.
 574 uint32_t ARMMCCodeEmitter::
 575 getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 576                        SmallVectorImpl<MCFixup> &Fixups) const {
 577   unsigned Val =
 578     ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_uncondbranch, Fixups);
 579   bool I  = (Val & 0x800000);
 580   bool J1 = (Val & 0x400000);
 581   bool J2 = (Val & 0x200000);
 582   if (I ^ J1)
 583     Val &= ~0x400000;
 584   else
 585     Val |= 0x400000;
 586
 587   if (I ^ J2)
 588     Val &= ~0x200000;
 589   else
 590     Val |= 0x200000;
 591
 592   return Val;
 593 }
 594
 595 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 596 /// target.
 597 uint32_t ARMMCCodeEmitter::
 598 getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 599                    SmallVectorImpl<MCFixup> &Fixups) const {
 600   const MCOperand MO = MI.getOperand(OpIdx);
 601   if (MO.isExpr())
 602     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_adr_pcrel_12,
 603                                     Fixups);
 604   int32_t offset = MO.getImm();
 605   uint32_t Val = 0x2000;
 606   if (offset < 0) {
 607     Val = 0x1000;
 608     offset *= -1;
 609   }
 610   Val |= offset;
 611   return Val;
 612 }
 613
 614 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 615 /// target.
 616 uint32_t ARMMCCodeEmitter::
 617 getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 618                    SmallVectorImpl<MCFixup> &Fixups) const {
 619   const MCOperand MO = MI.getOperand(OpIdx);
 620   if (MO.isExpr())
 621     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_adr_pcrel_12,
 622                                     Fixups);
 623   return MO.getImm();
 624 }
 625
 626 /// getAdrLabelOpValue - Return encoding info for 8-bit immediate ADR label
 627 /// target.
 628 uint32_t ARMMCCodeEmitter::
 629 getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 630                    SmallVectorImpl<MCFixup> &Fixups) const {
 631   const MCOperand MO = MI.getOperand(OpIdx);
 632   if (MO.isExpr())
 633     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_thumb_adr_pcrel_10,
 634                                     Fixups);
 635   return MO.getImm();
 636 }
 637
 638 /// getThumbAddrModeRegRegOpValue - Return encoding info for 'reg + reg'
 639 /// operand.
 640 uint32_t ARMMCCodeEmitter::
 641 getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 642                               SmallVectorImpl<MCFixup> &) const {
 643   // [Rn, Rm]
 644   //   {5-3} = Rm
 645   //   {2-0} = Rn
 646   const MCOperand &MO1 = MI.getOperand(OpIdx);
 647   const MCOperand &MO2 = MI.getOperand(OpIdx + 1);
 648   unsigned Rn = getARMRegisterNumbering(MO1.getReg());
 649   unsigned Rm = getARMRegisterNumbering(MO2.getReg());
 650   return (Rm << 3) | Rn;
 651 }
 652
 653 /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12' operand.
 654 uint32_t ARMMCCodeEmitter::
 655 getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 656                         SmallVectorImpl<MCFixup> &Fixups) const {
 657   // {17-13} = reg
 658   // {12}    = (U)nsigned (add == '1', sub == '0')
 659   // {11-0}  = imm12
 660   unsigned Reg, Imm12;
 661   bool isAdd = true;
 662   // If The first operand isn't a register, we have a label reference.
 663   const MCOperand &MO = MI.getOperand(OpIdx);
 664   if (!MO.isReg()) {
 665     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 666     Imm12 = 0;
 667     isAdd = false ; // 'U' bit is set as part of the fixup.
 668
 669     assert(MO.isExpr() && "Unexpected machine operand type!");
 670     const MCExpr *Expr = MO.getExpr();
 671
 672     MCFixupKind Kind;
 673     if (isThumb2())
 674       Kind = MCFixupKind(ARM::fixup_t2_ldst_pcrel_12);
 675     else
 676       Kind = MCFixupKind(ARM::fixup_arm_ldst_pcrel_12);
 677     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 678
 679     ++MCNumCPRelocations;
 680   } else
 681     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm12, Fixups);
 682
 683   uint32_t Binary = Imm12 & 0xfff;
 684   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 685   if (isAdd)
 686     Binary |= (1 << 12);
 687   Binary |= (Reg << 13);
 688   return Binary;
 689 }
 690
 691 /// getT2AddrModeImm8s4OpValue - Return encoding info for
 692 /// 'reg +/- imm8<<2' operand.
 693 uint32_t ARMMCCodeEmitter::
 694 getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 695                         SmallVectorImpl<MCFixup> &Fixups) const {
 696   // {12-9} = reg
 697   // {8}    = (U)nsigned (add == '1', sub == '0')
 698   // {7-0}  = imm8
 699   unsigned Reg, Imm8;
 700   bool isAdd = true;
 701   // If The first operand isn't a register, we have a label reference.
 702   const MCOperand &MO = MI.getOperand(OpIdx);
 703   if (!MO.isReg()) {
 704     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 705     Imm8 = 0;
 706     isAdd = false ; // 'U' bit is set as part of the fixup.
 707
 708     assert(MO.isExpr() && "Unexpected machine operand type!");
 709     const MCExpr *Expr = MO.getExpr();
 710     MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 711     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 712
 713     ++MCNumCPRelocations;
 714   } else
 715     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 716
 717   uint32_t Binary = (Imm8 >> 2) & 0xff;
 718   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 719   if (isAdd)
 720     Binary |= (1 << 8);
 721   Binary |= (Reg << 9);
 722   return Binary;
 723 }
 724
 725 // FIXME: This routine assumes that a binary
 726 // expression will always result in a PCRel expression
 727 // In reality, its only true if one or more subexpressions
 728 // is itself a PCRel (i.e. "." in asm or some other pcrel construct)
 729 // but this is good enough for now.
 730 static bool EvaluateAsPCRel(const MCExpr *Expr) {
 731   switch (Expr->getKind()) {
 732   default: assert(0 && "Unexpected expression type");
 733   case MCExpr::SymbolRef: return false;
 734   case MCExpr::Binary: return true;
 735   }
 736 }
 737
 738 uint32_t
 739 ARMMCCodeEmitter::getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
 740                                       SmallVectorImpl<MCFixup> &Fixups) const {
 741   // {20-16} = imm{15-12}
 742   // {11-0}  = imm{11-0}
 743   const MCOperand &MO = MI.getOperand(OpIdx);
 744   if (MO.isImm())
 745     // Hi / lo 16 bits already extracted during earlier passes.
 746     return static_cast<unsigned>(MO.getImm());
 747
 748   // Handle :upper16: and :lower16: assembly prefixes.
 749   const MCExpr *E = MO.getExpr();
 750   if (E->getKind() == MCExpr::Target) {
 751     const ARMMCExpr *ARM16Expr = cast<ARMMCExpr>(E);
 752     E = ARM16Expr->getSubExpr();
 753
 754     MCFixupKind Kind;
 755     switch (ARM16Expr->getKind()) {
 756     default: assert(0 && "Unsupported ARMFixup");
 757     case ARMMCExpr::VK_ARM_HI16:
 758       if (!isTargetDarwin() && EvaluateAsPCRel(E))
 759         Kind = MCFixupKind(isThumb2()
 760                            ? ARM::fixup_t2_movt_hi16_pcrel
 761                            : ARM::fixup_arm_movt_hi16_pcrel);
 762       else
 763         Kind = MCFixupKind(isThumb2()
 764                            ? ARM::fixup_t2_movt_hi16
 765                            : ARM::fixup_arm_movt_hi16);
 766       break;
 767     case ARMMCExpr::VK_ARM_LO16:
 768       if (!isTargetDarwin() && EvaluateAsPCRel(E))
 769         Kind = MCFixupKind(isThumb2()
 770                            ? ARM::fixup_t2_movw_lo16_pcrel
 771                            : ARM::fixup_arm_movw_lo16_pcrel);
 772       else
 773         Kind = MCFixupKind(isThumb2()
 774                            ? ARM::fixup_t2_movw_lo16
 775                            : ARM::fixup_arm_movw_lo16);
 776       break;
 777     }
 778     Fixups.push_back(MCFixup::Create(0, E, Kind));
 779     return 0;
 780   };
 781
 782   llvm_unreachable("Unsupported MCExpr type in MCOperand!");
 783   return 0;
 784 }
 785
 786 uint32_t ARMMCCodeEmitter::
 787 getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 788                     SmallVectorImpl<MCFixup> &Fixups) const {
 789   const MCOperand &MO = MI.getOperand(OpIdx);
 790   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 791   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 792   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 793   unsigned Rm = getARMRegisterNumbering(MO1.getReg());
 794   unsigned ShImm = ARM_AM::getAM2Offset(MO2.getImm());
 795   bool isAdd = ARM_AM::getAM2Op(MO2.getImm()) == ARM_AM::add;
 796   ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(MO2.getImm());
 797   unsigned SBits = getShiftOp(ShOp);
 798
 799   // {16-13} = Rn
 800   // {12}    = isAdd
 801   // {11-0}  = shifter
 802   //  {3-0}  = Rm
 803   //  {4}    = 0
 804   //  {6-5}  = type
 805   //  {11-7} = imm
 806   uint32_t Binary = Rm;
 807   Binary |= Rn << 13;
 808   Binary |= SBits << 5;
 809   Binary |= ShImm << 7;
 810   if (isAdd)
 811     Binary |= 1 << 12;
 812   return Binary;
 813 }
 814
 815 uint32_t ARMMCCodeEmitter::
 816 getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 817                     SmallVectorImpl<MCFixup> &Fixups) const {
 818   // {17-14}  Rn
 819   // {13}     1 == imm12, 0 == Rm
 820   // {12}     isAdd
 821   // {11-0}   imm12/Rm
 822   const MCOperand &MO = MI.getOperand(OpIdx);
 823   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 824   uint32_t Binary = getAddrMode2OffsetOpValue(MI, OpIdx + 1, Fixups);
 825   Binary |= Rn << 14;
 826   return Binary;
 827 }
 828
 829 uint32_t ARMMCCodeEmitter::
 830 getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 831                           SmallVectorImpl<MCFixup> &Fixups) const {
 832   // {13}     1 == imm12, 0 == Rm
 833   // {12}     isAdd
 834   // {11-0}   imm12/Rm
 835   const MCOperand &MO = MI.getOperand(OpIdx);
 836   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 837   unsigned Imm = MO1.getImm();
 838   bool isAdd = ARM_AM::getAM2Op(Imm) == ARM_AM::add;
 839   bool isReg = MO.getReg() != 0;
 840   uint32_t Binary = ARM_AM::getAM2Offset(Imm);
 841   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm12
 842   if (isReg) {
 843     ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(Imm);
 844     Binary <<= 7;                    // Shift amount is bits [11:7]
 845     Binary |= getShiftOp(ShOp) << 5; // Shift type is bits [6:5]
 846     Binary |= getARMRegisterNumbering(MO.getReg()); // Rm is bits [3:0]
 847   }
 848   return Binary | (isAdd << 12) | (isReg << 13);
 849 }
 850
 851 uint32_t ARMMCCodeEmitter::
 852 getPostIdxRegOpValue(const MCInst &MI, unsigned OpIdx,
 853                      SmallVectorImpl<MCFixup> &Fixups) const {
 854   // {4}      isAdd
 855   // {3-0}    Rm
 856   const MCOperand &MO = MI.getOperand(OpIdx);
 857   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 858   bool isAdd = MO1.getImm() != 0;
 859   return getARMRegisterNumbering(MO.getReg()) | (isAdd << 4);
 860 }
 861
 862 uint32_t ARMMCCodeEmitter::
 863 getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 864                           SmallVectorImpl<MCFixup> &Fixups) const {
 865   // {9}      1 == imm8, 0 == Rm
 866   // {8}      isAdd
 867   // {7-4}    imm7_4/zero
 868   // {3-0}    imm3_0/Rm
 869   const MCOperand &MO = MI.getOperand(OpIdx);
 870   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 871   unsigned Imm = MO1.getImm();
 872   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 873   bool isImm = MO.getReg() == 0;
 874   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 875   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 876   if (!isImm)
 877     Imm8 = getARMRegisterNumbering(MO.getReg());
 878   return Imm8 | (isAdd << 8) | (isImm << 9);
 879 }
 880
 881 uint32_t ARMMCCodeEmitter::
 882 getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 883                     SmallVectorImpl<MCFixup> &Fixups) const {
 884   // {13}     1 == imm8, 0 == Rm
 885   // {12-9}   Rn
 886   // {8}      isAdd
 887   // {7-4}    imm7_4/zero
 888   // {3-0}    imm3_0/Rm
 889   const MCOperand &MO = MI.getOperand(OpIdx);
 890   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 891   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 892   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 893   unsigned Imm = MO2.getImm();
 894   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 895   bool isImm = MO1.getReg() == 0;
 896   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 897   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 898   if (!isImm)
 899     Imm8 = getARMRegisterNumbering(MO1.getReg());
 900   return (Rn << 9) | Imm8 | (isAdd << 8) | (isImm << 13);
 901 }
 902
 903 /// getAddrModeThumbSPOpValue - Encode the t_addrmode_sp operands.
 904 uint32_t ARMMCCodeEmitter::
 905 getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 906                           SmallVectorImpl<MCFixup> &Fixups) const {
 907   // [SP, #imm]
 908   //   {7-0} = imm8
 909   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 910   assert(MI.getOperand(OpIdx).getReg() == ARM::SP &&
 911          "Unexpected base register!");
 912
 913   // The immediate is already shifted for the implicit zeroes, so no change
 914   // here.
 915   return MO1.getImm() & 0xff;
 916 }
 917
 918 /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
 919 uint32_t ARMMCCodeEmitter::
 920 getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
 921                      SmallVectorImpl<MCFixup> &Fixups) const {
 922   // [Rn, #imm]
 923   //   {7-3} = imm5
 924   //   {2-0} = Rn
 925   const MCOperand &MO = MI.getOperand(OpIdx);
 926   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 927   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 928   unsigned Imm5 = MO1.getImm();
 929   return ((Imm5 & 0x1f) << 3) | Rn;
 930 }
 931
 932 /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 933 uint32_t ARMMCCodeEmitter::
 934 getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 935                      SmallVectorImpl<MCFixup> &Fixups) const {
 936   const MCOperand MO = MI.getOperand(OpIdx);
 937   if (MO.isExpr())
 938     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cp, Fixups);
 939   return (MO.getImm() >> 2);
 940 }
 941
 942 /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm10' operand.
 943 uint32_t ARMMCCodeEmitter::
 944 getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 945                     SmallVectorImpl<MCFixup> &Fixups) const {
 946   // {12-9} = reg
 947   // {8}    = (U)nsigned (add == '1', sub == '0')
 948   // {7-0}  = imm8
 949   unsigned Reg, Imm8;
 950   bool isAdd;
 951   // If The first operand isn't a register, we have a label reference.
 952   const MCOperand &MO = MI.getOperand(OpIdx);
 953   if (!MO.isReg()) {
 954     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 955     Imm8 = 0;
 956     isAdd = false; // 'U' bit is handled as part of the fixup.
 957
 958     assert(MO.isExpr() && "Unexpected machine operand type!");
 959     const MCExpr *Expr = MO.getExpr();
 960     MCFixupKind Kind;
 961     if (isThumb2())
 962       Kind = MCFixupKind(ARM::fixup_t2_pcrel_10);
 963     else
 964       Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 965     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 966
 967     ++MCNumCPRelocations;
 968   } else {
 969     EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 970     isAdd = ARM_AM::getAM5Op(Imm8) == ARM_AM::add;
 971   }
 972
 973   uint32_t Binary = ARM_AM::getAM5Offset(Imm8);
 974   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 975   if (isAdd)
 976     Binary |= (1 << 8);
 977   Binary |= (Reg << 9);
 978   return Binary;
 979 }
 980
 981 unsigned ARMMCCodeEmitter::
 982 getSORegRegOpValue(const MCInst &MI, unsigned OpIdx,
 983                 SmallVectorImpl<MCFixup> &Fixups) const {
 984   // Sub-operands are [reg, reg, imm]. The first register is Rm, the reg to be
 985   // shifted. The second is Rs, the amount to shift by, and the third specifies
 986   // the type of the shift.
 987   //
 988   // {3-0} = Rm.
 989   // {4}   = 1
 990   // {6-5} = type
 991   // {11-8} = Rs
 992   // {7}    = 0
 993
 994   const MCOperand &MO  = MI.getOperand(OpIdx);
 995   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 996   const MCOperand &MO2 = MI.getOperand(OpIdx + 2);
 997   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 998
 999   // Encode Rm.
1000   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1001
1002   // Encode the shift opcode.
1003   unsigned SBits = 0;
1004   unsigned Rs = MO1.getReg();
1005   if (Rs) {
1006     // Set shift operand (bit[7:4]).
1007     // LSL - 0001
1008     // LSR - 0011
1009     // ASR - 0101
1010     // ROR - 0111
1011     switch (SOpc) {
1012     default: llvm_unreachable("Unknown shift opc!");
1013     case ARM_AM::lsl: SBits = 0x1; break;
1014     case ARM_AM::lsr: SBits = 0x3; break;
1015     case ARM_AM::asr: SBits = 0x5; break;
1016     case ARM_AM::ror: SBits = 0x7; break;
1017     }
1018   }
1019
1020   Binary |= SBits << 4;
1021
1022   // Encode the shift operation Rs.
1023   // Encode Rs bit[11:8].
1024   assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
1025   return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
1026 }
1027
1028 unsigned ARMMCCodeEmitter::
1029 getSORegImmOpValue(const MCInst &MI, unsigned OpIdx,
1030                 SmallVectorImpl<MCFixup> &Fixups) const {
1031   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
1032   // shifted. The second is the amount to shift by.
1033   //
1034   // {3-0} = Rm.
1035   // {4}   = 0
1036   // {6-5} = type
1037   // {11-7} = imm
1038
1039   const MCOperand &MO  = MI.getOperand(OpIdx);
1040   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1041   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
1042
1043   // Encode Rm.
1044   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1045
1046   // Encode the shift opcode.
1047   unsigned SBits = 0;
1048
1049   // Set shift operand (bit[6:4]).
1050   // LSL - 000
1051   // LSR - 010
1052   // ASR - 100
1053   // ROR - 110
1054   // RRX - 110 and bit[11:8] clear.
1055   switch (SOpc) {
1056   default: llvm_unreachable("Unknown shift opc!");
1057   case ARM_AM::lsl: SBits = 0x0; break;
1058   case ARM_AM::lsr: SBits = 0x2; break;
1059   case ARM_AM::asr: SBits = 0x4; break;
1060   case ARM_AM::ror: SBits = 0x6; break;
1061   case ARM_AM::rrx:
1062     Binary |= 0x60;
1063     return Binary;
1064   }
1065
1066   // Encode shift_imm bit[11:7].
1067   Binary |= SBits << 4;
1068   unsigned Offset = ARM_AM::getSORegOffset(MO1.getImm());
1069   assert(Offset && "Offset must be in range 1-32!");
1070   if (Offset == 32) Offset = 0;
1071   return Binary | (Offset << 7);
1072 }
1073
1074
1075 unsigned ARMMCCodeEmitter::
1076 getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
1077                 SmallVectorImpl<MCFixup> &Fixups) const {
1078   const MCOperand &MO1 = MI.getOperand(OpNum);
1079   const MCOperand &MO2 = MI.getOperand(OpNum+1);
1080   const MCOperand &MO3 = MI.getOperand(OpNum+2);
1081
1082   // Encoded as [Rn, Rm, imm].
1083   // FIXME: Needs fixup support.
1084   unsigned Value = getARMRegisterNumbering(MO1.getReg());
1085   Value <<= 4;
1086   Value |= getARMRegisterNumbering(MO2.getReg());
1087   Value <<= 2;
1088   Value |= MO3.getImm();
1089
1090   return Value;
1091 }
1092
1093 unsigned ARMMCCodeEmitter::
1094 getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
1095                          SmallVectorImpl<MCFixup> &Fixups) const {
1096   const MCOperand &MO1 = MI.getOperand(OpNum);
1097   const MCOperand &MO2 = MI.getOperand(OpNum+1);
1098
1099   // FIXME: Needs fixup support.
1100   unsigned Value = getARMRegisterNumbering(MO1.getReg());
1101
1102   // Even though the immediate is 8 bits long, we need 9 bits in order
1103   // to represent the (inverse of the) sign bit.
1104   Value <<= 9;
1105   int32_t tmp = (int32_t)MO2.getImm();
1106   if (tmp < 0)
1107     tmp = abs(tmp);
1108   else
1109     Value |= 256; // Set the ADD bit
1110   Value |= tmp & 255;
1111   return Value;
1112 }
1113
1114 unsigned ARMMCCodeEmitter::
1115 getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
1116                          SmallVectorImpl<MCFixup> &Fixups) const {
1117   const MCOperand &MO1 = MI.getOperand(OpNum);
1118
1119   // FIXME: Needs fixup support.
1120   unsigned Value = 0;
1121   int32_t tmp = (int32_t)MO1.getImm();
1122   if (tmp < 0)
1123     tmp = abs(tmp);
1124   else
1125     Value |= 256; // Set the ADD bit
1126   Value |= tmp & 255;
1127   return Value;
1128 }
1129
1130 unsigned ARMMCCodeEmitter::
1131 getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
1132                          SmallVectorImpl<MCFixup> &Fixups) const {
1133   const MCOperand &MO1 = MI.getOperand(OpNum);
1134
1135   // FIXME: Needs fixup support.
1136   unsigned Value = 0;
1137   int32_t tmp = (int32_t)MO1.getImm();
1138   if (tmp < 0)
1139     tmp = abs(tmp);
1140   else
1141     Value |= 4096; // Set the ADD bit
1142   Value |= tmp & 4095;
1143   return Value;
1144 }
1145
1146 unsigned ARMMCCodeEmitter::
1147 getT2SORegOpValue(const MCInst &MI, unsigned OpIdx,
1148                 SmallVectorImpl<MCFixup> &Fixups) const {
1149   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
1150   // shifted. The second is the amount to shift by.
1151   //
1152   // {3-0} = Rm.
1153   // {4}   = 0
1154   // {6-5} = type
1155   // {11-7} = imm
1156
1157   const MCOperand &MO  = MI.getOperand(OpIdx);
1158   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1159   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
1160
1161   // Encode Rm.
1162   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1163
1164   // Encode the shift opcode.
1165   unsigned SBits = 0;
1166   // Set shift operand (bit[6:4]).
1167   // LSL - 000
1168   // LSR - 010
1169   // ASR - 100
1170   // ROR - 110
1171   switch (SOpc) {
1172   default: llvm_unreachable("Unknown shift opc!");
1173   case ARM_AM::lsl: SBits = 0x0; break;
1174   case ARM_AM::lsr: SBits = 0x2; break;
1175   case ARM_AM::asr: SBits = 0x4; break;
1176   case ARM_AM::ror: SBits = 0x6; break;
1177   }
1178
1179   Binary |= SBits << 4;
1180   if (SOpc == ARM_AM::rrx)
1181     return Binary;
1182
1183   // Encode shift_imm bit[11:7].
1184   return Binary | ARM_AM::getSORegOffset(MO1.getImm()) << 7;
1185 }
1186
1187 unsigned ARMMCCodeEmitter::
1188 getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
1189                                SmallVectorImpl<MCFixup> &Fixups) const {
1190   // 10 bits. lower 5 bits are are the lsb of the mask, high five bits are the
1191   // msb of the mask.
1192   const MCOperand &MO = MI.getOperand(Op);
1193   uint32_t v = ~MO.getImm();
1194   uint32_t lsb = CountTrailingZeros_32(v);
1195   uint32_t msb = (32 - CountLeadingZeros_32 (v)) - 1;
1196   assert (v != 0 && lsb < 32 && msb < 32 && "Illegal bitfield mask!");
1197   return lsb | (msb << 5);
1198 }
1199
1200 unsigned ARMMCCodeEmitter::
1201 getMsbOpValue(const MCInst &MI, unsigned Op,
1202               SmallVectorImpl<MCFixup> &Fixups) const {
1203   // MSB - 5 bits.
1204   uint32_t lsb = MI.getOperand(Op-1).getImm();
1205   uint32_t width = MI.getOperand(Op).getImm();
1206   uint32_t msb = lsb+width-1;
1207   assert (width != 0 && msb < 32 && "Illegal bit width!");
1208   return msb;
1209 }
1210
1211 unsigned ARMMCCodeEmitter::
1212 getRegisterListOpValue(const MCInst &MI, unsigned Op,
1213                        SmallVectorImpl<MCFixup> &Fixups) const {
1214   // VLDM/VSTM:
1215   //   {12-8} = Vd
1216   //   {7-0}  = Number of registers
1217   //
1218   // LDM/STM:
1219   //   {15-0}  = Bitfield of GPRs.
1220   unsigned Reg = MI.getOperand(Op).getReg();
1221   bool SPRRegs = llvm::ARMMCRegisterClasses[ARM::SPRRegClassID].contains(Reg);
1222   bool DPRRegs = llvm::ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg);
1223
1224   unsigned Binary = 0;
1225
1226   if (SPRRegs || DPRRegs) {
1227     // VLDM/VSTM
1228     unsigned RegNo = getARMRegisterNumbering(Reg);
1229     unsigned NumRegs = (MI.getNumOperands() - Op) & 0xff;
1230     Binary |= (RegNo & 0x1f) << 8;
1231     if (SPRRegs)
1232       Binary |= NumRegs;
1233     else
1234       Binary |= NumRegs * 2;
1235   } else {
1236     for (unsigned I = Op, E = MI.getNumOperands(); I < E; ++I) {
1237       unsigned RegNo = getARMRegisterNumbering(MI.getOperand(I).getReg());
1238       Binary |= 1 << RegNo;
1239     }
1240   }
1241
1242   return Binary;
1243 }
1244
1245 /// getAddrMode6AddressOpValue - Encode an addrmode6 register number along
1246 /// with the alignment operand.
1247 unsigned ARMMCCodeEmitter::
1248 getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
1249                            SmallVectorImpl<MCFixup> &Fixups) const {
1250   const MCOperand &Reg = MI.getOperand(Op);
1251   const MCOperand &Imm = MI.getOperand(Op + 1);
1252
1253   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1254   unsigned Align = 0;
1255
1256   switch (Imm.getImm()) {
1257   default: break;
1258   case 2:
1259   case 4:
1260   case 8:  Align = 0x01; break;
1261   case 16: Align = 0x02; break;
1262   case 32: Align = 0x03; break;
1263   }
1264
1265   return RegNo | (Align << 4);
1266 }
1267
1268 /// getAddrMode6OneLane32AddressOpValue - Encode an addrmode6 register number
1269 /// along  with the alignment operand for use in VST1 and VLD1 with size 32.
1270 unsigned ARMMCCodeEmitter::
1271 getAddrMode6OneLane32AddressOpValue(const MCInst &MI, unsigned Op,
1272                                     SmallVectorImpl<MCFixup> &Fixups) const {
1273   const MCOperand &Reg = MI.getOperand(Op);
1274   const MCOperand &Imm = MI.getOperand(Op + 1);
1275
1276   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1277   unsigned Align = 0;
1278
1279   switch (Imm.getImm()) {
1280   default: break;
1281   case 2:
1282   case 4:
1283   case 8:
1284   case 16: Align = 0x00; break;
1285   case 32: Align = 0x03; break;
1286   }
1287
1288   return RegNo | (Align << 4);
1289 }
1290
1291
1292 /// getAddrMode6DupAddressOpValue - Encode an addrmode6 register number and
1293 /// alignment operand for use in VLD-dup instructions.  This is the same as
1294 /// getAddrMode6AddressOpValue except for the alignment encoding, which is
1295 /// different for VLD4-dup.
1296 unsigned ARMMCCodeEmitter::
1297 getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
1298                               SmallVectorImpl<MCFixup> &Fixups) const {
1299   const MCOperand &Reg = MI.getOperand(Op);
1300   const MCOperand &Imm = MI.getOperand(Op + 1);
1301
1302   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1303   unsigned Align = 0;
1304
1305   switch (Imm.getImm()) {
1306   default: break;
1307   case 2:
1308   case 4:
1309   case 8:  Align = 0x01; break;
1310   case 16: Align = 0x03; break;
1311   }
1312
1313   return RegNo | (Align << 4);
1314 }
1315
1316 unsigned ARMMCCodeEmitter::
1317 getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
1318                           SmallVectorImpl<MCFixup> &Fixups) const {
1319   const MCOperand &MO = MI.getOperand(Op);
1320   if (MO.getReg() == 0) return 0x0D;
1321   return MO.getReg();
1322 }
1323
1324 unsigned ARMMCCodeEmitter::
1325 getShiftRight8Imm(const MCInst &MI, unsigned Op,
1326                   SmallVectorImpl<MCFixup> &Fixups) const {
1327   return 8 - MI.getOperand(Op).getImm();
1328 }
1329
1330 unsigned ARMMCCodeEmitter::
1331 getShiftRight16Imm(const MCInst &MI, unsigned Op,
1332                    SmallVectorImpl<MCFixup> &Fixups) const {
1333   return 16 - MI.getOperand(Op).getImm();
1334 }
1335
1336 unsigned ARMMCCodeEmitter::
1337 getShiftRight32Imm(const MCInst &MI, unsigned Op,
1338                    SmallVectorImpl<MCFixup> &Fixups) const {
1339   return 32 - MI.getOperand(Op).getImm();
1340 }
1341
1342 unsigned ARMMCCodeEmitter::
1343 getShiftRight64Imm(const MCInst &MI, unsigned Op,
1344                    SmallVectorImpl<MCFixup> &Fixups) const {
1345   return 64 - MI.getOperand(Op).getImm();
1346 }
1347
1348 void ARMMCCodeEmitter::
1349 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1350                   SmallVectorImpl<MCFixup> &Fixups) const {
1351   // Pseudo instructions don't get encoded.
1352   const MCInstrDesc &Desc = MCII.get(MI.getOpcode());
1353   uint64_t TSFlags = Desc.TSFlags;
1354   if ((TSFlags & ARMII::FormMask) == ARMII::Pseudo)
1355     return;
1356
1357   int Size;
1358   if (Desc.getSize() == 2 || Desc.getSize() == 4)
1359     Size = Desc.getSize();
1360   else
1361     llvm_unreachable("Unexpected instruction size!");
1362
1363   uint32_t Binary = getBinaryCodeForInstr(MI, Fixups);
1364   // Thumb 32-bit wide instructions need to emit the high order halfword
1365   // first.
1366   if (isThumb() && Size == 4) {
1367     EmitConstant(Binary >> 16, 2, OS);
1368     EmitConstant(Binary & 0xffff, 2, OS);
1369   } else
1370     EmitConstant(Binary, Size, OS);
1371   ++MCNumEmitted;  // Keep track of the # of mi's emitted.
1372 }
1373
1374 #include "ARMGenMCCodeEmitter.inc"