lib/Target/ARM/MCTargetDesc/ARMMCCodeEmitter.cpp

   1 //===-- ARM/ARMMCCodeEmitter.cpp - Convert ARM code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARMMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/ARMMCTargetDesc.h"
  16 #include "MCTargetDesc/ARMAddressingModes.h"
  17 #include "MCTargetDesc/ARMBaseInfo.h"
  18 #include "MCTargetDesc/ARMFixupKinds.h"
  19 #include "MCTargetDesc/ARMMCExpr.h"
  20 #include "llvm/ADT/APFloat.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/MC/MCCodeEmitter.h"
  23 #include "llvm/MC/MCContext.h"
  24 #include "llvm/MC/MCExpr.h"
  25 #include "llvm/MC/MCInst.h"
  26 #include "llvm/MC/MCInstrInfo.h"
  27 #include "llvm/MC/MCRegisterInfo.h"
  28 #include "llvm/MC/MCSubtargetInfo.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/raw_ostream.h"
  31
  32 using namespace llvm;
  33
  34 STATISTIC(MCNumEmitted, "Number of MC instructions emitted.");
  35 STATISTIC(MCNumCPRelocations, "Number of constant pool relocations created.");
  36
  37 namespace {
  38 class ARMMCCodeEmitter : public MCCodeEmitter {
  39   ARMMCCodeEmitter(const ARMMCCodeEmitter &) LLVM_DELETED_FUNCTION;
  40   void operator=(const ARMMCCodeEmitter &) LLVM_DELETED_FUNCTION;
  41   const MCInstrInfo &MCII;
  42   const MCContext &CTX;
  43   bool IsLittleEndian;
  44
  45 public:
  46   ARMMCCodeEmitter(const MCInstrInfo &mcii, MCContext &ctx, bool IsLittle)
  47     : MCII(mcii), CTX(ctx), IsLittleEndian(IsLittle) {
  48   }
  49
  50   ~ARMMCCodeEmitter() {}
  51
  52   bool isThumb(const MCSubtargetInfo &STI) const {
  53     return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
  54   }
  55   bool isThumb2(const MCSubtargetInfo &STI) const {
  56     return isThumb(STI) && (STI.getFeatureBits() & ARM::FeatureThumb2) != 0;
  57   }
  58   bool isTargetMachO(const MCSubtargetInfo &STI) const {
  59     Triple TT(STI.getTargetTriple());
  60     return TT.isOSBinFormatMachO();
  61   }
  62
  63   unsigned getMachineSoImmOpValue(unsigned SoImm) const;
  64
  65   // getBinaryCodeForInstr - TableGen'erated function for getting the
  66   // binary encoding for an instruction.
  67   uint64_t getBinaryCodeForInstr(const MCInst &MI,
  68                                  SmallVectorImpl<MCFixup> &Fixups,
  69                                  const MCSubtargetInfo &STI) const;
  70
  71   /// getMachineOpValue - Return binary encoding of operand. If the machine
  72   /// operand requires relocation, record the relocation and return zero.
  73   unsigned getMachineOpValue(const MCInst &MI,const MCOperand &MO,
  74                              SmallVectorImpl<MCFixup> &Fixups,
  75                              const MCSubtargetInfo &STI) const;
  76
  77   /// getHiLo16ImmOpValue - Return the encoding for the hi / low 16-bit of
  78   /// the specified operand. This is used for operands with :lower16: and
  79   /// :upper16: prefixes.
  80   uint32_t getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
  81                                SmallVectorImpl<MCFixup> &Fixups,
  82                                const MCSubtargetInfo &STI) const;
  83
  84   bool EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx,
  85                               unsigned &Reg, unsigned &Imm,
  86                               SmallVectorImpl<MCFixup> &Fixups,
  87                               const MCSubtargetInfo &STI) const;
  88
  89   /// getThumbBLTargetOpValue - Return encoding info for Thumb immediate
  90   /// BL branch target.
  91   uint32_t getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
  92                                    SmallVectorImpl<MCFixup> &Fixups,
  93                                    const MCSubtargetInfo &STI) const;
  94
  95   /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
  96   /// BLX branch target.
  97   uint32_t getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
  98                                     SmallVectorImpl<MCFixup> &Fixups,
  99                                     const MCSubtargetInfo &STI) const;
 100
 101   /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
 102   uint32_t getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
 103                                    SmallVectorImpl<MCFixup> &Fixups,
 104                                    const MCSubtargetInfo &STI) const;
 105
 106   /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 107   uint32_t getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 108                                     SmallVectorImpl<MCFixup> &Fixups,
 109                                     const MCSubtargetInfo &STI) const;
 110
 111   /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 112   uint32_t getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 113                                    SmallVectorImpl<MCFixup> &Fixups,
 114                                    const MCSubtargetInfo &STI) const;
 115
 116   /// getBranchTargetOpValue - Return encoding info for 24-bit immediate
 117   /// branch target.
 118   uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 119                                   SmallVectorImpl<MCFixup> &Fixups,
 120                                   const MCSubtargetInfo &STI) const;
 121
 122   /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
 123   /// immediate Thumb2 direct branch target.
 124   uint32_t getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 125                                   SmallVectorImpl<MCFixup> &Fixups,
 126                                   const MCSubtargetInfo &STI) const;
 127
 128   /// getARMBranchTargetOpValue - Return encoding info for 24-bit immediate
 129   /// branch target.
 130   uint32_t getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 131                                      SmallVectorImpl<MCFixup> &Fixups,
 132                                      const MCSubtargetInfo &STI) const;
 133   uint32_t getARMBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
 134                                  SmallVectorImpl<MCFixup> &Fixups,
 135                                  const MCSubtargetInfo &STI) const;
 136   uint32_t getARMBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 137                                   SmallVectorImpl<MCFixup> &Fixups,
 138                                   const MCSubtargetInfo &STI) const;
 139
 140   /// getAdrLabelOpValue - Return encoding info for 12-bit immediate
 141   /// ADR label target.
 142   uint32_t getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 143                               SmallVectorImpl<MCFixup> &Fixups,
 144                               const MCSubtargetInfo &STI) const;
 145   uint32_t getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 146                               SmallVectorImpl<MCFixup> &Fixups,
 147                               const MCSubtargetInfo &STI) const;
 148   uint32_t getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 149                               SmallVectorImpl<MCFixup> &Fixups,
 150                               const MCSubtargetInfo &STI) const;
 151
 152
 153   /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12'
 154   /// operand.
 155   uint32_t getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 156                                    SmallVectorImpl<MCFixup> &Fixups,
 157                                    const MCSubtargetInfo &STI) const;
 158
 159   /// getThumbAddrModeRegRegOpValue - Return encoding for 'reg + reg' operand.
 160   uint32_t getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 161                                          SmallVectorImpl<MCFixup> &Fixups,
 162                                          const MCSubtargetInfo &STI) const;
 163
 164   /// getT2AddrModeImm8s4OpValue - Return encoding info for 'reg +/- imm8<<2'
 165   /// operand.
 166   uint32_t getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 167                                    SmallVectorImpl<MCFixup> &Fixups,
 168                                    const MCSubtargetInfo &STI) const;
 169
 170   /// getT2AddrModeImm0_1020s4OpValue - Return encoding info for 'reg + imm8<<2'
 171   /// operand.
 172   uint32_t getT2AddrModeImm0_1020s4OpValue(const MCInst &MI, unsigned OpIdx,
 173                                    SmallVectorImpl<MCFixup> &Fixups,
 174                                    const MCSubtargetInfo &STI) const;
 175
 176   /// getT2Imm8s4OpValue - Return encoding info for '+/- imm8<<2'
 177   /// operand.
 178   uint32_t getT2Imm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 179                               SmallVectorImpl<MCFixup> &Fixups,
 180                               const MCSubtargetInfo &STI) const;
 181
 182
 183   /// getLdStSORegOpValue - Return encoding info for 'reg +/- reg shop imm'
 184   /// operand as needed by load/store instructions.
 185   uint32_t getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 186                                SmallVectorImpl<MCFixup> &Fixups,
 187                                const MCSubtargetInfo &STI) const;
 188
 189   /// getLdStmModeOpValue - Return encoding for load/store multiple mode.
 190   uint32_t getLdStmModeOpValue(const MCInst &MI, unsigned OpIdx,
 191                                SmallVectorImpl<MCFixup> &Fixups,
 192                                const MCSubtargetInfo &STI) const {
 193     ARM_AM::AMSubMode Mode = (ARM_AM::AMSubMode)MI.getOperand(OpIdx).getImm();
 194     switch (Mode) {
 195     default: llvm_unreachable("Unknown addressing sub-mode!");
 196     case ARM_AM::da: return 0;
 197     case ARM_AM::ia: return 1;
 198     case ARM_AM::db: return 2;
 199     case ARM_AM::ib: return 3;
 200     }
 201   }
 202   /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 203   ///
 204   unsigned getShiftOp(ARM_AM::ShiftOpc ShOpc) const {
 205     switch (ShOpc) {
 206     case ARM_AM::no_shift:
 207     case ARM_AM::lsl: return 0;
 208     case ARM_AM::lsr: return 1;
 209     case ARM_AM::asr: return 2;
 210     case ARM_AM::ror:
 211     case ARM_AM::rrx: return 3;
 212     }
 213     llvm_unreachable("Invalid ShiftOpc!");
 214   }
 215
 216   /// getAddrMode2OpValue - Return encoding for addrmode2 operands.
 217   uint32_t getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 218                                SmallVectorImpl<MCFixup> &Fixups,
 219                                const MCSubtargetInfo &STI) const;
 220
 221   /// getAddrMode2OffsetOpValue - Return encoding for am2offset operands.
 222   uint32_t getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 223                                      SmallVectorImpl<MCFixup> &Fixups,
 224                                      const MCSubtargetInfo &STI) const;
 225
 226   /// getPostIdxRegOpValue - Return encoding for postidx_reg operands.
 227   uint32_t getPostIdxRegOpValue(const MCInst &MI, unsigned OpIdx,
 228                                 SmallVectorImpl<MCFixup> &Fixups,
 229                                 const MCSubtargetInfo &STI) const;
 230
 231   /// getAddrMode3OffsetOpValue - Return encoding for am3offset operands.
 232   uint32_t getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 233                                      SmallVectorImpl<MCFixup> &Fixups,
 234                                      const MCSubtargetInfo &STI) const;
 235
 236   /// getAddrMode3OpValue - Return encoding for addrmode3 operands.
 237   uint32_t getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 238                                SmallVectorImpl<MCFixup> &Fixups,
 239                                const MCSubtargetInfo &STI) const;
 240
 241   /// getAddrModeThumbSPOpValue - Return encoding info for 'reg +/- imm12'
 242   /// operand.
 243   uint32_t getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 244                                      SmallVectorImpl<MCFixup> &Fixups,
 245                                      const MCSubtargetInfo &STI) const;
 246
 247   /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
 248   uint32_t getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
 249                                 SmallVectorImpl<MCFixup> &Fixups,
 250                                 const MCSubtargetInfo &STI) const;
 251
 252   /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 253   uint32_t getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 254                                 SmallVectorImpl<MCFixup> &Fixups,
 255                                 const MCSubtargetInfo &STI) const;
 256
 257   /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm8' operand.
 258   uint32_t getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 259                                SmallVectorImpl<MCFixup> &Fixups,
 260                                const MCSubtargetInfo &STI) const;
 261
 262   /// getCCOutOpValue - Return encoding of the 's' bit.
 263   unsigned getCCOutOpValue(const MCInst &MI, unsigned Op,
 264                            SmallVectorImpl<MCFixup> &Fixups,
 265                            const MCSubtargetInfo &STI) const {
 266     // The operand is either reg0 or CPSR. The 's' bit is encoded as '0' or
 267     // '1' respectively.
 268     return MI.getOperand(Op).getReg() == ARM::CPSR;
 269   }
 270
 271   /// getSOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 272   unsigned getSOImmOpValue(const MCInst &MI, unsigned Op,
 273                            SmallVectorImpl<MCFixup> &Fixups,
 274                            const MCSubtargetInfo &STI) const {
 275     unsigned SoImm = MI.getOperand(Op).getImm();
 276     int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 277     assert(SoImmVal != -1 && "Not a valid so_imm value!");
 278
 279     // Encode rotate_imm.
 280     unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 281       << ARMII::SoRotImmShift;
 282
 283     // Encode immed_8.
 284     Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 285     return Binary;
 286   }
 287
 288   /// getT2SOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 289   unsigned getT2SOImmOpValue(const MCInst &MI, unsigned Op,
 290                            SmallVectorImpl<MCFixup> &Fixups,
 291                            const MCSubtargetInfo &STI) const {
 292     unsigned SoImm = MI.getOperand(Op).getImm();
 293     unsigned Encoded =  ARM_AM::getT2SOImmVal(SoImm);
 294     assert(Encoded != ~0U && "Not a Thumb2 so_imm value?");
 295     return Encoded;
 296   }
 297
 298   unsigned getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
 299     SmallVectorImpl<MCFixup> &Fixups,
 300     const MCSubtargetInfo &STI) const;
 301   unsigned getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
 302     SmallVectorImpl<MCFixup> &Fixups,
 303     const MCSubtargetInfo &STI) const;
 304   unsigned getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
 305     SmallVectorImpl<MCFixup> &Fixups,
 306     const MCSubtargetInfo &STI) const;
 307   unsigned getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
 308     SmallVectorImpl<MCFixup> &Fixups,
 309     const MCSubtargetInfo &STI) const;
 310
 311   /// getSORegOpValue - Return an encoded so_reg shifted register value.
 312   unsigned getSORegRegOpValue(const MCInst &MI, unsigned Op,
 313                            SmallVectorImpl<MCFixup> &Fixups,
 314                            const MCSubtargetInfo &STI) const;
 315   unsigned getSORegImmOpValue(const MCInst &MI, unsigned Op,
 316                            SmallVectorImpl<MCFixup> &Fixups,
 317                            const MCSubtargetInfo &STI) const;
 318   unsigned getT2SORegOpValue(const MCInst &MI, unsigned Op,
 319                              SmallVectorImpl<MCFixup> &Fixups,
 320                              const MCSubtargetInfo &STI) const;
 321
 322   unsigned getNEONVcvtImm32OpValue(const MCInst &MI, unsigned Op,
 323                                    SmallVectorImpl<MCFixup> &Fixups,
 324                                    const MCSubtargetInfo &STI) const {
 325     return 64 - MI.getOperand(Op).getImm();
 326   }
 327
 328   unsigned getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
 329                                       SmallVectorImpl<MCFixup> &Fixups,
 330                                       const MCSubtargetInfo &STI) const;
 331
 332   unsigned getRegisterListOpValue(const MCInst &MI, unsigned Op,
 333                                   SmallVectorImpl<MCFixup> &Fixups,
 334                                   const MCSubtargetInfo &STI) const;
 335   unsigned getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
 336                                       SmallVectorImpl<MCFixup> &Fixups,
 337                                       const MCSubtargetInfo &STI) const;
 338   unsigned getAddrMode6OneLane32AddressOpValue(const MCInst &MI, unsigned Op,
 339                                         SmallVectorImpl<MCFixup> &Fixups,
 340                                         const MCSubtargetInfo &STI) const;
 341   unsigned getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
 342                                         SmallVectorImpl<MCFixup> &Fixups,
 343                                         const MCSubtargetInfo &STI) const;
 344   unsigned getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
 345                                      SmallVectorImpl<MCFixup> &Fixups,
 346                                      const MCSubtargetInfo &STI) const;
 347
 348   unsigned getShiftRight8Imm(const MCInst &MI, unsigned Op,
 349                              SmallVectorImpl<MCFixup> &Fixups,
 350                              const MCSubtargetInfo &STI) const;
 351   unsigned getShiftRight16Imm(const MCInst &MI, unsigned Op,
 352                               SmallVectorImpl<MCFixup> &Fixups,
 353                               const MCSubtargetInfo &STI) const;
 354   unsigned getShiftRight32Imm(const MCInst &MI, unsigned Op,
 355                               SmallVectorImpl<MCFixup> &Fixups,
 356                               const MCSubtargetInfo &STI) const;
 357   unsigned getShiftRight64Imm(const MCInst &MI, unsigned Op,
 358                               SmallVectorImpl<MCFixup> &Fixups,
 359                               const MCSubtargetInfo &STI) const;
 360
 361   unsigned getThumbSRImmOpValue(const MCInst &MI, unsigned Op,
 362                                  SmallVectorImpl<MCFixup> &Fixups,
 363                                  const MCSubtargetInfo &STI) const;
 364
 365   unsigned NEONThumb2DataIPostEncoder(const MCInst &MI,
 366                                       unsigned EncodedValue,
 367                                       const MCSubtargetInfo &STI) const;
 368   unsigned NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 369                                           unsigned EncodedValue,
 370                                           const MCSubtargetInfo &STI) const;
 371   unsigned NEONThumb2DupPostEncoder(const MCInst &MI,
 372                                     unsigned EncodedValue,
 373                                     const MCSubtargetInfo &STI) const;
 374   unsigned NEONThumb2V8PostEncoder(const MCInst &MI,
 375                                    unsigned EncodedValue,
 376                                    const MCSubtargetInfo &STI) const;
 377
 378   unsigned VFPThumb2PostEncoder(const MCInst &MI,
 379                                 unsigned EncodedValue,
 380                                 const MCSubtargetInfo &STI) const;
 381
 382   void EmitByte(unsigned char C, raw_ostream &OS) const {
 383     OS << (char)C;
 384   }
 385
 386   void EmitConstant(uint64_t Val, unsigned Size, raw_ostream &OS) const {
 387     // Output the constant in little endian byte order.
 388     for (unsigned i = 0; i != Size; ++i) {
 389       unsigned Shift = IsLittleEndian ? i * 8 : (Size - 1 - i) * 8;
 390       EmitByte((Val >> Shift) & 0xff, OS);
 391     }
 392   }
 393
 394   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 395                          SmallVectorImpl<MCFixup> &Fixups,
 396                          const MCSubtargetInfo &STI) const override;
 397 };
 398
 399 } // end anonymous namespace
 400
 401 MCCodeEmitter *llvm::createARMleMCCodeEmitter(const MCInstrInfo &MCII,
 402                                               const MCRegisterInfo &MRI,
 403                                               const MCSubtargetInfo &STI,
 404                                               MCContext &Ctx) {
 405   return new ARMMCCodeEmitter(MCII, Ctx, true);
 406 }
 407
 408 MCCodeEmitter *llvm::createARMbeMCCodeEmitter(const MCInstrInfo &MCII,
 409                                               const MCRegisterInfo &MRI,
 410                                               const MCSubtargetInfo &STI,
 411                                               MCContext &Ctx) {
 412   return new ARMMCCodeEmitter(MCII, Ctx, false);
 413 }
 414
 415 /// NEONThumb2DataIPostEncoder - Post-process encoded NEON data-processing
 416 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 417 /// Thumb2 mode.
 418 unsigned ARMMCCodeEmitter::NEONThumb2DataIPostEncoder(const MCInst &MI,
 419                                                  unsigned EncodedValue,
 420                                                  const MCSubtargetInfo &STI) const {
 421   if (isThumb2(STI)) {
 422     // NEON Thumb2 data-processsing encodings are very simple: bit 24 is moved
 423     // to bit 12 of the high half-word (i.e. bit 28), and bits 27-24 are
 424     // set to 1111.
 425     unsigned Bit24 = EncodedValue & 0x01000000;
 426     unsigned Bit28 = Bit24 << 4;
 427     EncodedValue &= 0xEFFFFFFF;
 428     EncodedValue |= Bit28;
 429     EncodedValue |= 0x0F000000;
 430   }
 431
 432   return EncodedValue;
 433 }
 434
 435 /// NEONThumb2LoadStorePostEncoder - Post-process encoded NEON load/store
 436 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 437 /// Thumb2 mode.
 438 unsigned ARMMCCodeEmitter::NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 439                                                  unsigned EncodedValue,
 440                                                  const MCSubtargetInfo &STI) const {
 441   if (isThumb2(STI)) {
 442     EncodedValue &= 0xF0FFFFFF;
 443     EncodedValue |= 0x09000000;
 444   }
 445
 446   return EncodedValue;
 447 }
 448
 449 /// NEONThumb2DupPostEncoder - Post-process encoded NEON vdup
 450 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 451 /// Thumb2 mode.
 452 unsigned ARMMCCodeEmitter::NEONThumb2DupPostEncoder(const MCInst &MI,
 453                                                  unsigned EncodedValue,
 454                                                  const MCSubtargetInfo &STI) const {
 455   if (isThumb2(STI)) {
 456     EncodedValue &= 0x00FFFFFF;
 457     EncodedValue |= 0xEE000000;
 458   }
 459
 460   return EncodedValue;
 461 }
 462
 463 /// Post-process encoded NEON v8 instructions, and rewrite them to Thumb2 form
 464 /// if we are in Thumb2.
 465 unsigned ARMMCCodeEmitter::NEONThumb2V8PostEncoder(const MCInst &MI,
 466                                                  unsigned EncodedValue,
 467                                                  const MCSubtargetInfo &STI) const {
 468   if (isThumb2(STI)) {
 469     EncodedValue |= 0xC000000; // Set bits 27-26
 470   }
 471
 472   return EncodedValue;
 473 }
 474
 475 /// VFPThumb2PostEncoder - Post-process encoded VFP instructions and rewrite
 476 /// them to their Thumb2 form if we are currently in Thumb2 mode.
 477 unsigned ARMMCCodeEmitter::
 478 VFPThumb2PostEncoder(const MCInst &MI, unsigned EncodedValue,
 479                      const MCSubtargetInfo &STI) const {
 480   if (isThumb2(STI)) {
 481     EncodedValue &= 0x0FFFFFFF;
 482     EncodedValue |= 0xE0000000;
 483   }
 484   return EncodedValue;
 485 }
 486
 487 /// getMachineOpValue - Return binary encoding of operand. If the machine
 488 /// operand requires relocation, record the relocation and return zero.
 489 unsigned ARMMCCodeEmitter::
 490 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 491                   SmallVectorImpl<MCFixup> &Fixups,
 492                   const MCSubtargetInfo &STI) const {
 493   if (MO.isReg()) {
 494     unsigned Reg = MO.getReg();
 495     unsigned RegNo = CTX.getRegisterInfo()->getEncodingValue(Reg);
 496
 497     // Q registers are encoded as 2x their register number.
 498     switch (Reg) {
 499     default:
 500       return RegNo;
 501     case ARM::Q0:  case ARM::Q1:  case ARM::Q2:  case ARM::Q3:
 502     case ARM::Q4:  case ARM::Q5:  case ARM::Q6:  case ARM::Q7:
 503     case ARM::Q8:  case ARM::Q9:  case ARM::Q10: case ARM::Q11:
 504     case ARM::Q12: case ARM::Q13: case ARM::Q14: case ARM::Q15:
 505       return 2 * RegNo;
 506     }
 507   } else if (MO.isImm()) {
 508     return static_cast<unsigned>(MO.getImm());
 509   } else if (MO.isFPImm()) {
 510     return static_cast<unsigned>(APFloat(MO.getFPImm())
 511                      .bitcastToAPInt().getHiBits(32).getLimitedValue());
 512   }
 513
 514   llvm_unreachable("Unable to encode MCOperand!");
 515 }
 516
 517 /// getAddrModeImmOpValue - Return encoding info for 'reg +/- imm' operand.
 518 bool ARMMCCodeEmitter::
 519 EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx, unsigned &Reg,
 520                        unsigned &Imm, SmallVectorImpl<MCFixup> &Fixups,
 521  const MCSubtargetInfo &STI) const {
 522   const MCOperand &MO  = MI.getOperand(OpIdx);
 523   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 524
 525   Reg = CTX.getRegisterInfo()->getEncodingValue(MO.getReg());
 526
 527   int32_t SImm = MO1.getImm();
 528   bool isAdd = true;
 529
 530   // Special value for #-0
 531   if (SImm == INT32_MIN) {
 532     SImm = 0;
 533     isAdd = false;
 534   }
 535
 536   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 537   if (SImm < 0) {
 538     SImm = -SImm;
 539     isAdd = false;
 540   }
 541
 542   Imm = SImm;
 543   return isAdd;
 544 }
 545
 546 /// getBranchTargetOpValue - Helper function to get the branch target operand,
 547 /// which is either an immediate or requires a fixup.
 548 static uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 549                                        unsigned FixupKind,
 550                                        SmallVectorImpl<MCFixup> &Fixups,
 551                                        const MCSubtargetInfo &STI) {
 552   const MCOperand &MO = MI.getOperand(OpIdx);
 553
 554   // If the destination is an immediate, we have nothing to do.
 555   if (MO.isImm()) return MO.getImm();
 556   assert(MO.isExpr() && "Unexpected branch target type!");
 557   const MCExpr *Expr = MO.getExpr();
 558   MCFixupKind Kind = MCFixupKind(FixupKind);
 559   Fixups.push_back(MCFixup::Create(0, Expr, Kind, MI.getLoc()));
 560
 561   // All of the information is in the fixup.
 562   return 0;
 563 }
 564
 565 // Thumb BL and BLX use a strange offset encoding where bits 22 and 21 are
 566 // determined by negating them and XOR'ing them with bit 23.
 567 static int32_t encodeThumbBLOffset(int32_t offset) {
 568   offset >>= 1;
 569   uint32_t S  = (offset & 0x800000) >> 23;
 570   uint32_t J1 = (offset & 0x400000) >> 22;
 571   uint32_t J2 = (offset & 0x200000) >> 21;
 572   J1 = (~J1 & 0x1);
 573   J2 = (~J2 & 0x1);
 574   J1 ^= S;
 575   J2 ^= S;
 576
 577   offset &= ~0x600000;
 578   offset |= J1 << 22;
 579   offset |= J2 << 21;
 580
 581   return offset;
 582 }
 583
 584 /// getThumbBLTargetOpValue - Return encoding info for immediate branch target.
 585 uint32_t ARMMCCodeEmitter::
 586 getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
 587                         SmallVectorImpl<MCFixup> &Fixups,
 588                         const MCSubtargetInfo &STI) const {
 589   const MCOperand MO = MI.getOperand(OpIdx);
 590   if (MO.isExpr())
 591     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bl,
 592                                     Fixups, STI);
 593   return encodeThumbBLOffset(MO.getImm());
 594 }
 595
 596 /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
 597 /// BLX branch target.
 598 uint32_t ARMMCCodeEmitter::
 599 getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 600                          SmallVectorImpl<MCFixup> &Fixups,
 601                          const MCSubtargetInfo &STI) const {
 602   const MCOperand MO = MI.getOperand(OpIdx);
 603   if (MO.isExpr())
 604     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_blx,
 605                                     Fixups, STI);
 606   return encodeThumbBLOffset(MO.getImm());
 607 }
 608
 609 /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
 610 uint32_t ARMMCCodeEmitter::
 611 getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
 612                         SmallVectorImpl<MCFixup> &Fixups,
 613                         const MCSubtargetInfo &STI) const {
 614   const MCOperand MO = MI.getOperand(OpIdx);
 615   if (MO.isExpr())
 616     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_br,
 617                                     Fixups, STI);
 618   return (MO.getImm() >> 1);
 619 }
 620
 621 /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 622 uint32_t ARMMCCodeEmitter::
 623 getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 624                          SmallVectorImpl<MCFixup> &Fixups,
 625                          const MCSubtargetInfo &STI) const {
 626   const MCOperand MO = MI.getOperand(OpIdx);
 627   if (MO.isExpr())
 628     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bcc,
 629                                     Fixups, STI);
 630   return (MO.getImm() >> 1);
 631 }
 632
 633 /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 634 uint32_t ARMMCCodeEmitter::
 635 getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 636                         SmallVectorImpl<MCFixup> &Fixups,
 637                         const MCSubtargetInfo &STI) const {
 638   const MCOperand MO = MI.getOperand(OpIdx);
 639   if (MO.isExpr())
 640     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cb, Fixups, STI);
 641   return (MO.getImm() >> 1);
 642 }
 643
 644 /// Return true if this branch has a non-always predication
 645 static bool HasConditionalBranch(const MCInst &MI) {
 646   int NumOp = MI.getNumOperands();
 647   if (NumOp >= 2) {
 648     for (int i = 0; i < NumOp-1; ++i) {
 649       const MCOperand &MCOp1 = MI.getOperand(i);
 650       const MCOperand &MCOp2 = MI.getOperand(i + 1);
 651       if (MCOp1.isImm() && MCOp2.isReg() &&
 652           (MCOp2.getReg() == 0 || MCOp2.getReg() == ARM::CPSR)) {
 653         if (ARMCC::CondCodes(MCOp1.getImm()) != ARMCC::AL)
 654           return true;
 655       }
 656     }
 657   }
 658   return false;
 659 }
 660
 661 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 662 /// target.
 663 uint32_t ARMMCCodeEmitter::
 664 getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 665                        SmallVectorImpl<MCFixup> &Fixups,
 666                        const MCSubtargetInfo &STI) const {
 667   // FIXME: This really, really shouldn't use TargetMachine. We don't want
 668   // coupling between MC and TM anywhere we can help it.
 669   if (isThumb2(STI))
 670     return
 671       ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_condbranch, Fixups, STI);
 672   return getARMBranchTargetOpValue(MI, OpIdx, Fixups, STI);
 673 }
 674
 675 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 676 /// target.
 677 uint32_t ARMMCCodeEmitter::
 678 getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 679                           SmallVectorImpl<MCFixup> &Fixups,
 680                           const MCSubtargetInfo &STI) const {
 681   const MCOperand MO = MI.getOperand(OpIdx);
 682   if (MO.isExpr()) {
 683     if (HasConditionalBranch(MI))
 684       return ::getBranchTargetOpValue(MI, OpIdx,
 685                                       ARM::fixup_arm_condbranch, Fixups, STI);
 686     return ::getBranchTargetOpValue(MI, OpIdx,
 687                                     ARM::fixup_arm_uncondbranch, Fixups, STI);
 688   }
 689
 690   return MO.getImm() >> 2;
 691 }
 692
 693 uint32_t ARMMCCodeEmitter::
 694 getARMBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
 695                           SmallVectorImpl<MCFixup> &Fixups,
 696                           const MCSubtargetInfo &STI) const {
 697   const MCOperand MO = MI.getOperand(OpIdx);
 698   if (MO.isExpr()) {
 699     if (HasConditionalBranch(MI))
 700       return ::getBranchTargetOpValue(MI, OpIdx,
 701                                       ARM::fixup_arm_condbl, Fixups, STI);
 702     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_uncondbl, Fixups, STI);
 703   }
 704
 705   return MO.getImm() >> 2;
 706 }
 707
 708 uint32_t ARMMCCodeEmitter::
 709 getARMBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 710                           SmallVectorImpl<MCFixup> &Fixups,
 711                           const MCSubtargetInfo &STI) const {
 712   const MCOperand MO = MI.getOperand(OpIdx);
 713   if (MO.isExpr())
 714     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_blx, Fixups, STI);
 715
 716   return MO.getImm() >> 1;
 717 }
 718
 719 /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
 720 /// immediate branch target.
 721 uint32_t ARMMCCodeEmitter::
 722 getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 723                        SmallVectorImpl<MCFixup> &Fixups,
 724                        const MCSubtargetInfo &STI) const {
 725   unsigned Val = 0;
 726   const MCOperand MO = MI.getOperand(OpIdx);
 727
 728   if(MO.isExpr())
 729     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_uncondbranch, Fixups, STI);
 730   else
 731     Val = MO.getImm() >> 1;
 732
 733   bool I  = (Val & 0x800000);
 734   bool J1 = (Val & 0x400000);
 735   bool J2 = (Val & 0x200000);
 736   if (I ^ J1)
 737     Val &= ~0x400000;
 738   else
 739     Val |= 0x400000;
 740
 741   if (I ^ J2)
 742     Val &= ~0x200000;
 743   else
 744     Val |= 0x200000;
 745
 746   return Val;
 747 }
 748
 749 /// getAdrLabelOpValue - Return encoding info for 12-bit shifted-immediate
 750 /// ADR label target.
 751 uint32_t ARMMCCodeEmitter::
 752 getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 753                    SmallVectorImpl<MCFixup> &Fixups,
 754                    const MCSubtargetInfo &STI) const {
 755   const MCOperand MO = MI.getOperand(OpIdx);
 756   if (MO.isExpr())
 757     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_adr_pcrel_12,
 758                                     Fixups, STI);
 759   int64_t offset = MO.getImm();
 760   uint32_t Val = 0x2000;
 761
 762   int SoImmVal;
 763   if (offset == INT32_MIN) {
 764     Val = 0x1000;
 765     SoImmVal = 0;
 766   } else if (offset < 0) {
 767     Val = 0x1000;
 768     offset *= -1;
 769     SoImmVal = ARM_AM::getSOImmVal(offset);
 770     if(SoImmVal == -1) {
 771       Val = 0x2000;
 772       offset *= -1;
 773       SoImmVal = ARM_AM::getSOImmVal(offset);
 774     }
 775   } else {
 776     SoImmVal = ARM_AM::getSOImmVal(offset);
 777     if(SoImmVal == -1) {
 778       Val = 0x1000;
 779       offset *= -1;
 780       SoImmVal = ARM_AM::getSOImmVal(offset);
 781     }
 782   }
 783
 784   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 785
 786   Val |= SoImmVal;
 787   return Val;
 788 }
 789
 790 /// getT2AdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 791 /// target.
 792 uint32_t ARMMCCodeEmitter::
 793 getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 794                    SmallVectorImpl<MCFixup> &Fixups,
 795                    const MCSubtargetInfo &STI) const {
 796   const MCOperand MO = MI.getOperand(OpIdx);
 797   if (MO.isExpr())
 798     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_adr_pcrel_12,
 799                                     Fixups, STI);
 800   int32_t Val = MO.getImm();
 801   if (Val == INT32_MIN)
 802     Val = 0x1000;
 803   else if (Val < 0) {
 804     Val *= -1;
 805     Val |= 0x1000;
 806   }
 807   return Val;
 808 }
 809
 810 /// getThumbAdrLabelOpValue - Return encoding info for 8-bit immediate ADR label
 811 /// target.
 812 uint32_t ARMMCCodeEmitter::
 813 getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 814                    SmallVectorImpl<MCFixup> &Fixups,
 815                    const MCSubtargetInfo &STI) const {
 816   const MCOperand MO = MI.getOperand(OpIdx);
 817   if (MO.isExpr())
 818     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_thumb_adr_pcrel_10,
 819                                     Fixups, STI);
 820   return MO.getImm();
 821 }
 822
 823 /// getThumbAddrModeRegRegOpValue - Return encoding info for 'reg + reg'
 824 /// operand.
 825 uint32_t ARMMCCodeEmitter::
 826 getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 827                               SmallVectorImpl<MCFixup> &,
 828                               const MCSubtargetInfo &STI) const {
 829   // [Rn, Rm]
 830   //   {5-3} = Rm
 831   //   {2-0} = Rn
 832   const MCOperand &MO1 = MI.getOperand(OpIdx);
 833   const MCOperand &MO2 = MI.getOperand(OpIdx + 1);
 834   unsigned Rn = CTX.getRegisterInfo()->getEncodingValue(MO1.getReg());
 835   unsigned Rm = CTX.getRegisterInfo()->getEncodingValue(MO2.getReg());
 836   return (Rm << 3) | Rn;
 837 }
 838
 839 /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12' operand.
 840 uint32_t ARMMCCodeEmitter::
 841 getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 842                         SmallVectorImpl<MCFixup> &Fixups,
 843                         const MCSubtargetInfo &STI) const {
 844   // {17-13} = reg
 845   // {12}    = (U)nsigned (add == '1', sub == '0')
 846   // {11-0}  = imm12
 847   unsigned Reg, Imm12;
 848   bool isAdd = true;
 849   // If The first operand isn't a register, we have a label reference.
 850   const MCOperand &MO = MI.getOperand(OpIdx);
 851   if (!MO.isReg()) {
 852     Reg = CTX.getRegisterInfo()->getEncodingValue(ARM::PC);   // Rn is PC.
 853     Imm12 = 0;
 854
 855     if (MO.isExpr()) {
 856       const MCExpr *Expr = MO.getExpr();
 857       isAdd = false ; // 'U' bit is set as part of the fixup.
 858
 859       MCFixupKind Kind;
 860       if (isThumb2(STI))
 861         Kind = MCFixupKind(ARM::fixup_t2_ldst_pcrel_12);
 862       else
 863         Kind = MCFixupKind(ARM::fixup_arm_ldst_pcrel_12);
 864       Fixups.push_back(MCFixup::Create(0, Expr, Kind, MI.getLoc()));
 865
 866       ++MCNumCPRelocations;
 867     } else {
 868       Reg = ARM::PC;
 869       int32_t Offset = MO.getImm();
 870       if (Offset == INT32_MIN) {
 871         Offset = 0;
 872         isAdd = false;
 873       } else if (Offset < 0) {
 874         Offset *= -1;
 875         isAdd = false;
 876       }
 877       Imm12 = Offset;
 878     }
 879   } else
 880     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm12, Fixups, STI);
 881
 882   uint32_t Binary = Imm12 & 0xfff;
 883   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 884   if (isAdd)
 885     Binary |= (1 << 12);
 886   Binary |= (Reg << 13);
 887   return Binary;
 888 }
 889
 890 /// getT2Imm8s4OpValue - Return encoding info for
 891 /// '+/- imm8<<2' operand.
 892 uint32_t ARMMCCodeEmitter::
 893 getT2Imm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 894                    SmallVectorImpl<MCFixup> &Fixups,
 895                    const MCSubtargetInfo &STI) const {
 896   // FIXME: The immediate operand should have already been encoded like this
 897   // before ever getting here. The encoder method should just need to combine
 898   // the MI operands for the register and the offset into a single
 899   // representation for the complex operand in the .td file. This isn't just
 900   // style, unfortunately. As-is, we can't represent the distinct encoding
 901   // for #-0.
 902
 903   // {8}    = (U)nsigned (add == '1', sub == '0')
 904   // {7-0}  = imm8
 905   int32_t Imm8 = MI.getOperand(OpIdx).getImm();
 906   bool isAdd = Imm8 >= 0;
 907
 908   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 909   if (Imm8 < 0)
 910     Imm8 = -(uint32_t)Imm8;
 911
 912   // Scaled by 4.
 913   Imm8 /= 4;
 914
 915   uint32_t Binary = Imm8 & 0xff;
 916   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 917   if (isAdd)
 918     Binary |= (1 << 8);
 919   return Binary;
 920 }
 921
 922 /// getT2AddrModeImm8s4OpValue - Return encoding info for
 923 /// 'reg +/- imm8<<2' operand.
 924 uint32_t ARMMCCodeEmitter::
 925 getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 926                         SmallVectorImpl<MCFixup> &Fixups,
 927                         const MCSubtargetInfo &STI) const {
 928   // {12-9} = reg
 929   // {8}    = (U)nsigned (add == '1', sub == '0')
 930   // {7-0}  = imm8
 931   unsigned Reg, Imm8;
 932   bool isAdd = true;
 933   // If The first operand isn't a register, we have a label reference.
 934   const MCOperand &MO = MI.getOperand(OpIdx);
 935   if (!MO.isReg()) {
 936     Reg = CTX.getRegisterInfo()->getEncodingValue(ARM::PC);   // Rn is PC.
 937     Imm8 = 0;
 938     isAdd = false ; // 'U' bit is set as part of the fixup.
 939
 940     assert(MO.isExpr() && "Unexpected machine operand type!");
 941     const MCExpr *Expr = MO.getExpr();
 942     MCFixupKind Kind = MCFixupKind(ARM::fixup_t2_pcrel_10);
 943     Fixups.push_back(MCFixup::Create(0, Expr, Kind, MI.getLoc()));
 944
 945     ++MCNumCPRelocations;
 946   } else
 947     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups, STI);
 948
 949   // FIXME: The immediate operand should have already been encoded like this
 950   // before ever getting here. The encoder method should just need to combine
 951   // the MI operands for the register and the offset into a single
 952   // representation for the complex operand in the .td file. This isn't just
 953   // style, unfortunately. As-is, we can't represent the distinct encoding
 954   // for #-0.
 955   uint32_t Binary = (Imm8 >> 2) & 0xff;
 956   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 957   if (isAdd)
 958     Binary |= (1 << 8);
 959   Binary |= (Reg << 9);
 960   return Binary;
 961 }
 962
 963 /// getT2AddrModeImm0_1020s4OpValue - Return encoding info for
 964 /// 'reg + imm8<<2' operand.
 965 uint32_t ARMMCCodeEmitter::
 966 getT2AddrModeImm0_1020s4OpValue(const MCInst &MI, unsigned OpIdx,
 967                         SmallVectorImpl<MCFixup> &Fixups,
 968                         const MCSubtargetInfo &STI) const {
 969   // {11-8} = reg
 970   // {7-0}  = imm8
 971   const MCOperand &MO = MI.getOperand(OpIdx);
 972   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 973   unsigned Reg = CTX.getRegisterInfo()->getEncodingValue(MO.getReg());
 974   unsigned Imm8 = MO1.getImm();
 975   return (Reg << 8) | Imm8;
 976 }
 977
 978 uint32_t
 979 ARMMCCodeEmitter::getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
 980                                       SmallVectorImpl<MCFixup> &Fixups,
 981                                       const MCSubtargetInfo &STI) const {
 982   // {20-16} = imm{15-12}
 983   // {11-0}  = imm{11-0}
 984   const MCOperand &MO = MI.getOperand(OpIdx);
 985   if (MO.isImm())
 986     // Hi / lo 16 bits already extracted during earlier passes.
 987     return static_cast<unsigned>(MO.getImm());
 988
 989   // Handle :upper16: and :lower16: assembly prefixes.
 990   const MCExpr *E = MO.getExpr();
 991   MCFixupKind Kind;
 992   if (E->getKind() == MCExpr::Target) {
 993     const ARMMCExpr *ARM16Expr = cast<ARMMCExpr>(E);
 994     E = ARM16Expr->getSubExpr();
 995
 996     if (const MCConstantExpr *MCE = dyn_cast<MCConstantExpr>(E)) {
 997       const int64_t Value = MCE->getValue();
 998       if (Value > UINT32_MAX)
 999         report_fatal_error("constant value truncated (limited to 32-bit)");
1000
1001       switch (ARM16Expr->getKind()) {
1002       case ARMMCExpr::VK_ARM_HI16:
1003         return (int32_t(Value) & 0xffff0000) >> 16;
1004       case ARMMCExpr::VK_ARM_LO16:
1005         return (int32_t(Value) & 0x0000ffff);
1006       default: llvm_unreachable("Unsupported ARMFixup");
1007       }
1008     }
1009
1010     switch (ARM16Expr->getKind()) {
1011     default: llvm_unreachable("Unsupported ARMFixup");
1012     case ARMMCExpr::VK_ARM_HI16:
1013       Kind = MCFixupKind(isThumb2(STI) ? ARM::fixup_t2_movt_hi16
1014                                        : ARM::fixup_arm_movt_hi16);
1015       break;
1016     case ARMMCExpr::VK_ARM_LO16:
1017       Kind = MCFixupKind(isThumb2(STI) ? ARM::fixup_t2_movw_lo16
1018                                        : ARM::fixup_arm_movw_lo16);
1019       break;
1020     }
1021     Fixups.push_back(MCFixup::Create(0, E, Kind, MI.getLoc()));
1022     return 0;
1023   }
1024   // If the expression doesn't have :upper16: or :lower16: on it,
1025   // it's just a plain immediate expression, and those evaluate to
1026   // the lower 16 bits of the expression regardless of whether
1027   // we have a movt or a movw.
1028   Kind = MCFixupKind(isThumb2(STI) ? ARM::fixup_t2_movw_lo16
1029                                    : ARM::fixup_arm_movw_lo16);
1030   Fixups.push_back(MCFixup::Create(0, E, Kind, MI.getLoc()));
1031   return 0;
1032 }
1033
1034 uint32_t ARMMCCodeEmitter::
1035 getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
1036                     SmallVectorImpl<MCFixup> &Fixups,
1037                     const MCSubtargetInfo &STI) const {
1038   const MCOperand &MO = MI.getOperand(OpIdx);
1039   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
1040   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
1041   unsigned Rn = CTX.getRegisterInfo()->getEncodingValue(MO.getReg());
1042   unsigned Rm = CTX.getRegisterInfo()->getEncodingValue(MO1.getReg());
1043   unsigned ShImm = ARM_AM::getAM2Offset(MO2.getImm());
1044   bool isAdd = ARM_AM::getAM2Op(MO2.getImm()) == ARM_AM::add;
1045   ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(MO2.getImm());
1046   unsigned SBits = getShiftOp(ShOp);
1047
1048   // While "lsr #32" and "asr #32" exist, they are encoded with a 0 in the shift
1049   // amount. However, it would be an easy mistake to make so check here.
1050   assert((ShImm & ~0x1f) == 0 && "Out of range shift amount");
1051
1052   // {16-13} = Rn
1053   // {12}    = isAdd
1054   // {11-0}  = shifter
1055   //  {3-0}  = Rm
1056   //  {4}    = 0
1057   //  {6-5}  = type
1058   //  {11-7} = imm
1059   uint32_t Binary = Rm;
1060   Binary |= Rn << 13;
1061   Binary |= SBits << 5;
1062   Binary |= ShImm << 7;
1063   if (isAdd)
1064     Binary |= 1 << 12;
1065   return Binary;
1066 }
1067
1068 uint32_t ARMMCCodeEmitter::
1069 getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
1070                     SmallVectorImpl<MCFixup> &Fixups,
1071                     const MCSubtargetInfo &STI) const {
1072   // {17-14}  Rn
1073   // {13}     1 == imm12, 0 == Rm
1074   // {12}     isAdd
1075   // {11-0}   imm12/Rm
1076   const MCOperand &MO = MI.getOperand(OpIdx);
1077   unsigned Rn = CTX.getRegisterInfo()->getEncodingValue(MO.getReg());
1078   uint32_t Binary = getAddrMode2OffsetOpValue(MI, OpIdx + 1, Fixups, STI);
1079   Binary |= Rn << 14;
1080   return Binary;
1081 }
1082
1083 uint32_t ARMMCCodeEmitter::
1084 getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
1085                           SmallVectorImpl<MCFixup> &Fixups,
1086                           const MCSubtargetInfo &STI) const {
1087   // {13}     1 == imm12, 0 == Rm
1088   // {12}     isAdd
1089   // {11-0}   imm12/Rm
1090   const MCOperand &MO = MI.getOperand(OpIdx);
1091   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
1092   unsigned Imm = MO1.getImm();
1093   bool isAdd = ARM_AM::getAM2Op(Imm) == ARM_AM::add;
1094   bool isReg = MO.getReg() != 0;
1095   uint32_t Binary = ARM_AM::getAM2Offset(Imm);
1096   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm12
1097   if (isReg) {
1098     ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(Imm);
1099     Binary <<= 7;                    // Shift amount is bits [11:7]
1100     Binary |= getShiftOp(ShOp) << 5; // Shift type is bits [6:5]
1101     Binary |= CTX.getRegisterInfo()->getEncodingValue(MO.getReg()); // Rm is bits [3:0]
1102   }
1103   return Binary | (isAdd << 12) | (isReg << 13);
1104 }
1105
1106 uint32_t ARMMCCodeEmitter::
1107 getPostIdxRegOpValue(const MCInst &MI, unsigned OpIdx,
1108                      SmallVectorImpl<MCFixup> &Fixups,
1109                      const MCSubtargetInfo &STI) const {
1110   // {4}      isAdd
1111   // {3-0}    Rm
1112   const MCOperand &MO = MI.getOperand(OpIdx);
1113   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
1114   bool isAdd = MO1.getImm() != 0;
1115   return CTX.getRegisterInfo()->getEncodingValue(MO.getReg()) | (isAdd << 4);
1116 }
1117
1118 uint32_t ARMMCCodeEmitter::
1119 getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
1120                           SmallVectorImpl<MCFixup> &Fixups,
1121                           const MCSubtargetInfo &STI) const {
1122   // {9}      1 == imm8, 0 == Rm
1123   // {8}      isAdd
1124   // {7-4}    imm7_4/zero
1125   // {3-0}    imm3_0/Rm
1126   const MCOperand &MO = MI.getOperand(OpIdx);
1127   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
1128   unsigned Imm = MO1.getImm();
1129   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
1130   bool isImm = MO.getReg() == 0;
1131   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
1132   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
1133   if (!isImm)
1134     Imm8 = CTX.getRegisterInfo()->getEncodingValue(MO.getReg());
1135   return Imm8 | (isAdd << 8) | (isImm << 9);
1136 }
1137
1138 uint32_t ARMMCCodeEmitter::
1139 getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
1140                     SmallVectorImpl<MCFixup> &Fixups,
1141                     const MCSubtargetInfo &STI) const {
1142   // {13}     1 == imm8, 0 == Rm
1143   // {12-9}   Rn
1144   // {8}      isAdd
1145   // {7-4}    imm7_4/zero
1146   // {3-0}    imm3_0/Rm
1147   const MCOperand &MO = MI.getOperand(OpIdx);
1148   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
1149   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
1150
1151   // If The first operand isn't a register, we have a label reference.
1152   if (!MO.isReg()) {
1153     unsigned Rn = CTX.getRegisterInfo()->getEncodingValue(ARM::PC);   // Rn is PC.
1154
1155     assert(MO.isExpr() && "Unexpected machine operand type!");
1156     const MCExpr *Expr = MO.getExpr();
1157     MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_pcrel_10_unscaled);
1158     Fixups.push_back(MCFixup::Create(0, Expr, Kind, MI.getLoc()));
1159
1160     ++MCNumCPRelocations;
1161     return (Rn << 9) | (1 << 13);
1162   }
1163   unsigned Rn = CTX.getRegisterInfo()->getEncodingValue(MO.getReg());
1164   unsigned Imm = MO2.getImm();
1165   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
1166   bool isImm = MO1.getReg() == 0;
1167   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
1168   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
1169   if (!isImm)
1170     Imm8 = CTX.getRegisterInfo()->getEncodingValue(MO1.getReg());
1171   return (Rn << 9) | Imm8 | (isAdd << 8) | (isImm << 13);
1172 }
1173
1174 /// getAddrModeThumbSPOpValue - Encode the t_addrmode_sp operands.
1175 uint32_t ARMMCCodeEmitter::
1176 getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
1177                           SmallVectorImpl<MCFixup> &Fixups,
1178                           const MCSubtargetInfo &STI) const {
1179   // [SP, #imm]
1180   //   {7-0} = imm8
1181   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1182   assert(MI.getOperand(OpIdx).getReg() == ARM::SP &&
1183          "Unexpected base register!");
1184
1185   // The immediate is already shifted for the implicit zeroes, so no change
1186   // here.
1187   return MO1.getImm() & 0xff;
1188 }
1189
1190 /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
1191 uint32_t ARMMCCodeEmitter::
1192 getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
1193                      SmallVectorImpl<MCFixup> &Fixups,
1194                      const MCSubtargetInfo &STI) const {
1195   // [Rn, #imm]
1196   //   {7-3} = imm5
1197   //   {2-0} = Rn
1198   const MCOperand &MO = MI.getOperand(OpIdx);
1199   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1200   unsigned Rn = CTX.getRegisterInfo()->getEncodingValue(MO.getReg());
1201   unsigned Imm5 = MO1.getImm();
1202   return ((Imm5 & 0x1f) << 3) | Rn;
1203 }
1204
1205 /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
1206 uint32_t ARMMCCodeEmitter::
1207 getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
1208                      SmallVectorImpl<MCFixup> &Fixups,
1209                      const MCSubtargetInfo &STI) const {
1210   const MCOperand MO = MI.getOperand(OpIdx);
1211   if (MO.isExpr())
1212     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cp, Fixups, STI);
1213   return (MO.getImm() >> 2);
1214 }
1215
1216 /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm10' operand.
1217 uint32_t ARMMCCodeEmitter::
1218 getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
1219                     SmallVectorImpl<MCFixup> &Fixups,
1220                     const MCSubtargetInfo &STI) const {
1221   // {12-9} = reg
1222   // {8}    = (U)nsigned (add == '1', sub == '0')
1223   // {7-0}  = imm8
1224   unsigned Reg, Imm8;
1225   bool isAdd;
1226   // If The first operand isn't a register, we have a label reference.
1227   const MCOperand &MO = MI.getOperand(OpIdx);
1228   if (!MO.isReg()) {
1229     Reg = CTX.getRegisterInfo()->getEncodingValue(ARM::PC);   // Rn is PC.
1230     Imm8 = 0;
1231     isAdd = false; // 'U' bit is handled as part of the fixup.
1232
1233     assert(MO.isExpr() && "Unexpected machine operand type!");
1234     const MCExpr *Expr = MO.getExpr();
1235     MCFixupKind Kind;
1236     if (isThumb2(STI))
1237       Kind = MCFixupKind(ARM::fixup_t2_pcrel_10);
1238     else
1239       Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
1240     Fixups.push_back(MCFixup::Create(0, Expr, Kind, MI.getLoc()));
1241
1242     ++MCNumCPRelocations;
1243   } else {
1244     EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups, STI);
1245     isAdd = ARM_AM::getAM5Op(Imm8) == ARM_AM::add;
1246   }
1247
1248   uint32_t Binary = ARM_AM::getAM5Offset(Imm8);
1249   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
1250   if (isAdd)
1251     Binary |= (1 << 8);
1252   Binary |= (Reg << 9);
1253   return Binary;
1254 }
1255
1256 unsigned ARMMCCodeEmitter::
1257 getSORegRegOpValue(const MCInst &MI, unsigned OpIdx,
1258                 SmallVectorImpl<MCFixup> &Fixups,
1259                 const MCSubtargetInfo &STI) const {
1260   // Sub-operands are [reg, reg, imm]. The first register is Rm, the reg to be
1261   // shifted. The second is Rs, the amount to shift by, and the third specifies
1262   // the type of the shift.
1263   //
1264   // {3-0} = Rm.
1265   // {4}   = 1
1266   // {6-5} = type
1267   // {11-8} = Rs
1268   // {7}    = 0
1269
1270   const MCOperand &MO  = MI.getOperand(OpIdx);
1271   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1272   const MCOperand &MO2 = MI.getOperand(OpIdx + 2);
1273   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
1274
1275   // Encode Rm.
1276   unsigned Binary = CTX.getRegisterInfo()->getEncodingValue(MO.getReg());
1277
1278   // Encode the shift opcode.
1279   unsigned SBits = 0;
1280   unsigned Rs = MO1.getReg();
1281   if (Rs) {
1282     // Set shift operand (bit[7:4]).
1283     // LSL - 0001
1284     // LSR - 0011
1285     // ASR - 0101
1286     // ROR - 0111
1287     switch (SOpc) {
1288     default: llvm_unreachable("Unknown shift opc!");
1289     case ARM_AM::lsl: SBits = 0x1; break;
1290     case ARM_AM::lsr: SBits = 0x3; break;
1291     case ARM_AM::asr: SBits = 0x5; break;
1292     case ARM_AM::ror: SBits = 0x7; break;
1293     }
1294   }
1295
1296   Binary |= SBits << 4;
1297
1298   // Encode the shift operation Rs.
1299   // Encode Rs bit[11:8].
1300   assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
1301   return Binary | (CTX.getRegisterInfo()->getEncodingValue(Rs) << ARMII::RegRsShift);
1302 }
1303
1304 unsigned ARMMCCodeEmitter::
1305 getSORegImmOpValue(const MCInst &MI, unsigned OpIdx,
1306                 SmallVectorImpl<MCFixup> &Fixups,
1307                 const MCSubtargetInfo &STI) const {
1308   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
1309   // shifted. The second is the amount to shift by.
1310   //
1311   // {3-0} = Rm.
1312   // {4}   = 0
1313   // {6-5} = type
1314   // {11-7} = imm
1315
1316   const MCOperand &MO  = MI.getOperand(OpIdx);
1317   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1318   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
1319
1320   // Encode Rm.
1321   unsigned Binary = CTX.getRegisterInfo()->getEncodingValue(MO.getReg());
1322
1323   // Encode the shift opcode.
1324   unsigned SBits = 0;
1325
1326   // Set shift operand (bit[6:4]).
1327   // LSL - 000
1328   // LSR - 010
1329   // ASR - 100
1330   // ROR - 110
1331   // RRX - 110 and bit[11:8] clear.
1332   switch (SOpc) {
1333   default: llvm_unreachable("Unknown shift opc!");
1334   case ARM_AM::lsl: SBits = 0x0; break;
1335   case ARM_AM::lsr: SBits = 0x2; break;
1336   case ARM_AM::asr: SBits = 0x4; break;
1337   case ARM_AM::ror: SBits = 0x6; break;
1338   case ARM_AM::rrx:
1339     Binary |= 0x60;
1340     return Binary;
1341   }
1342
1343   // Encode shift_imm bit[11:7].
1344   Binary |= SBits << 4;
1345   unsigned Offset = ARM_AM::getSORegOffset(MO1.getImm());
1346   assert(Offset < 32 && "Offset must be in range 0-31!");
1347   return Binary | (Offset << 7);
1348 }
1349
1350
1351 unsigned ARMMCCodeEmitter::
1352 getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
1353                 SmallVectorImpl<MCFixup> &Fixups,
1354                 const MCSubtargetInfo &STI) const {
1355   const MCOperand &MO1 = MI.getOperand(OpNum);
1356   const MCOperand &MO2 = MI.getOperand(OpNum+1);
1357   const MCOperand &MO3 = MI.getOperand(OpNum+2);
1358
1359   // Encoded as [Rn, Rm, imm].
1360   // FIXME: Needs fixup support.
1361   unsigned Value = CTX.getRegisterInfo()->getEncodingValue(MO1.getReg());
1362   Value <<= 4;
1363   Value |= CTX.getRegisterInfo()->getEncodingValue(MO2.getReg());
1364   Value <<= 2;
1365   Value |= MO3.getImm();
1366
1367   return Value;
1368 }
1369
1370 unsigned ARMMCCodeEmitter::
1371 getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
1372                          SmallVectorImpl<MCFixup> &Fixups,
1373                          const MCSubtargetInfo &STI) const {
1374   const MCOperand &MO1 = MI.getOperand(OpNum);
1375   const MCOperand &MO2 = MI.getOperand(OpNum+1);
1376
1377   // FIXME: Needs fixup support.
1378   unsigned Value = CTX.getRegisterInfo()->getEncodingValue(MO1.getReg());
1379
1380   // Even though the immediate is 8 bits long, we need 9 bits in order
1381   // to represent the (inverse of the) sign bit.
1382   Value <<= 9;
1383   int32_t tmp = (int32_t)MO2.getImm();
1384   if (tmp < 0)
1385     tmp = abs(tmp);
1386   else
1387     Value |= 256; // Set the ADD bit
1388   Value |= tmp & 255;
1389   return Value;
1390 }
1391
1392 unsigned ARMMCCodeEmitter::
1393 getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
1394                          SmallVectorImpl<MCFixup> &Fixups,
1395                          const MCSubtargetInfo &STI) const {
1396   const MCOperand &MO1 = MI.getOperand(OpNum);
1397
1398   // FIXME: Needs fixup support.
1399   unsigned Value = 0;
1400   int32_t tmp = (int32_t)MO1.getImm();
1401   if (tmp < 0)
1402     tmp = abs(tmp);
1403   else
1404     Value |= 256; // Set the ADD bit
1405   Value |= tmp & 255;
1406   return Value;
1407 }
1408
1409 unsigned ARMMCCodeEmitter::
1410 getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
1411                          SmallVectorImpl<MCFixup> &Fixups,
1412                          const MCSubtargetInfo &STI) const {
1413   const MCOperand &MO1 = MI.getOperand(OpNum);
1414
1415   // FIXME: Needs fixup support.
1416   unsigned Value = 0;
1417   int32_t tmp = (int32_t)MO1.getImm();
1418   if (tmp < 0)
1419     tmp = abs(tmp);
1420   else
1421     Value |= 4096; // Set the ADD bit
1422   Value |= tmp & 4095;
1423   return Value;
1424 }
1425
1426 unsigned ARMMCCodeEmitter::
1427 getT2SORegOpValue(const MCInst &MI, unsigned OpIdx,
1428                 SmallVectorImpl<MCFixup> &Fixups,
1429                 const MCSubtargetInfo &STI) const {
1430   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
1431   // shifted. The second is the amount to shift by.
1432   //
1433   // {3-0} = Rm.
1434   // {4}   = 0
1435   // {6-5} = type
1436   // {11-7} = imm
1437
1438   const MCOperand &MO  = MI.getOperand(OpIdx);
1439   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1440   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
1441
1442   // Encode Rm.
1443   unsigned Binary = CTX.getRegisterInfo()->getEncodingValue(MO.getReg());
1444
1445   // Encode the shift opcode.
1446   unsigned SBits = 0;
1447   // Set shift operand (bit[6:4]).
1448   // LSL - 000
1449   // LSR - 010
1450   // ASR - 100
1451   // ROR - 110
1452   switch (SOpc) {
1453   default: llvm_unreachable("Unknown shift opc!");
1454   case ARM_AM::lsl: SBits = 0x0; break;
1455   case ARM_AM::lsr: SBits = 0x2; break;
1456   case ARM_AM::asr: SBits = 0x4; break;
1457   case ARM_AM::rrx: // FALLTHROUGH
1458   case ARM_AM::ror: SBits = 0x6; break;
1459   }
1460
1461   Binary |= SBits << 4;
1462   if (SOpc == ARM_AM::rrx)
1463     return Binary;
1464
1465   // Encode shift_imm bit[11:7].
1466   return Binary | ARM_AM::getSORegOffset(MO1.getImm()) << 7;
1467 }
1468
1469 unsigned ARMMCCodeEmitter::
1470 getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
1471                                SmallVectorImpl<MCFixup> &Fixups,
1472                                const MCSubtargetInfo &STI) const {
1473   // 10 bits. lower 5 bits are are the lsb of the mask, high five bits are the
1474   // msb of the mask.
1475   const MCOperand &MO = MI.getOperand(Op);
1476   uint32_t v = ~MO.getImm();
1477   uint32_t lsb = countTrailingZeros(v);
1478   uint32_t msb = (32 - countLeadingZeros (v)) - 1;
1479   assert (v != 0 && lsb < 32 && msb < 32 && "Illegal bitfield mask!");
1480   return lsb | (msb << 5);
1481 }
1482
1483 unsigned ARMMCCodeEmitter::
1484 getRegisterListOpValue(const MCInst &MI, unsigned Op,
1485                        SmallVectorImpl<MCFixup> &Fixups,
1486                        const MCSubtargetInfo &STI) const {
1487   // VLDM/VSTM:
1488   //   {12-8} = Vd
1489   //   {7-0}  = Number of registers
1490   //
1491   // LDM/STM:
1492   //   {15-0}  = Bitfield of GPRs.
1493   unsigned Reg = MI.getOperand(Op).getReg();
1494   bool SPRRegs = ARMMCRegisterClasses[ARM::SPRRegClassID].contains(Reg);
1495   bool DPRRegs = ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg);
1496
1497   unsigned Binary = 0;
1498
1499   if (SPRRegs || DPRRegs) {
1500     // VLDM/VSTM
1501     unsigned RegNo = CTX.getRegisterInfo()->getEncodingValue(Reg);
1502     unsigned NumRegs = (MI.getNumOperands() - Op) & 0xff;
1503     Binary |= (RegNo & 0x1f) << 8;
1504     if (SPRRegs)
1505       Binary |= NumRegs;
1506     else
1507       Binary |= NumRegs * 2;
1508   } else {
1509     for (unsigned I = Op, E = MI.getNumOperands(); I < E; ++I) {
1510       unsigned RegNo = CTX.getRegisterInfo()->getEncodingValue(MI.getOperand(I).getReg());
1511       Binary |= 1 << RegNo;
1512     }
1513   }
1514
1515   return Binary;
1516 }
1517
1518 /// getAddrMode6AddressOpValue - Encode an addrmode6 register number along
1519 /// with the alignment operand.
1520 unsigned ARMMCCodeEmitter::
1521 getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
1522                            SmallVectorImpl<MCFixup> &Fixups,
1523                            const MCSubtargetInfo &STI) const {
1524   const MCOperand &Reg = MI.getOperand(Op);
1525   const MCOperand &Imm = MI.getOperand(Op + 1);
1526
1527   unsigned RegNo = CTX.getRegisterInfo()->getEncodingValue(Reg.getReg());
1528   unsigned Align = 0;
1529
1530   switch (Imm.getImm()) {
1531   default: break;
1532   case 2:
1533   case 4:
1534   case 8:  Align = 0x01; break;
1535   case 16: Align = 0x02; break;
1536   case 32: Align = 0x03; break;
1537   }
1538
1539   return RegNo | (Align << 4);
1540 }
1541
1542 /// getAddrMode6OneLane32AddressOpValue - Encode an addrmode6 register number
1543 /// along  with the alignment operand for use in VST1 and VLD1 with size 32.
1544 unsigned ARMMCCodeEmitter::
1545 getAddrMode6OneLane32AddressOpValue(const MCInst &MI, unsigned Op,
1546                                     SmallVectorImpl<MCFixup> &Fixups,
1547                                     const MCSubtargetInfo &STI) const {
1548   const MCOperand &Reg = MI.getOperand(Op);
1549   const MCOperand &Imm = MI.getOperand(Op + 1);
1550
1551   unsigned RegNo = CTX.getRegisterInfo()->getEncodingValue(Reg.getReg());
1552   unsigned Align = 0;
1553
1554   switch (Imm.getImm()) {
1555   default: break;
1556   case 8:
1557   case 16:
1558   case 32: // Default '0' value for invalid alignments of 8, 16, 32 bytes.
1559   case 2: Align = 0x00; break;
1560   case 4: Align = 0x03; break;
1561   }
1562
1563   return RegNo | (Align << 4);
1564 }
1565
1566
1567 /// getAddrMode6DupAddressOpValue - Encode an addrmode6 register number and
1568 /// alignment operand for use in VLD-dup instructions.  This is the same as
1569 /// getAddrMode6AddressOpValue except for the alignment encoding, which is
1570 /// different for VLD4-dup.
1571 unsigned ARMMCCodeEmitter::
1572 getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
1573                               SmallVectorImpl<MCFixup> &Fixups,
1574                               const MCSubtargetInfo &STI) const {
1575   const MCOperand &Reg = MI.getOperand(Op);
1576   const MCOperand &Imm = MI.getOperand(Op + 1);
1577
1578   unsigned RegNo = CTX.getRegisterInfo()->getEncodingValue(Reg.getReg());
1579   unsigned Align = 0;
1580
1581   switch (Imm.getImm()) {
1582   default: break;
1583   case 2:
1584   case 4:
1585   case 8:  Align = 0x01; break;
1586   case 16: Align = 0x03; break;
1587   }
1588
1589   return RegNo | (Align << 4);
1590 }
1591
1592 unsigned ARMMCCodeEmitter::
1593 getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
1594                           SmallVectorImpl<MCFixup> &Fixups,
1595                           const MCSubtargetInfo &STI) const {
1596   const MCOperand &MO = MI.getOperand(Op);
1597   if (MO.getReg() == 0) return 0x0D;
1598   return CTX.getRegisterInfo()->getEncodingValue(MO.getReg());
1599 }
1600
1601 unsigned ARMMCCodeEmitter::
1602 getShiftRight8Imm(const MCInst &MI, unsigned Op,
1603                   SmallVectorImpl<MCFixup> &Fixups,
1604                   const MCSubtargetInfo &STI) const {
1605   return 8 - MI.getOperand(Op).getImm();
1606 }
1607
1608 unsigned ARMMCCodeEmitter::
1609 getShiftRight16Imm(const MCInst &MI, unsigned Op,
1610                    SmallVectorImpl<MCFixup> &Fixups,
1611                    const MCSubtargetInfo &STI) const {
1612   return 16 - MI.getOperand(Op).getImm();
1613 }
1614
1615 unsigned ARMMCCodeEmitter::
1616 getShiftRight32Imm(const MCInst &MI, unsigned Op,
1617                    SmallVectorImpl<MCFixup> &Fixups,
1618                    const MCSubtargetInfo &STI) const {
1619   return 32 - MI.getOperand(Op).getImm();
1620 }
1621
1622 unsigned ARMMCCodeEmitter::
1623 getShiftRight64Imm(const MCInst &MI, unsigned Op,
1624                    SmallVectorImpl<MCFixup> &Fixups,
1625                    const MCSubtargetInfo &STI) const {
1626   return 64 - MI.getOperand(Op).getImm();
1627 }
1628
1629 void ARMMCCodeEmitter::
1630 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1631                   SmallVectorImpl<MCFixup> &Fixups,
1632                   const MCSubtargetInfo &STI) const {
1633   // Pseudo instructions don't get encoded.
1634   const MCInstrDesc &Desc = MCII.get(MI.getOpcode());
1635   uint64_t TSFlags = Desc.TSFlags;
1636   if ((TSFlags & ARMII::FormMask) == ARMII::Pseudo)
1637     return;
1638
1639   int Size;
1640   if (Desc.getSize() == 2 || Desc.getSize() == 4)
1641     Size = Desc.getSize();
1642   else
1643     llvm_unreachable("Unexpected instruction size!");
1644
1645   uint32_t Binary = getBinaryCodeForInstr(MI, Fixups, STI);
1646   // Thumb 32-bit wide instructions need to emit the high order halfword
1647   // first.
1648   if (isThumb(STI) && Size == 4) {
1649     EmitConstant(Binary >> 16, 2, OS);
1650     EmitConstant(Binary & 0xffff, 2, OS);
1651   } else
1652     EmitConstant(Binary, Size, OS);
1653   ++MCNumEmitted;  // Keep track of the # of mi's emitted.
1654 }
1655
1656 #include "ARMGenMCCodeEmitter.inc"