lib/Target/ARM/MCTargetDesc/ARMAsmBackend.cpp

   1 //===-- ARMAsmBackend.cpp - ARM Assembler Backend -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "MCTargetDesc/ARMMCTargetDesc.h"
  11 #include "MCTargetDesc/ARMAddressingModes.h"
  12 #include "MCTargetDesc/ARMBaseInfo.h"
  13 #include "MCTargetDesc/ARMFixupKinds.h"
  14 #include "llvm/ADT/StringSwitch.h"
  15 #include "llvm/MC/MCAsmBackend.h"
  16 #include "llvm/MC/MCAssembler.h"
  17 #include "llvm/MC/MCContext.h"
  18 #include "llvm/MC/MCDirectives.h"
  19 #include "llvm/MC/MCELFObjectWriter.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/MC/MCFixupKindInfo.h"
  22 #include "llvm/MC/MCMachObjectWriter.h"
  23 #include "llvm/MC/MCObjectWriter.h"
  24 #include "llvm/MC/MCSectionELF.h"
  25 #include "llvm/MC/MCSectionMachO.h"
  26 #include "llvm/MC/MCSubtargetInfo.h"
  27 #include "llvm/MC/MCValue.h"
  28 #include "llvm/Support/ELF.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MachO.h"
  31 #include "llvm/Support/raw_ostream.h"
  32 using namespace llvm;
  33
  34 namespace {
  35 class ARMELFObjectWriter : public MCELFObjectTargetWriter {
  36 public:
  37   ARMELFObjectWriter(uint8_t OSABI)
  38     : MCELFObjectTargetWriter(/*Is64Bit*/ false, OSABI, ELF::EM_ARM,
  39                               /*HasRelocationAddend*/ false) {}
  40 };
  41
  42 class ARMAsmBackend : public MCAsmBackend {
  43   const MCSubtargetInfo* STI;
  44   bool isThumbMode;     // Currently emitting Thumb code.
  45   bool IsLittleEndian;  // Big or little endian.
  46 public:
  47   ARMAsmBackend(const Target &T, const StringRef TT, bool IsLittle)
  48     : MCAsmBackend(), STI(ARM_MC::createARMMCSubtargetInfo(TT, "", "")),
  49       isThumbMode(TT.startswith("thumb")), IsLittleEndian(IsLittle) {}
  50
  51   ~ARMAsmBackend() {
  52     delete STI;
  53   }
  54
  55   unsigned getNumFixupKinds() const override {
  56     return ARM::NumTargetFixupKinds;
  57   }
  58
  59   bool hasNOP() const {
  60     return (STI->getFeatureBits() & ARM::HasV6T2Ops) != 0;
  61   }
  62
  63   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const override {
  64     const static MCFixupKindInfo InfosLE[ARM::NumTargetFixupKinds] = {
  65 // This table *must* be in the order that the fixup_* kinds are defined in
  66 // ARMFixupKinds.h.
  67 //
  68 // Name                      Offset (bits) Size (bits)     Flags
  69 { "fixup_arm_ldst_pcrel_12", 0,            32,  MCFixupKindInfo::FKF_IsPCRel },
  70 { "fixup_t2_ldst_pcrel_12",  0,            32,  MCFixupKindInfo::FKF_IsPCRel |
  71                                    MCFixupKindInfo::FKF_IsAlignedDownTo32Bits},
  72 { "fixup_arm_pcrel_10_unscaled", 0,        32,  MCFixupKindInfo::FKF_IsPCRel },
  73 { "fixup_arm_pcrel_10",      0,            32,  MCFixupKindInfo::FKF_IsPCRel },
  74 { "fixup_t2_pcrel_10",       0,            32,  MCFixupKindInfo::FKF_IsPCRel |
  75                                    MCFixupKindInfo::FKF_IsAlignedDownTo32Bits},
  76 { "fixup_thumb_adr_pcrel_10",0,            8,   MCFixupKindInfo::FKF_IsPCRel |
  77                                    MCFixupKindInfo::FKF_IsAlignedDownTo32Bits},
  78 { "fixup_arm_adr_pcrel_12",  0,            32,  MCFixupKindInfo::FKF_IsPCRel },
  79 { "fixup_t2_adr_pcrel_12",   0,            32,  MCFixupKindInfo::FKF_IsPCRel |
  80                                    MCFixupKindInfo::FKF_IsAlignedDownTo32Bits},
  81 { "fixup_arm_condbranch",    0,            24,  MCFixupKindInfo::FKF_IsPCRel },
  82 { "fixup_arm_uncondbranch",  0,            24,  MCFixupKindInfo::FKF_IsPCRel },
  83 { "fixup_t2_condbranch",     0,            32,  MCFixupKindInfo::FKF_IsPCRel },
  84 { "fixup_t2_uncondbranch",   0,            32,  MCFixupKindInfo::FKF_IsPCRel },
  85 { "fixup_arm_thumb_br",      0,            16,  MCFixupKindInfo::FKF_IsPCRel },
  86 { "fixup_arm_uncondbl",      0,            24,  MCFixupKindInfo::FKF_IsPCRel },
  87 { "fixup_arm_condbl",        0,            24,  MCFixupKindInfo::FKF_IsPCRel },
  88 { "fixup_arm_blx",           0,            24,  MCFixupKindInfo::FKF_IsPCRel },
  89 { "fixup_arm_thumb_bl",      0,            32,  MCFixupKindInfo::FKF_IsPCRel },
  90 { "fixup_arm_thumb_blx",     0,            32,  MCFixupKindInfo::FKF_IsPCRel },
  91 { "fixup_arm_thumb_cb",      0,            16,  MCFixupKindInfo::FKF_IsPCRel },
  92 { "fixup_arm_thumb_cp",      0,             8,  MCFixupKindInfo::FKF_IsPCRel |
  93                                    MCFixupKindInfo::FKF_IsAlignedDownTo32Bits},
  94 { "fixup_arm_thumb_bcc",     0,             8,  MCFixupKindInfo::FKF_IsPCRel },
  95 // movw / movt: 16-bits immediate but scattered into two chunks 0 - 12, 16 - 19.
  96 { "fixup_arm_movt_hi16",     0,            20,  0 },
  97 { "fixup_arm_movw_lo16",     0,            20,  0 },
  98 { "fixup_t2_movt_hi16",      0,            20,  0 },
  99 { "fixup_t2_movw_lo16",      0,            20,  0 },
 100     };
 101     const static MCFixupKindInfo InfosBE[ARM::NumTargetFixupKinds] = {
 102 // This table *must* be in the order that the fixup_* kinds are defined in
 103 // ARMFixupKinds.h.
 104 //
 105 // Name                      Offset (bits) Size (bits)     Flags
 106 { "fixup_arm_ldst_pcrel_12", 0,            32,  MCFixupKindInfo::FKF_IsPCRel },
 107 { "fixup_t2_ldst_pcrel_12",  0,            32,  MCFixupKindInfo::FKF_IsPCRel |
 108                                    MCFixupKindInfo::FKF_IsAlignedDownTo32Bits},
 109 { "fixup_arm_pcrel_10_unscaled", 0,        32,  MCFixupKindInfo::FKF_IsPCRel },
 110 { "fixup_arm_pcrel_10",      0,            32,  MCFixupKindInfo::FKF_IsPCRel },
 111 { "fixup_t2_pcrel_10",       0,            32,  MCFixupKindInfo::FKF_IsPCRel |
 112                                    MCFixupKindInfo::FKF_IsAlignedDownTo32Bits},
 113 { "fixup_thumb_adr_pcrel_10",8,            8,   MCFixupKindInfo::FKF_IsPCRel |
 114                                    MCFixupKindInfo::FKF_IsAlignedDownTo32Bits},
 115 { "fixup_arm_adr_pcrel_12",  0,            32,  MCFixupKindInfo::FKF_IsPCRel },
 116 { "fixup_t2_adr_pcrel_12",   0,            32,  MCFixupKindInfo::FKF_IsPCRel |
 117                                    MCFixupKindInfo::FKF_IsAlignedDownTo32Bits},
 118 { "fixup_arm_condbranch",    8,            24,  MCFixupKindInfo::FKF_IsPCRel },
 119 { "fixup_arm_uncondbranch",  8,            24,  MCFixupKindInfo::FKF_IsPCRel },
 120 { "fixup_t2_condbranch",     0,            32,  MCFixupKindInfo::FKF_IsPCRel },
 121 { "fixup_t2_uncondbranch",   0,            32,  MCFixupKindInfo::FKF_IsPCRel },
 122 { "fixup_arm_thumb_br",      0,            16,  MCFixupKindInfo::FKF_IsPCRel },
 123 { "fixup_arm_uncondbl",      8,            24,  MCFixupKindInfo::FKF_IsPCRel },
 124 { "fixup_arm_condbl",        8,            24,  MCFixupKindInfo::FKF_IsPCRel },
 125 { "fixup_arm_blx",           8,            24,  MCFixupKindInfo::FKF_IsPCRel },
 126 { "fixup_arm_thumb_bl",      0,            32,  MCFixupKindInfo::FKF_IsPCRel },
 127 { "fixup_arm_thumb_blx",     0,            32,  MCFixupKindInfo::FKF_IsPCRel },
 128 { "fixup_arm_thumb_cb",      0,            16,  MCFixupKindInfo::FKF_IsPCRel },
 129 { "fixup_arm_thumb_cp",      8,             8,  MCFixupKindInfo::FKF_IsPCRel |
 130                                    MCFixupKindInfo::FKF_IsAlignedDownTo32Bits},
 131 { "fixup_arm_thumb_bcc",     8,             8,  MCFixupKindInfo::FKF_IsPCRel },
 132 // movw / movt: 16-bits immediate but scattered into two chunks 0 - 12, 16 - 19.
 133 { "fixup_arm_movt_hi16",     12,           20,  0 },
 134 { "fixup_arm_movw_lo16",     12,           20,  0 },
 135 { "fixup_t2_movt_hi16",      12,           20,  0 },
 136 { "fixup_t2_movw_lo16",      12,           20,  0 },
 137     };
 138
 139     if (Kind < FirstTargetFixupKind)
 140       return MCAsmBackend::getFixupKindInfo(Kind);
 141
 142     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
 143            "Invalid kind!");
 144     return (IsLittleEndian ? InfosLE : InfosBE)[Kind - FirstTargetFixupKind];
 145   }
 146
 147   /// processFixupValue - Target hook to process the literal value of a fixup
 148   /// if necessary.
 149   void processFixupValue(const MCAssembler &Asm, const MCAsmLayout &Layout,
 150                          const MCFixup &Fixup, const MCFragment *DF,
 151                          const MCValue &Target, uint64_t &Value,
 152                          bool &IsResolved) override;
 153
 154
 155   void applyFixup(const MCFixup &Fixup, char *Data, unsigned DataSize,
 156                   uint64_t Value, bool IsPCRel) const override;
 157
 158   bool mayNeedRelaxation(const MCInst &Inst) const override;
 159
 160   bool fixupNeedsRelaxation(const MCFixup &Fixup, uint64_t Value,
 161                             const MCRelaxableFragment *DF,
 162                             const MCAsmLayout &Layout) const override;
 163
 164   void relaxInstruction(const MCInst &Inst, MCInst &Res) const override;
 165
 166   bool writeNopData(uint64_t Count, MCObjectWriter *OW) const override;
 167
 168   void handleAssemblerFlag(MCAssemblerFlag Flag) override {
 169     switch (Flag) {
 170     default: break;
 171     case MCAF_Code16:
 172       setIsThumb(true);
 173       break;
 174     case MCAF_Code32:
 175       setIsThumb(false);
 176       break;
 177     }
 178   }
 179
 180   unsigned getPointerSize() const { return 4; }
 181   bool isThumb() const { return isThumbMode; }
 182   void setIsThumb(bool it) { isThumbMode = it; }
 183   bool isLittle() const { return IsLittleEndian; }
 184 };
 185 } // end anonymous namespace
 186
 187 static unsigned getRelaxedOpcode(unsigned Op) {
 188   switch (Op) {
 189   default: return Op;
 190   case ARM::tBcc:       return ARM::t2Bcc;
 191   case ARM::tLDRpci:    return ARM::t2LDRpci;
 192   case ARM::tADR:       return ARM::t2ADR;
 193   case ARM::tB:         return ARM::t2B;
 194   case ARM::tCBZ:       return ARM::tHINT;
 195   case ARM::tCBNZ:      return ARM::tHINT;
 196   }
 197 }
 198
 199 bool ARMAsmBackend::mayNeedRelaxation(const MCInst &Inst) const {
 200   if (getRelaxedOpcode(Inst.getOpcode()) != Inst.getOpcode())
 201     return true;
 202   return false;
 203 }
 204
 205 bool ARMAsmBackend::fixupNeedsRelaxation(const MCFixup &Fixup,
 206                                          uint64_t Value,
 207                                          const MCRelaxableFragment *DF,
 208                                          const MCAsmLayout &Layout) const {
 209   switch ((unsigned)Fixup.getKind()) {
 210   case ARM::fixup_arm_thumb_br: {
 211     // Relaxing tB to t2B. tB has a signed 12-bit displacement with the
 212     // low bit being an implied zero. There's an implied +4 offset for the
 213     // branch, so we adjust the other way here to determine what's
 214     // encodable.
 215     //
 216     // Relax if the value is too big for a (signed) i8.
 217     int64_t Offset = int64_t(Value) - 4;
 218     return Offset > 2046 || Offset < -2048;
 219   }
 220   case ARM::fixup_arm_thumb_bcc: {
 221     // Relaxing tBcc to t2Bcc. tBcc has a signed 9-bit displacement with the
 222     // low bit being an implied zero. There's an implied +4 offset for the
 223     // branch, so we adjust the other way here to determine what's
 224     // encodable.
 225     //
 226     // Relax if the value is too big for a (signed) i8.
 227     int64_t Offset = int64_t(Value) - 4;
 228     return Offset > 254 || Offset < -256;
 229   }
 230   case ARM::fixup_thumb_adr_pcrel_10:
 231   case ARM::fixup_arm_thumb_cp: {
 232     // If the immediate is negative, greater than 1020, or not a multiple
 233     // of four, the wide version of the instruction must be used.
 234     int64_t Offset = int64_t(Value) - 4;
 235     return Offset > 1020 || Offset < 0 || Offset & 3;
 236   }
 237   case ARM::fixup_arm_thumb_cb:
 238     // If we have a Thumb CBZ or CBNZ instruction and its target is the next
 239     // instruction it is is actually out of range for the instruction.
 240     // It will be changed to a NOP.
 241     int64_t Offset = (Value & ~1);
 242     return Offset == 2;
 243   }
 244   llvm_unreachable("Unexpected fixup kind in fixupNeedsRelaxation()!");
 245 }
 246
 247 void ARMAsmBackend::relaxInstruction(const MCInst &Inst, MCInst &Res) const {
 248   unsigned RelaxedOp = getRelaxedOpcode(Inst.getOpcode());
 249
 250   // Sanity check w/ diagnostic if we get here w/ a bogus instruction.
 251   if (RelaxedOp == Inst.getOpcode()) {
 252     SmallString<256> Tmp;
 253     raw_svector_ostream OS(Tmp);
 254     Inst.dump_pretty(OS);
 255     OS << "\n";
 256     report_fatal_error("unexpected instruction to relax: " + OS.str());
 257   }
 258
 259   // If we are changing Thumb CBZ or CBNZ instruction to a NOP, aka tHINT, we
 260   // have to change the operands too.
 261   if ((Inst.getOpcode() == ARM::tCBZ || Inst.getOpcode() == ARM::tCBNZ) &&
 262       RelaxedOp == ARM::tHINT) {
 263     Res.setOpcode(RelaxedOp);
 264     Res.addOperand(MCOperand::CreateImm(0));
 265     Res.addOperand(MCOperand::CreateImm(14));
 266     Res.addOperand(MCOperand::CreateReg(0));
 267     return;
 268   }
 269
 270   // The rest of instructions we're relaxing have the same operands.
 271   // We just need to update to the proper opcode.
 272   Res = Inst;
 273   Res.setOpcode(RelaxedOp);
 274 }
 275
 276 bool ARMAsmBackend::writeNopData(uint64_t Count, MCObjectWriter *OW) const {
 277   const uint16_t Thumb1_16bitNopEncoding = 0x46c0; // using MOV r8,r8
 278   const uint16_t Thumb2_16bitNopEncoding = 0xbf00; // NOP
 279   const uint32_t ARMv4_NopEncoding = 0xe1a00000; // using MOV r0,r0
 280   const uint32_t ARMv6T2_NopEncoding = 0xe320f000; // NOP
 281   if (isThumb()) {
 282     const uint16_t nopEncoding = hasNOP() ? Thumb2_16bitNopEncoding
 283                                           : Thumb1_16bitNopEncoding;
 284     uint64_t NumNops = Count / 2;
 285     for (uint64_t i = 0; i != NumNops; ++i)
 286       OW->Write16(nopEncoding);
 287     if (Count & 1)
 288       OW->Write8(0);
 289     return true;
 290   }
 291   // ARM mode
 292   const uint32_t nopEncoding = hasNOP() ? ARMv6T2_NopEncoding
 293                                         : ARMv4_NopEncoding;
 294   uint64_t NumNops = Count / 4;
 295   for (uint64_t i = 0; i != NumNops; ++i)
 296     OW->Write32(nopEncoding);
 297   // FIXME: should this function return false when unable to write exactly
 298   // 'Count' bytes with NOP encodings?
 299   switch (Count % 4) {
 300   default: break; // No leftover bytes to write
 301   case 1: OW->Write8(0); break;
 302   case 2: OW->Write16(0); break;
 303   case 3: OW->Write16(0); OW->Write8(0xa0); break;
 304   }
 305
 306   return true;
 307 }
 308
 309 static uint32_t swapHalfWords(uint32_t Value, bool IsLittleEndian) {
 310   if (IsLittleEndian) {
 311     // Note that the halfwords are stored high first and low second in thumb;
 312     // so we need to swap the fixup value here to map properly.
 313     uint32_t Swapped = (Value & 0xFFFF0000) >> 16;
 314     Swapped |= (Value & 0x0000FFFF) << 16;
 315     return Swapped;
 316   }
 317   else
 318     return Value;
 319 }
 320
 321 static uint32_t joinHalfWords(uint32_t FirstHalf, uint32_t SecondHalf,
 322                               bool IsLittleEndian) {
 323   uint32_t Value;
 324
 325   if (IsLittleEndian) {
 326     Value = (SecondHalf & 0xFFFF) << 16;
 327     Value |= (FirstHalf & 0xFFFF);
 328   } else {
 329     Value = (SecondHalf & 0xFFFF);
 330     Value |= (FirstHalf & 0xFFFF) << 16;
 331   }
 332
 333   return Value;
 334 }
 335
 336 static unsigned adjustFixupValue(const MCFixup &Fixup, uint64_t Value,
 337                                  bool IsPCRel, MCContext *Ctx,
 338                                  bool IsLittleEndian) {
 339   unsigned Kind = Fixup.getKind();
 340   switch (Kind) {
 341   default:
 342     llvm_unreachable("Unknown fixup kind!");
 343   case FK_Data_1:
 344   case FK_Data_2:
 345   case FK_Data_4:
 346     return Value;
 347   case FK_SecRel_4:
 348     return Value;
 349   case ARM::fixup_arm_movt_hi16:
 350     if (!IsPCRel)
 351       Value >>= 16;
 352     // Fallthrough
 353   case ARM::fixup_arm_movw_lo16: {
 354     unsigned Hi4 = (Value & 0xF000) >> 12;
 355     unsigned Lo12 = Value & 0x0FFF;
 356     // inst{19-16} = Hi4;
 357     // inst{11-0} = Lo12;
 358     Value = (Hi4 << 16) | (Lo12);
 359     return Value;
 360   }
 361   case ARM::fixup_t2_movt_hi16:
 362     if (!IsPCRel)
 363       Value >>= 16;
 364     // Fallthrough
 365   case ARM::fixup_t2_movw_lo16: {
 366     unsigned Hi4 = (Value & 0xF000) >> 12;
 367     unsigned i = (Value & 0x800) >> 11;
 368     unsigned Mid3 = (Value & 0x700) >> 8;
 369     unsigned Lo8 = Value & 0x0FF;
 370     // inst{19-16} = Hi4;
 371     // inst{26} = i;
 372     // inst{14-12} = Mid3;
 373     // inst{7-0} = Lo8;
 374     Value = (Hi4 << 16) | (i << 26) | (Mid3 << 12) | (Lo8);
 375     return swapHalfWords(Value, IsLittleEndian);
 376   }
 377   case ARM::fixup_arm_ldst_pcrel_12:
 378     // ARM PC-relative values are offset by 8.
 379     Value -= 4;
 380     // FALLTHROUGH
 381   case ARM::fixup_t2_ldst_pcrel_12: {
 382     // Offset by 4, adjusted by two due to the half-word ordering of thumb.
 383     Value -= 4;
 384     bool isAdd = true;
 385     if ((int64_t)Value < 0) {
 386       Value = -Value;
 387       isAdd = false;
 388     }
 389     if (Ctx && Value >= 4096)
 390       Ctx->FatalError(Fixup.getLoc(), "out of range pc-relative fixup value");
 391     Value |= isAdd << 23;
 392
 393     // Same addressing mode as fixup_arm_pcrel_10,
 394     // but with 16-bit halfwords swapped.
 395     if (Kind == ARM::fixup_t2_ldst_pcrel_12)
 396       return swapHalfWords(Value, IsLittleEndian);
 397
 398     return Value;
 399   }
 400   case ARM::fixup_thumb_adr_pcrel_10:
 401     return ((Value - 4) >> 2) & 0xff;
 402   case ARM::fixup_arm_adr_pcrel_12: {
 403     // ARM PC-relative values are offset by 8.
 404     Value -= 8;
 405     unsigned opc = 4; // bits {24-21}. Default to add: 0b0100
 406     if ((int64_t)Value < 0) {
 407       Value = -Value;
 408       opc = 2; // 0b0010
 409     }
 410     if (Ctx && ARM_AM::getSOImmVal(Value) == -1)
 411       Ctx->FatalError(Fixup.getLoc(), "out of range pc-relative fixup value");
 412     // Encode the immediate and shift the opcode into place.
 413     return ARM_AM::getSOImmVal(Value) | (opc << 21);
 414   }
 415
 416   case ARM::fixup_t2_adr_pcrel_12: {
 417     Value -= 4;
 418     unsigned opc = 0;
 419     if ((int64_t)Value < 0) {
 420       Value = -Value;
 421       opc = 5;
 422     }
 423
 424     uint32_t out = (opc << 21);
 425     out |= (Value & 0x800) << 15;
 426     out |= (Value & 0x700) << 4;
 427     out |= (Value & 0x0FF);
 428
 429     return swapHalfWords(out, IsLittleEndian);
 430   }
 431
 432   case ARM::fixup_arm_condbranch:
 433   case ARM::fixup_arm_uncondbranch:
 434   case ARM::fixup_arm_uncondbl:
 435   case ARM::fixup_arm_condbl:
 436   case ARM::fixup_arm_blx:
 437     // These values don't encode the low two bits since they're always zero.
 438     // Offset by 8 just as above.
 439     if (const MCSymbolRefExpr *SRE = dyn_cast<MCSymbolRefExpr>(Fixup.getValue()))
 440       if (SRE->getKind() == MCSymbolRefExpr::VK_ARM_TLSCALL)
 441         return 0;
 442     return 0xffffff & ((Value - 8) >> 2);
 443   case ARM::fixup_t2_uncondbranch: {
 444     Value = Value - 4;
 445     Value >>= 1; // Low bit is not encoded.
 446
 447     uint32_t out = 0;
 448     bool I =  Value & 0x800000;
 449     bool J1 = Value & 0x400000;
 450     bool J2 = Value & 0x200000;
 451     J1 ^= I;
 452     J2 ^= I;
 453
 454     out |= I  << 26; // S bit
 455     out |= !J1 << 13; // J1 bit
 456     out |= !J2 << 11; // J2 bit
 457     out |= (Value & 0x1FF800)  << 5; // imm6 field
 458     out |= (Value & 0x0007FF);        // imm11 field
 459
 460     return swapHalfWords(out, IsLittleEndian);
 461   }
 462   case ARM::fixup_t2_condbranch: {
 463     Value = Value - 4;
 464     Value >>= 1; // Low bit is not encoded.
 465
 466     uint64_t out = 0;
 467     out |= (Value & 0x80000) << 7; // S bit
 468     out |= (Value & 0x40000) >> 7; // J2 bit
 469     out |= (Value & 0x20000) >> 4; // J1 bit
 470     out |= (Value & 0x1F800) << 5; // imm6 field
 471     out |= (Value & 0x007FF);      // imm11 field
 472
 473     return swapHalfWords(out, IsLittleEndian);
 474   }
 475   case ARM::fixup_arm_thumb_bl: {
 476     // The value doesn't encode the low bit (always zero) and is offset by
 477     // four. The 32-bit immediate value is encoded as
 478     //   imm32 = SignExtend(S:I1:I2:imm10:imm11:0)
 479     // where I1 = NOT(J1 ^ S) and I2 = NOT(J2 ^ S).
 480     // The value is encoded into disjoint bit positions in the destination
 481     // opcode. x = unchanged, I = immediate value bit, S = sign extension bit,
 482     // J = either J1 or J2 bit
 483     //
 484     //   BL:  xxxxxSIIIIIIIIII xxJxJIIIIIIIIIII
 485     //
 486     // Note that the halfwords are stored high first, low second; so we need
 487     // to transpose the fixup value here to map properly.
 488     uint32_t offset = (Value - 4) >> 1;
 489     uint32_t signBit = (offset & 0x800000) >> 23;
 490     uint32_t I1Bit = (offset & 0x400000) >> 22;
 491     uint32_t J1Bit = (I1Bit ^ 0x1) ^ signBit;
 492     uint32_t I2Bit = (offset & 0x200000) >> 21;
 493     uint32_t J2Bit = (I2Bit ^ 0x1) ^ signBit;
 494     uint32_t imm10Bits = (offset & 0x1FF800) >> 11;
 495     uint32_t imm11Bits = (offset & 0x000007FF);
 496
 497     uint32_t FirstHalf = (((uint16_t)signBit << 10) | (uint16_t)imm10Bits);
 498     uint32_t SecondHalf = (((uint16_t)J1Bit << 13) | ((uint16_t)J2Bit << 11) |
 499                           (uint16_t)imm11Bits);
 500     return joinHalfWords(FirstHalf, SecondHalf, IsLittleEndian);
 501   }
 502   case ARM::fixup_arm_thumb_blx: {
 503     // The value doesn't encode the low two bits (always zero) and is offset by
 504     // four (see fixup_arm_thumb_cp). The 32-bit immediate value is encoded as
 505     //   imm32 = SignExtend(S:I1:I2:imm10H:imm10L:00)
 506     // where I1 = NOT(J1 ^ S) and I2 = NOT(J2 ^ S).
 507     // The value is encoded into disjoint bit positions in the destination
 508     // opcode. x = unchanged, I = immediate value bit, S = sign extension bit,
 509     // J = either J1 or J2 bit, 0 = zero.
 510     //
 511     //   BLX: xxxxxSIIIIIIIIII xxJxJIIIIIIIIII0
 512     //
 513     // Note that the halfwords are stored high first, low second; so we need
 514     // to transpose the fixup value here to map properly.
 515     uint32_t offset = (Value - 2) >> 2;
 516     if (const MCSymbolRefExpr *SRE = dyn_cast<MCSymbolRefExpr>(Fixup.getValue()))
 517       if (SRE->getKind() == MCSymbolRefExpr::VK_ARM_TLSCALL)
 518         offset = 0;
 519     uint32_t signBit = (offset & 0x400000) >> 22;
 520     uint32_t I1Bit = (offset & 0x200000) >> 21;
 521     uint32_t J1Bit = (I1Bit ^ 0x1) ^ signBit;
 522     uint32_t I2Bit = (offset & 0x100000) >> 20;
 523     uint32_t J2Bit = (I2Bit ^ 0x1) ^ signBit;
 524     uint32_t imm10HBits = (offset & 0xFFC00) >> 10;
 525     uint32_t imm10LBits = (offset & 0x3FF);
 526
 527     uint32_t FirstHalf = (((uint16_t)signBit << 10) | (uint16_t)imm10HBits);
 528     uint32_t SecondHalf = (((uint16_t)J1Bit << 13) | ((uint16_t)J2Bit << 11) |
 529                           ((uint16_t)imm10LBits) << 1);
 530     return joinHalfWords(FirstHalf, SecondHalf, IsLittleEndian);
 531   }
 532   case ARM::fixup_arm_thumb_cp:
 533     // Offset by 4, and don't encode the low two bits. Two bytes of that
 534     // 'off by 4' is implicitly handled by the half-word ordering of the
 535     // Thumb encoding, so we only need to adjust by 2 here.
 536     return ((Value - 2) >> 2) & 0xff;
 537   case ARM::fixup_arm_thumb_cb: {
 538     // Offset by 4 and don't encode the lower bit, which is always 0.
 539     uint32_t Binary = (Value - 4) >> 1;
 540     return ((Binary & 0x20) << 4) | ((Binary & 0x1f) << 3);
 541   }
 542   case ARM::fixup_arm_thumb_br:
 543     // Offset by 4 and don't encode the lower bit, which is always 0.
 544     return ((Value - 4) >> 1) & 0x7ff;
 545   case ARM::fixup_arm_thumb_bcc:
 546     // Offset by 4 and don't encode the lower bit, which is always 0.
 547     return ((Value - 4) >> 1) & 0xff;
 548   case ARM::fixup_arm_pcrel_10_unscaled: {
 549     Value = Value - 8; // ARM fixups offset by an additional word and don't
 550                        // need to adjust for the half-word ordering.
 551     bool isAdd = true;
 552     if ((int64_t)Value < 0) {
 553       Value = -Value;
 554       isAdd = false;
 555     }
 556     // The value has the low 4 bits encoded in [3:0] and the high 4 in [11:8].
 557     if (Ctx && Value >= 256)
 558       Ctx->FatalError(Fixup.getLoc(), "out of range pc-relative fixup value");
 559     Value = (Value & 0xf) | ((Value & 0xf0) << 4);
 560     return Value | (isAdd << 23);
 561   }
 562   case ARM::fixup_arm_pcrel_10:
 563     Value = Value - 4; // ARM fixups offset by an additional word and don't
 564                        // need to adjust for the half-word ordering.
 565     // Fall through.
 566   case ARM::fixup_t2_pcrel_10: {
 567     // Offset by 4, adjusted by two due to the half-word ordering of thumb.
 568     Value = Value - 4;
 569     bool isAdd = true;
 570     if ((int64_t)Value < 0) {
 571       Value = -Value;
 572       isAdd = false;
 573     }
 574     // These values don't encode the low two bits since they're always zero.
 575     Value >>= 2;
 576     if (Ctx && Value >= 256)
 577       Ctx->FatalError(Fixup.getLoc(), "out of range pc-relative fixup value");
 578     Value |= isAdd << 23;
 579
 580     // Same addressing mode as fixup_arm_pcrel_10, but with 16-bit halfwords
 581     // swapped.
 582     if (Kind == ARM::fixup_t2_pcrel_10)
 583       return swapHalfWords(Value, IsLittleEndian);
 584
 585     return Value;
 586   }
 587   }
 588 }
 589
 590 void ARMAsmBackend::processFixupValue(const MCAssembler &Asm,
 591                                       const MCAsmLayout &Layout,
 592                                       const MCFixup &Fixup,
 593                                       const MCFragment *DF,
 594                                       const MCValue &Target, uint64_t &Value,
 595                                       bool &IsResolved) {
 596   const MCSymbolRefExpr *A = Target.getSymA();
 597   // Some fixups to thumb function symbols need the low bit (thumb bit)
 598   // twiddled.
 599   if ((unsigned)Fixup.getKind() != ARM::fixup_arm_ldst_pcrel_12 &&
 600       (unsigned)Fixup.getKind() != ARM::fixup_t2_ldst_pcrel_12 &&
 601       (unsigned)Fixup.getKind() != ARM::fixup_arm_adr_pcrel_12 &&
 602       (unsigned)Fixup.getKind() != ARM::fixup_thumb_adr_pcrel_10 &&
 603       (unsigned)Fixup.getKind() != ARM::fixup_t2_adr_pcrel_12 &&
 604       (unsigned)Fixup.getKind() != ARM::fixup_arm_thumb_cp) {
 605     if (A) {
 606       const MCSymbol &Sym = A->getSymbol().AliasedSymbol();
 607       if (Asm.isThumbFunc(&Sym))
 608         Value |= 1;
 609     }
 610   }
 611   // For Thumb1 BL instruction, it is possible to be a long jump between
 612   // the basic blocks of the same function.  Thus, we would like to resolve
 613   // the offset when the destination has the same MCFragment.
 614   if (A && (unsigned)Fixup.getKind() == ARM::fixup_arm_thumb_bl) {
 615     const MCSymbol &Sym = A->getSymbol().AliasedSymbol();
 616     const MCSymbolData &SymData = Asm.getSymbolData(Sym);
 617     IsResolved = (SymData.getFragment() == DF);
 618   }
 619   // We must always generate a relocation for BL/BLX instructions if we have
 620   // a symbol to reference, as the linker relies on knowing the destination
 621   // symbol's thumb-ness to get interworking right.
 622   if (A && ((unsigned)Fixup.getKind() == ARM::fixup_arm_thumb_blx ||
 623             (unsigned)Fixup.getKind() == ARM::fixup_arm_blx ||
 624             (unsigned)Fixup.getKind() == ARM::fixup_arm_uncondbl ||
 625             (unsigned)Fixup.getKind() == ARM::fixup_arm_condbl))
 626     IsResolved = false;
 627
 628   // Try to get the encoded value for the fixup as-if we're mapping it into
 629   // the instruction. This allows adjustFixupValue() to issue a diagnostic
 630   // if the value aren't invalid.
 631   (void)adjustFixupValue(Fixup, Value, false, &Asm.getContext(),
 632                          IsLittleEndian);
 633 }
 634
 635 /// getFixupKindNumBytes - The number of bytes the fixup may change.
 636 static unsigned getFixupKindNumBytes(unsigned Kind) {
 637   switch (Kind) {
 638   default:
 639     llvm_unreachable("Unknown fixup kind!");
 640
 641   case FK_Data_1:
 642   case ARM::fixup_arm_thumb_bcc:
 643   case ARM::fixup_arm_thumb_cp:
 644   case ARM::fixup_thumb_adr_pcrel_10:
 645     return 1;
 646
 647   case FK_Data_2:
 648   case ARM::fixup_arm_thumb_br:
 649   case ARM::fixup_arm_thumb_cb:
 650     return 2;
 651
 652   case ARM::fixup_arm_pcrel_10_unscaled:
 653   case ARM::fixup_arm_ldst_pcrel_12:
 654   case ARM::fixup_arm_pcrel_10:
 655   case ARM::fixup_arm_adr_pcrel_12:
 656   case ARM::fixup_arm_uncondbl:
 657   case ARM::fixup_arm_condbl:
 658   case ARM::fixup_arm_blx:
 659   case ARM::fixup_arm_condbranch:
 660   case ARM::fixup_arm_uncondbranch:
 661     return 3;
 662
 663   case FK_Data_4:
 664   case ARM::fixup_t2_ldst_pcrel_12:
 665   case ARM::fixup_t2_condbranch:
 666   case ARM::fixup_t2_uncondbranch:
 667   case ARM::fixup_t2_pcrel_10:
 668   case ARM::fixup_t2_adr_pcrel_12:
 669   case ARM::fixup_arm_thumb_bl:
 670   case ARM::fixup_arm_thumb_blx:
 671   case ARM::fixup_arm_movt_hi16:
 672   case ARM::fixup_arm_movw_lo16:
 673   case ARM::fixup_t2_movt_hi16:
 674   case ARM::fixup_t2_movw_lo16:
 675     return 4;
 676
 677   case FK_SecRel_4:
 678     return 4;
 679   }
 680 }
 681
 682 /// getFixupKindContainerSizeBytes - The number of bytes of the
 683 /// container involved in big endian.
 684 static unsigned getFixupKindContainerSizeBytes(unsigned Kind) {
 685   switch (Kind) {
 686   default:
 687     llvm_unreachable("Unknown fixup kind!");
 688
 689   case FK_Data_1:
 690     return 1;
 691   case FK_Data_2:
 692     return 2;
 693   case FK_Data_4:
 694     return 4;
 695
 696   case ARM::fixup_arm_thumb_bcc:
 697   case ARM::fixup_arm_thumb_cp:
 698   case ARM::fixup_thumb_adr_pcrel_10:
 699   case ARM::fixup_arm_thumb_br:
 700   case ARM::fixup_arm_thumb_cb:
 701     // Instruction size is 2 bytes.
 702     return 2;
 703
 704   case ARM::fixup_arm_pcrel_10_unscaled:
 705   case ARM::fixup_arm_ldst_pcrel_12:
 706   case ARM::fixup_arm_pcrel_10:
 707   case ARM::fixup_arm_adr_pcrel_12:
 708   case ARM::fixup_arm_uncondbl:
 709   case ARM::fixup_arm_condbl:
 710   case ARM::fixup_arm_blx:
 711   case ARM::fixup_arm_condbranch:
 712   case ARM::fixup_arm_uncondbranch:
 713   case ARM::fixup_t2_ldst_pcrel_12:
 714   case ARM::fixup_t2_condbranch:
 715   case ARM::fixup_t2_uncondbranch:
 716   case ARM::fixup_t2_pcrel_10:
 717   case ARM::fixup_t2_adr_pcrel_12:
 718   case ARM::fixup_arm_thumb_bl:
 719   case ARM::fixup_arm_thumb_blx:
 720   case ARM::fixup_arm_movt_hi16:
 721   case ARM::fixup_arm_movw_lo16:
 722   case ARM::fixup_t2_movt_hi16:
 723   case ARM::fixup_t2_movw_lo16:
 724     // Instruction size is 4 bytes.
 725     return 4;
 726   }
 727 }
 728
 729 void ARMAsmBackend::applyFixup(const MCFixup &Fixup, char *Data,
 730                                unsigned DataSize, uint64_t Value,
 731                                bool IsPCRel) const {
 732   unsigned NumBytes = getFixupKindNumBytes(Fixup.getKind());
 733   Value = adjustFixupValue(Fixup, Value, IsPCRel, nullptr, IsLittleEndian);
 734   if (!Value) return;           // Doesn't change encoding.
 735
 736   unsigned Offset = Fixup.getOffset();
 737   assert(Offset + NumBytes <= DataSize && "Invalid fixup offset!");
 738
 739   // Used to point to big endian bytes.
 740   unsigned FullSizeBytes;
 741   if (!IsLittleEndian)
 742     FullSizeBytes = getFixupKindContainerSizeBytes(Fixup.getKind());
 743
 744   // For each byte of the fragment that the fixup touches, mask in the bits from
 745   // the fixup value. The Value has been "split up" into the appropriate
 746   // bitfields above.
 747   for (unsigned i = 0; i != NumBytes; ++i) {
 748     unsigned Idx = IsLittleEndian ? i : (FullSizeBytes - 1 - i);
 749     Data[Offset + Idx] |= uint8_t((Value >> (i * 8)) & 0xff);
 750   }
 751 }
 752
 753 namespace {
 754 // FIXME: This should be in a separate file.
 755 class ARMWinCOFFAsmBackend : public ARMAsmBackend {
 756 public:
 757   ARMWinCOFFAsmBackend(const Target &T, const StringRef &Triple)
 758     : ARMAsmBackend(T, Triple, true) { }
 759   MCObjectWriter *createObjectWriter(raw_ostream &OS) const override {
 760     return createARMWinCOFFObjectWriter(OS, /*Is64Bit=*/false);
 761   }
 762 };
 763
 764 // FIXME: This should be in a separate file.
 765 // ELF is an ELF of course...
 766 class ELFARMAsmBackend : public ARMAsmBackend {
 767 public:
 768   uint8_t OSABI;
 769   ELFARMAsmBackend(const Target &T, const StringRef TT,
 770                    uint8_t OSABI, bool IsLittle)
 771     : ARMAsmBackend(T, TT, IsLittle), OSABI(OSABI) { }
 772
 773   MCObjectWriter *createObjectWriter(raw_ostream &OS) const override {
 774     return createARMELFObjectWriter(OS, OSABI, isLittle());
 775   }
 776 };
 777
 778 // FIXME: This should be in a separate file.
 779 class DarwinARMAsmBackend : public ARMAsmBackend {
 780 public:
 781   const MachO::CPUSubTypeARM Subtype;
 782   DarwinARMAsmBackend(const Target &T, const StringRef TT,
 783                       MachO::CPUSubTypeARM st)
 784     : ARMAsmBackend(T, TT, /* IsLittleEndian */ true), Subtype(st) {
 785       HasDataInCodeSupport = true;
 786     }
 787
 788   MCObjectWriter *createObjectWriter(raw_ostream &OS) const override {
 789     return createARMMachObjectWriter(OS, /*Is64Bit=*/false,
 790                                      MachO::CPU_TYPE_ARM,
 791                                      Subtype);
 792   }
 793 };
 794
 795 } // end anonymous namespace
 796
 797 MCAsmBackend *llvm::createARMAsmBackend(const Target &T,
 798                                         const MCRegisterInfo &MRI,
 799                                         StringRef TT, StringRef CPU,
 800                                         bool isLittle) {
 801   Triple TheTriple(TT);
 802
 803   switch (TheTriple.getObjectFormat()) {
 804   default: llvm_unreachable("unsupported object format");
 805   case Triple::MachO: {
 806     MachO::CPUSubTypeARM CS =
 807       StringSwitch<MachO::CPUSubTypeARM>(TheTriple.getArchName())
 808       .Cases("armv4t", "thumbv4t", MachO::CPU_SUBTYPE_ARM_V4T)
 809       .Cases("armv5e", "thumbv5e", MachO::CPU_SUBTYPE_ARM_V5TEJ)
 810       .Cases("armv6", "thumbv6", MachO::CPU_SUBTYPE_ARM_V6)
 811       .Cases("armv6m", "thumbv6m", MachO::CPU_SUBTYPE_ARM_V6M)
 812       .Cases("armv7em", "thumbv7em", MachO::CPU_SUBTYPE_ARM_V7EM)
 813       .Cases("armv7k", "thumbv7k", MachO::CPU_SUBTYPE_ARM_V7K)
 814       .Cases("armv7m", "thumbv7m", MachO::CPU_SUBTYPE_ARM_V7M)
 815       .Cases("armv7s", "thumbv7s", MachO::CPU_SUBTYPE_ARM_V7S)
 816       .Default(MachO::CPU_SUBTYPE_ARM_V7);
 817
 818     return new DarwinARMAsmBackend(T, TT, CS);
 819   }
 820   case Triple::COFF:
 821     assert(TheTriple.isOSWindows() && "non-Windows ARM COFF is not supported");
 822     return new ARMWinCOFFAsmBackend(T, TT);
 823   case Triple::ELF:
 824     assert(TheTriple.isOSBinFormatELF() && "using ELF for non-ELF target");
 825     uint8_t OSABI = MCELFObjectTargetWriter::getOSABI(Triple(TT).getOS());
 826     return new ELFARMAsmBackend(T, TT, OSABI, isLittle);
 827   }
 828 }
 829
 830 MCAsmBackend *llvm::createARMLEAsmBackend(const Target &T,
 831                                           const MCRegisterInfo &MRI,
 832                                           StringRef TT, StringRef CPU) {
 833   return createARMAsmBackend(T, MRI, TT, CPU, true);
 834 }
 835
 836 MCAsmBackend *llvm::createARMBEAsmBackend(const Target &T,
 837                                           const MCRegisterInfo &MRI,
 838                                           StringRef TT, StringRef CPU) {
 839   return createARMAsmBackend(T, MRI, TT, CPU, false);
 840 }
 841
 842 MCAsmBackend *llvm::createThumbLEAsmBackend(const Target &T,
 843                                           const MCRegisterInfo &MRI,
 844                                           StringRef TT, StringRef CPU) {
 845   return createARMAsmBackend(T, MRI, TT, CPU, true);
 846 }
 847
 848 MCAsmBackend *llvm::createThumbBEAsmBackend(const Target &T,
 849                                           const MCRegisterInfo &MRI,
 850                                           StringRef TT, StringRef CPU) {
 851   return createARMAsmBackend(T, MRI, TT, CPU, false);
 852 }
 853